KR100850180B1 - Method for fabricating a SOI substrate and polishing apparatus used the same - Google Patents

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Abstract

본 발명은 에스오아이 기판의 제조방법 및 이에 사용되는 연마장치에 관한 것으로, 본 발명에서는 종래의 CMP 공정을 소자 분리막 및 반도체 기판의 연마 선택비에 영향을 미치지 않는 신규 연마공정, 예컨대, 화학강화연마 공정으로 새롭게 개선하고, 이를 통해, 디싱라인의 불필요한 생성을 미리 차단시킴으로써, 반도체 기판의 액티브 영역에 최종 형성되는 각 액티브 소자들의 두께 균일성을 일정 수준 이상으로 향상시킬 수 있다.The present invention relates to a method of manufacturing an SOH substrate and a polishing apparatus used therein, in the present invention, the conventional CMP process is a novel polishing process, such as chemically strengthened polishing, which does not affect the polishing selectivity of the device isolation layer and the semiconductor substrate. By newly improving the process, and by preventing unnecessary generation of the dishing line in advance, it is possible to improve the thickness uniformity of each active element finally formed in the active region of the semiconductor substrate to a certain level or more.

또한, 본 발명에서는 디싱라인의 생성 차단을 통해, 반도체 기판의 기저 균일성을 최적화하고, 이를 통해, 후속 공정, 예컨대, 노광 공정의 노광 품질을 대폭 향상시킴으로써, 반도체 장치의 선폭 미세화가 손쉽게 구현될 수 있는 기반환경을 안정적으로 제공할 수 있다.In addition, in the present invention, by blocking the generation of the dishing line, the base uniformity of the semiconductor substrate is optimized, and through this, the line quality of the semiconductor device can be easily realized by greatly improving the exposure quality of a subsequent process, for example, an exposure process. It can provide stable infrastructure environment.

Description

에스오아이 기판의 제조방법 및 이에 사용되는 연마장치{Method for fabricating a SOI substrate and polishing apparatus used the same}Method for fabricating a SOI substrate and polishing apparatus used the same

도 1 내지 도 3은 종래의 기술에 따른 에스오아이 기판의 제조방법을 순차적으로 도시한 공정순서도.1 to 3 is a process sequence diagram sequentially showing a manufacturing method of the SOH eye substrate according to the prior art.

도 4 내지 도 7 및 도 9는 본 발명에 따른 에스오아이 기판의 제조방법을 순차적으로 도시한 공정순서도.4 to 7 and 9 is a process sequence diagram sequentially showing a manufacturing method of the SOH eye substrate according to the present invention.

도 8은 본 발명에 따른 연마장치를 개념적으로 도시한 예시도.8 is an exemplary view conceptually showing a polishing apparatus according to the present invention.

본 발명은 에스오아이 기판(SOI 기판:Silicon On Insulator; 이하, "SOI 기판"이라 칭함)의 제조방법에 관한 것으로, 좀더 상세하게는 종래의 화학기계적 연마공정(CMP process:Chemical Mechanical Polishing process; 이하, "CMP 공정"이라 칭함)을 소자 분리막 및 반도체 기판의 연마 선택비에 영향을 미치지 않는 신규 연마공정, 예컨대, 화학강화연마 공정으로 새롭게 개선하고, 이를 통해, 디싱라인(Dishing line)의 불필요한 생성을 미리 차단시킴으로써, 최종 형성되는 반도체 디바이스의 품질을 일정 수준 이상으로 향상시킬 수 있도록 하는 SOI 기판 의 제조방법에 관한 것이다. 더욱이, 본 발명은 이러한 SOI 기판의 제조방법에 사용되는 연마장치에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a method for manufacturing an SIO substrate (SOI substrate) (hereinafter referred to as " SOI substrate "), and more particularly, to a conventional chemical mechanical polishing process (CMP process); , “CMP process”), is a novel polishing process that does not affect the polishing selectivity of the device isolation film and the semiconductor substrate, such as chemically strengthened polishing process, thereby creating unnecessary dishing lines. By blocking in advance, the present invention relates to a method for manufacturing an SOI substrate that can improve the quality of the semiconductor device to be formed to a predetermined level or more. Moreover, the present invention relates to a polishing apparatus for use in the production method of such an SOI substrate.

최근, 반도체 소자의 고집적화가 폭 넓게 진행되면서, 베이스 기판 및 반도체 기판 사이에 매몰 산화막이 개재되어, 예컨대, 소자분리 성능 향상, 기생용량 감소 등의 효과를 제공하는 이른바, SOI 기판의 활용도 또한 큰 폭으로 증가하고 있다.In recent years, as the integration of semiconductor devices has been widely progressed, buried oxide films are interposed between the base substrate and the semiconductor substrate, and thus, the use of so-called SOI substrates, which provide effects such as improved device isolation performance and reduced parasitic capacitance, is also widely used. Is increasing.

통상, 종래의 체제 하에서, SOI 기판은 도 1에 도시된 바와 같이, 트랜치(1a)의 내부에 소자 분리막(4)이 형성된 반도체 기판(1)의 상부에 매몰 산화막(5)을 형성시키는 단계와, 도 2에 도시된 바와 같이, 매몰 산화막(5)을 매개로 하여, 베이스 기판(6)을 본딩시키는 단계와, 도 3에 도시된 바와 같이, 위 구조물을 뒤집은 상태로, 일련의 CMP 공정을 진행시켜, 소자 분리막(4)을 포함하는 반도체 기판(1)의 전면을 연마시키고, 이를 통해, 반도체 기판(1)의 액티브 영역(A1,A2,A3)을 분리시키는 단계를 통해 제조된다.In general, under the conventional system, the SOI substrate is formed by forming a buried oxide film 5 on top of the semiconductor substrate 1 having the device isolation film 4 formed therein as shown in FIG. 2, bonding the base substrate 6 through the buried oxide film 5, and as shown in FIG. 3, the above structure is inverted, and a series of CMP processes are performed. It proceeds to polish the entire surface of the semiconductor substrate 1 including the device isolation film 4, thereby separating the active regions (A1, A2, A3) of the semiconductor substrate (1).

이러한 종래의 체제 하에서, 상술한 바와 같이, 완성된 형태의 SOI 기판을 제조·완료하기 위해서는 소자 분리막(4)을 포함하는 반도체 기판(1)의 전면을 일련의 CMP 공정을 통해 연마시키는 공정이 반드시 선행되어야 하는 바, 그러나, CMP 공정의 연마 대상인 소자 분리막(4)과 반도체 기판(1)은 그 연마 선택비가 크지 않기 때문에, 별도의 조치가 취해지지 않는 경우, CMP 공정 중 가해지는 스크래치로 인해, 반도체 기판(1)의 표면에는 일정 패턴으로 굴곡진 형태의 디싱라인(S)이 불가피하게 생성될 수밖에 없게 되며, 이러한 디싱라인(S)의 여파로, 반도체 기판(1) 의 액티브 영역(A1,A2,A3)에 최종 형성되는 각 액티브 소자들은 자신의 전체적인 두께 균일도가 크게 저하되는 심각한 문제점을 감수할 수밖에 없게 된다.Under such a conventional system, as described above, in order to manufacture and complete the SOI substrate of the completed form, a process of polishing the entire surface of the semiconductor substrate 1 including the device isolation film 4 through a series of CMP processes must be performed. It should be noted, however, that the element isolation film 4 and the semiconductor substrate 1, which are to be polished in the CMP process, are not large in polishing selection ratio, and therefore, if no additional measures are taken, due to scratches applied during the CMP process, The surface of the semiconductor substrate 1 inevitably generates a dishing line S curved in a predetermined pattern. In the aftermath of the dishing line S, the active region A1, Each active element finally formed in A2, A3) has to suffer a serious problem that its overall uniformity is greatly reduced.

더욱이, 반도체 기판(1)의 표면에 디싱라인(S)이 생성된 상황에서, 별도의 조치 없이, 후속 공정, 예컨대, 노광 공정이 강행되는 경우, 기저 불안정으로 인해, 해당 노광 공정의 전체적인 노광 품질은 크게 저하될 수밖에 없게 되며, 결국, 종래 에서는 노광 공정의 품질저하로 인해, 최종 형성되는 반도체 장치의 선폭 미세화가 손쉽게 이루어지지 못하는 심각한 문제점을 감수할 수밖에 없게 된다.Furthermore, in the situation where the dishing line S is formed on the surface of the semiconductor substrate 1, if a subsequent process, for example, an exposure process is forced without any action, due to the base instability, the overall exposure quality of the exposure process Inevitably, the size of the semiconductor device inevitably decreases. Therefore, in the related art, due to the deterioration of the exposure process, a serious problem that the line width of the semiconductor device to be finally formed is not easily achieved is unavoidable.

따라서, 본 발명의 목적은 종래의 CMP 공정을 소자 분리막 및 반도체 기판의 연마 선택비에 영향을 미치지 않는 신규 연마공정, 예컨대, 화학강화연마 공정(CEP process:Chemical Enhanced Polishing process; 이하, "CEP 공정"이라 칭함)으로 새롭게 개선하고, 이를 통해, 디싱라인의 불필요한 생성을 미리 차단시킴으로써, 반도체 기판의 액티브 영역에 최종 형성되는 각 액티브 소자들의 두께 균일성을 일정 수준 이상으로 향상시키는데 있다.Accordingly, it is an object of the present invention to provide a novel polishing process that does not affect the polishing selectivity of a device isolation film and a semiconductor substrate, such as a CEP process (CEP process: Chemical Enhanced Polishing process). In order to improve the thickness uniformity of each of the active elements finally formed in the active region of the semiconductor substrate by a predetermined improvement, thereby preventing unnecessary generation of dishing lines in advance.

본 발명의 다른 목적은 디싱라인의 생성 차단을 통해, 반도체 기판의 기저 균일성을 최적화하고, 이를 통해, 후속 공정, 예컨대, 노광 공정의 노광 품질을 대폭 향상시킴으로써, 반도체 장치의 선폭 미세화가 손쉽게 구현될 수 있도록 유도하는데 있다. It is another object of the present invention to optimize the basis uniformity of a semiconductor substrate by blocking the generation of dishing lines, thereby greatly improving the exposure quality of a subsequent process, for example, an exposure process, so that the line width miniaturization of the semiconductor device is easily realized. To induce it.

본 발명의 또 다른 목적들은 다음의 상세한 설명과 첨부된 도면으로부터 보다 명확해질 것이다.Still other objects of the present invention will become more apparent from the following detailed description and the accompanying drawings.

상기한 바와 같은 목적을 달성하기 위하여 본 발명에서는 트랜치 내부에 소자 분리막이 채워진 반도체 기판의 표면에 매몰 산화막을 형성시키는 단계와, 이 매몰 산화막을 매개로 반도체 기판의 전면에 베이스 기판을 본딩시키는 단계와, 반도체 기판을 회전시키면서, 연마 케미컬을 전후 움직임을 갖는 선 운동(Line motion) 상태로 분사시켜, 소자 분리막의 일부가 노출되도록 반도체 기판을 연마시키는 단계의 조합으로 이루어지는 SOI 기판의 제조방법을 개시한다.In order to achieve the above object, the present invention provides a method of forming a buried oxide film on a surface of a semiconductor substrate in which a device isolation film is filled in a trench, and bonding a base substrate to the entire surface of the semiconductor substrate through the buried oxide film. And a method of manufacturing an SOI substrate comprising a combination of the steps of polishing a semiconductor substrate so that a part of the device isolation film is exposed by spraying the polishing chemical in a linear motion state having a forward and backward movement while rotating the semiconductor substrate. .

또한, 본 발명에서는 고속 회전이 가능한 상태로, 공정대상 반도체 웨이퍼를 지지하는 스테이지와, 스테이지의 상부에 전후 선 운동 가능하도록 배치되며, 공정대상 반도체 웨이퍼의 회전 상태에서, 소정의 연마 케미컬을 전후 선 운동 상태로 분사하는 케미컬 분사 노즐의 조합으로 이루어지는 연마장치를 개시한다. In addition, in the present invention, it is arranged in a state capable of high-speed rotation, so as to enable the front and rear linear motion on the stage for supporting the process target semiconductor wafer and the upper portion of the stage, the predetermined polishing chemical in the rotation state of the process target semiconductor wafer, A polishing apparatus comprising a combination of chemical spray nozzles for spraying in a moving state is disclosed.

이하, 첨부된 도면을 참조하여, 본 발명에 따른 SOI 기판의 제조방법 및 이에 사용되는 연마장치를 좀더 상세히 설명하면 다음과 같다.Hereinafter, with reference to the accompanying drawings, a method for manufacturing a SOI substrate and a polishing apparatus used therein according to the present invention will be described in more detail.

도 4에 도시된 바와 같이, 본 발명에서는 먼저, 일련의 저압화학기상증착 공정을 진행시켜, 반도체 기판(11)의 상부에 일련의 하드 마스크층(12)을 형성시킨다. 이 경우, 하드 마스크층(12)은 후술하는 트랜치(11a)의 형성시 마스크층으로써의 역할을 수행함과 아울러, 화학기계연마(Chemical-Mechanical polishing) 공정 시, 식각 정지막으로써의 역할을 수행한다.As shown in FIG. 4, in the present invention, a series of low pressure chemical vapor deposition processes are first performed to form a series of hard mask layers 12 on the semiconductor substrate 11. In this case, the hard mask layer 12 serves as a mask layer when forming the trench 11a to be described later, and also serves as an etch stop layer during a chemical mechanical polishing process. .

그런 다음, 본 발명에서는 반도체 기판(11)의 소자 분리 영역에 감광막의 개구부가 위치하도록 일련의 감광막 패턴(13)을 앞의 하드 마스크층(12) 상에 형성시 키고, 이 감광막 패턴(13)을 식각 마스크로 하여, 일련의 이방성 특성을 갖는 건식 식각공정, 예컨대, 반응성 이온 에칭 공정(Reactive Ion Etching process)을 진행시켜, 반도체 기판(1)의 소자 분리 영역이 노출되도록 하드 마스크층(12)을 패터닝 한다. 그런 후, 앞의 감광막 패턴(13)을 제거한다.Then, in the present invention, a series of photoresist patterns 13 are formed on the front hard mask layer 12 so that the openings of the photoresist layers are located in the element isolation region of the semiconductor substrate 11, and the photoresist pattern 13 Using an etching mask, a dry etching process having a series of anisotropic characteristics, for example, a reactive ion etching process, is performed to expose the device isolation region of the semiconductor substrate 1 so that the hard mask layer 12 is exposed. Pattern. Thereafter, the former photoresist pattern 13 is removed.

이어서, 도 5에 도시된 바와 같이, 본 발명에서는 남아 있는 하드 마스크층(13)을 식각 마스크층으로, 예컨대, 반응성 이온 에칭 공정을 진행시켜, 기 노출된 반도체 기판(11)의 소자 분리 영역을 3000Å 정도의 깊이로 이방성 식각하고, 이를 통해, 반도체 기판(11)의 소자 분리 영역에 트랜치(11a)를 형성시킨다.Subsequently, as shown in FIG. 5, in the present invention, the remaining hard mask layer 13 is used as an etch mask layer, for example, a reactive ion etching process, so that the device isolation region of the exposed semiconductor substrate 11 is removed. Anisotropic etching is performed to a depth of about 3000 Å, thereby forming the trench 11a in the device isolation region of the semiconductor substrate 11.

앞의 과정을 통해, 일련의 트랜치(11a)가 형성 완료되면, 본 발명에서는 상황에 따라, 예컨대, 오존-TEOS(Tetra Ortho Silicate Glass) 공정, 상압 화학기상증착 공정, 플라즈마 화학기상증착 공정, 고밀도 플라즈마 화학기상증착 공정(High Density Plasma Chemical Vapor Deposition process:HDP CVD process) 등을 선택적으로 진행시켜, 하드 마스크층(12)이 커버되도록 트랜치(11a)의 내부 영역을 충분한 두께의 절연막(14a), 예컨대, 산화막으로 채운다.Through the above process, when a series of trenches 11a are formed, according to the present invention, for example, ozone-TEOS (Tetra Ortho Silicate Glass) process, atmospheric chemical vapor deposition process, plasma chemical vapor deposition process, high density By selectively performing a high density plasma chemical vapor deposition process (HDP CVD process) or the like, the insulating region 14a having a sufficient thickness may be used to cover the inner region of the trench 11a so that the hard mask layer 12 is covered. For example, it is filled with an oxide film.

그런 다음, 본 발명에서는 일련의 CMP 공정을 진행시켜, 하드 마스크층(12) 상에 형성된 절연막(14a)을 예컨대, 점선 L1까지 평탄화 시킨다. 이 경우, 하드 마스크층(12)은 상술한 바와 같이, 식각 정지막으로써의 역할을 수행한다.Then, in the present invention, a series of CMP processes are performed to planarize the insulating film 14a formed on the hard mask layer 12 to, for example, the dotted line L1. In this case, the hard mask layer 12 serves as an etch stop film as described above.

이어서, 본 발명에서는 예컨대, 800℃~1200℃ 정도의 고온에서 일련의 열처리 공정을 진행하여, 절연막(14a)을 치밀화시키고, 이를 통해, 절연막(14a)의 절연 특성을 강화시킨다. 그런 후, 일련의 습식 식각 공정을 진행시켜, 잔류하는 하드 마스크층(12)을 제거시키고, 도 6에 도시된 바와 같이, 반도체 기판(12)의 소자 분리 영역 상에 트랜치(11a)를 채우는 소자 분리막(14)을 형성·완료한다.Subsequently, in the present invention, for example, a series of heat treatment processes are performed at a high temperature of about 800 ° C. to 1200 ° C. to densify the insulating film 14a, thereby enhancing the insulating properties of the insulating film 14a. Thereafter, a series of wet etching processes are performed to remove the remaining hard mask layer 12 and to fill the trench 11a on the device isolation region of the semiconductor substrate 12, as shown in FIG. The separator 14 is formed and completed.

상술한 과정을 통해, 트랜치(11a)를 채우는 소자 분리막(14)의 형성이 완료되면, 본 발명에서는 일련의 저압 화학기상증착 공정을 진행시켜, 소자 분리막(14)을 포함하는 반도체 기판(11)의 전면에 일련의 매몰 산화막(15)을 형성시킨다.Through the above-described process, when the formation of the device isolation film 14 filling the trench 11a is completed, in the present invention, a series of low pressure chemical vapor deposition processes are performed, and thus the semiconductor substrate 11 including the device isolation film 14. A series of buried oxide films 15 are formed in front of the.

이어서, 본 발명에서는 도 7에 도시된 바와 같이, 앞의 매몰 산화막(15)을 매개로 하여, 일련의 지지수단인 베이스 기판(16)을 본딩 시킨 후, 반도체 기판(11) 및 베이스 기판(16) 사이의 본딩 강도를 증진시키기 위하여, 예컨대, 800℃~950℃의 온도 분위기에서, 10분~60분 동안 열처리를 진행시킨다.Subsequently, in the present invention, as shown in FIG. 7, the semiconductor substrate 11 and the base substrate 16 are bonded after the base substrate 16, which is a series of supporting means, is bonded through the previous buried oxide film 15. In order to enhance the bonding strength between), the heat treatment is performed for 10 minutes to 60 minutes, for example, in a temperature atmosphere of 800 ° C to 950 ° C.

앞의 과정을 통해, 매몰 산화막(15)을 매개로 하여, 일련의 베이스 기판(16)이 반도체 기판(11) 상에 본딩 완료되면, 본 발명에서는 그 즉시, 앞의 구조물들이 형성된 공정대상 반도체 웨이퍼(100)를 도 8에 도시된 바와 같은 CEP 공정이 가능한 본 발명 고유의 연마장치(20)로 옮겨 탑재시킨다. 이 경우, 도면에 도시된 바와 같이, 반도체 웨이퍼(100)는 반도체 기판(11) 측이 위를 향하도록 뒤집힌 상태로 연마장치(20)에 놓여진다.Through the above process, when a series of base substrates 16 are bonded onto the semiconductor substrate 11 through the buried oxide film 15, in the present invention, the process target semiconductor wafer in which the above structures are formed immediately. The 100 is transferred to a polishing apparatus 20 unique to the present invention capable of a CEP process as shown in FIG. 8. In this case, as shown in the figure, the semiconductor wafer 100 is placed in the polishing apparatus 20 with the semiconductor substrate 11 side upside down.

이때, 본 발명 고유의 연마장치(20)는 고속 회전이 가능한 상태로, 공정대상 반도체 웨이퍼(100)를 지지하는 스테이지(22)와, 이 스테이지(22)의 상부에 전후 선 운동 가능하도록 배치되며, 공정대상 반도체 웨이퍼(100)의 회전 상태에서, 소정의 연마 케미컬을 전후 선 운동 상태로 분사하는 케미컬 분사 노즐(24)의 조합으로 이루어진다. 이 경우, 케미컬 분사 노즐(24)은 가이드 프레임(26)에 삽입된 게 미컬 공급 튜브(23)에 의해 지지되며, 스테이지(22)는 둥근 통체 형상의 포스트(21)에 의해 지지된다.At this time, the unique polishing apparatus 20 of the present invention can be rotated at a high speed, and the stage 22 for supporting the semiconductor wafer 100 to be processed is disposed on the upper part of the stage 22 so as to be able to move back and forth. And a chemical spray nozzle 24 for spraying a predetermined polishing chemical in a forward and backward linear motion state in the rotation state of the process target semiconductor wafer 100. In this case, the chemical spray nozzle 24 is supported by the chemical supply tube 23 inserted in the guide frame 26, and the stage 22 is supported by the round cylindrical post 21. As shown in FIG.

여기서, 도면에 도시된 바와 같이, 포스트(21)의 내부에는 스테이지(22) 상부의 개구 홀(22a)과 연통되는 일련의 쿠션가스 공급라인(21a)이 내장되는 바, 이 상황에서, 쿠션가스 공급라인(21a)을 따라, 개구 홀(22a)로 출력되는 쿠션가스, 예컨대, 질소가스는 공정대상 반도체 웨이퍼(100)의 하부에서 일련의 쿠션층(C)을 형성시킴으로써, 본 발명 고유의 연마공정 중에 가해질 수 있는 스트레스로부터 공정대상 반도체 웨이퍼(100)를 보호하는 역할을 수행한다.Here, as shown in the figure, a series of cushion gas supply line 21a communicating with the opening hole 22a in the upper part of the stage 22 is built in the post 21, in this situation, the cushion gas Along with the supply line 21a, the cushion gas outputted to the opening hole 22a, for example, nitrogen gas, forms a series of cushion layers C at the lower portion of the semiconductor wafer 100 to be processed, thereby intrinsic polishing of the present invention. It serves to protect the semiconductor wafer 100 to be processed from the stress that may be applied during the process.

한편, 본 발명 고유의 연마장치(20)에는 앞의 각 구성요소들 이외에도, 웨이퍼 지지핀(25), 구동모터(28,29), 케미컬 공급부(27) 등의 구성요소들이 추가로 구비된다.Meanwhile, in addition to the above components, the polishing apparatus 20 unique to the present invention is further provided with components such as the wafer support pin 25, the driving motors 28 and 29, and the chemical supply unit 27.

이 경우, 웨이퍼 지지핀(25)은 스테이지(22)의 상부에 놓여진 공정대상 반도체 웨이퍼(100)를 안정적으로 지지하는 역할을 수행하며, 케미컬 공급부(27)는 앞서 언급한 케미컬 공급 튜브(23)로 일련의 연마 케미컬을 신속하게 공급하는 역할을 수행한다.In this case, the wafer support pin 25 serves to stably support the process target semiconductor wafer 100 placed on the top of the stage 22, and the chemical supply unit 27 is the aforementioned chemical supply tube 23. To quickly supply a series of abrasive chemicals.

이와 함께, 구동모터(28)는 케미컬 공급 튜브(23)에 접속된 상태에서, 해당 케미컬 공급 튜브(23)를 공정 대상 반도체 웨이퍼(100)의 전후로 선 운동시키는 역할을 수행하며, 구동모터(29)는 포스트(21)에 접속된 상태에서, 해당 포스트(21)를 일정 속도로 회전 운동 시키는 역할을 수행한다.In addition, the driving motor 28 serves to linearly move the chemical supply tube 23 forward and backward of the process target semiconductor wafer 100 in a state of being connected to the chemical supply tube 23, and the driving motor 29. ) Serves to rotate the post 21 at a constant speed in a state of being connected to the post 21.

이러한 기반환경이 갖추어진 상태에서, 본격적인 연마공정이 개시되면, 본 발명에서는 구동모터(29)를 작동시켜, 스테이지를 예컨대, 1000rpm~2500rpm의 속도로 회전시킴과 아울러, 구동모터(28)를 작동시켜, 케미컬 분사 노즐(24)을 전후 움직임을 갖도록 선 운동시킨다.When the polishing process is started in earnest with such a base environment, the present invention operates the drive motor 29 to rotate the stage at a speed of, for example, 1000 rpm to 2500 rpm, and to operate the drive motor 28. In this way, the chemical injection nozzle 24 is linearly moved to have the forward and backward movement.

이러한 장치의 구동 상황 하에서, 본 발명에서는 케미컬 공급부(27)를 활용하여, 케미컬 공급 튜브(23) 측으로, 일련의 연마 케미컬, 예컨대, 질산, 인산, 황산, 불산 및 초순수가 혼합된 연마 케미컬을 공급시켜, 해당 연마 케미컬이 케미컬 분사 노즐(24)을 통해, 공정 대상 반도체 웨이퍼(100) 측으로 신속하게 분사될 수 있도록 가이드 한다. 이 경우, 본 발명의 연마 케미컬에 포함된 질산은 50W%~70W%의 혼합분포를 갖으며, 인산은 15W%~20W%의 혼합분포를 갖고, 황산은 10W%~15W%의 혼합분포를 갖으며, 불산은 1W%~5W%의 혼합분포를 갖는다.Under the circumstances of driving such an apparatus, in the present invention, a chemical supply unit 27 is used to supply a series of abrasive chemicals such as nitric acid, phosphoric acid, sulfuric acid, hydrofluoric acid and ultrapure water to the chemical supply tube 23. The polishing chemical is guided so that the polishing chemical can be rapidly injected to the process target semiconductor wafer 100 through the chemical spray nozzle 24. In this case, the nitric acid contained in the abrasive chemical of the present invention has a mixed distribution of 50W% to 70W%, phosphoric acid has a mixed distribution of 15W% to 20W%, and sulfuric acid has a mixed distribution of 10W% to 15W%. , Hydrofluoric acid has a mixed distribution of 1W% to 5W%.

상술한 바와 같은 본 발명 고유의 CEP 공정이 진행되면, 공정 대상 반도체 웨이퍼(100)는 "스테이지(22)의 회전에 따른 연마 케미컬과의 물리적인 접촉에 의한 연마작용", "연마 케미컬 자체의 화학적인 작용에 의한 연마작용" 등을 두루 겪을 수 있게 되며, 결국, 일련의 CEP 공정이 완료되면, 도 9에 도시된 바와 같이, 반도체 기판(11)은 소자 분리막(14)의 일부를 노출시킨 상태에서, 각 액티브 영역(A1,A2,A3)을 분리시킨 안정적인 연마 프로파일을 형성하게 된다.When the CEP process inherent in the present invention as described above proceeds, the process target semiconductor wafer 100 is "polishing action by physical contact with the polishing chemical as the stage 22 rotates", "chemical polishing of the polishing chemical itself. And a polishing operation by phosphorus action ”, and finally, when a series of CEP processes are completed, as shown in FIG. 9, the semiconductor substrate 11 is exposed to a part of the device isolation film 14. In this case, a stable polishing profile in which each of the active regions A1, A2, and A3 is separated is formed.

물론, 상술한 바와 같은 본 발명 고유의 CEP 공정은 소자 분리막(14) 및 반도체 기판(11)의 연마 선택비에 전혀 영향을 미치지 않는 공정이기 때문에, 상술한 연마 과정이 진행 완료되더라도, 본 발명의 체제 하에서, 반도체 기판(11)의 표면에는 일련의 디싱라인이 전혀 형성되지 않는다. Of course, since the CEP process inherent in the present invention as described above does not affect the polishing selectivity of the device isolation film 14 and the semiconductor substrate 11 at all, even if the polishing process described above is completed, Under the regime, a series of dishing lines are not formed at all on the surface of the semiconductor substrate 11.                     

이러한, 본 발명의 실시에 따라, 디싱라인의 불필요한 생성이 미리 차단되는 경우, 반도체 기판(11)의 액티브 영역(A1,A2,A3)에 최종 형성되는 각 액티브 소자들은 일정 수준 이상의 두께 균일성을 자연스럽게 유지할 수 있게 되며, 이와 아울러, 후속 공정, 예컨대, 노공 공정 역시, 반도체 기판의 기저 균일성 최적화를 통해, 일정 수준 이상의 공정 품질을 유지할 수 있게 된다.According to the embodiment of the present invention, when unnecessary generation of the dishing line is blocked in advance, each active element finally formed in the active regions A1, A2, and A3 of the semiconductor substrate 11 has a thickness uniformity of a predetermined level or more. In addition, it is possible to maintain a natural, and also subsequent processes, such as a process for processing, can also maintain a certain level of process quality through the optimization of the base uniformity of the semiconductor substrate.

이때, 상술한 바와 같이, 본 발명의 연마 케미컬은 구동모터(28)의 작동에 따라, 공정 대상 반도체 웨이퍼(100)의 전후로 선 운동되면서 분사되는 다이나믹한 메카니즘을 취하기 때문에, 본 발명의 체제 하에서, 공정 대상 반도체 웨이퍼(100)는 자신의 전 영역에 걸쳐 고른 연마특성을 자연스럽게 유지할 수 있게 된다.At this time, as described above, the abrasive chemical of the present invention takes a dynamic mechanism that is sprayed while linearly moving back and forth of the process target semiconductor wafer 100 in accordance with the operation of the drive motor 28, The semiconductor wafer 100 to be processed can naturally maintain even polishing characteristics over its entire area.

이후, 본 발명에서는 상술한 과정을 통해 얻어진 SOI 기판을 기반으로 하여, 미리 정해진 일련의 후속공정을 신속하게 진행함으로써, 완성된 형태의 반도체 디바이스를 제조·완료한다.Then, in the present invention, based on the SOI substrate obtained through the above-described process, by rapidly proceeding a predetermined series of subsequent processes, the semiconductor device of the completed form is manufactured and completed.

이상에서 상세히 설명한 바와 같이, 본 발명에서는 종래의 CMP 공정을 소자 분리막 및 반도체 기판의 연마 선택비에 영향을 미치지 않는 신규 연마공정, 예컨대, CEP 공정으로 새롭게 개선하고, 이를 통해, 디싱라인의 불필요한 생성을 미리 차단시킴으로써, 반도체 기판의 액티브 영역에 최종 형성되는 각 액티브 소자들의 두께 균일성을 일정 수준 이상으로 향상시킬 수 있다.As described in detail above, in the present invention, the conventional CMP process is newly improved with a novel polishing process, for example, a CEP process, which does not affect the polishing selectivity of the device isolation film and the semiconductor substrate, thereby generating unnecessary dishing lines. By blocking in advance, the thickness uniformity of each of the active elements finally formed in the active region of the semiconductor substrate can be improved to a predetermined level or more.

또한, 본 발명에서는 디싱라인의 생성 차단을 통해, 반도체 기판의 기저 균일성을 최적화하고, 이를 통해, 후속 공정, 예컨대, 노광 공정의 노광 품질을 대폭 향상시킴으로써, 반도체 장치의 선폭 미세화가 손쉽게 구현될 수 있는 기반환경을 안정적으로 제공할 수 있다.In addition, in the present invention, by blocking the generation of the dishing line, the base uniformity of the semiconductor substrate is optimized, and through this, the line quality of the semiconductor device can be easily realized by greatly improving the exposure quality of a subsequent process, for example, an exposure process. It can provide stable infrastructure environment.

앞에서, 본 발명의 특정한 실시예가 설명되고 도시되었지만 본 발명이 당업자에 의해 다양하게 변형되어 실시될 가능성이 있는 것은 자명한 일이다. 이와 같은 변형된 실시예들은 본 발명의 기술적사상이나 관점으로부터 개별적으로 이해되어서는 안되며 이와 같은 변형된 실시예들은 본 발명의 첨부된 특허청구의 범위안에 속한다 해야 할 것이다. While specific embodiments of the invention have been described and illustrated above, it will be apparent that the invention may be embodied in various modifications by those skilled in the art. Such modified embodiments should not be understood individually from the technical spirit or point of view of the present invention and such modified embodiments should fall within the scope of the appended claims of the present invention.

Claims (10)

트랜치 내부에 소자 분리막이 채워진 반도체 기판의 표면에 매몰 산화막을 형성시키는 단계와;Forming a buried oxide film on the surface of the semiconductor substrate in which the device isolation film is filled in the trench; 상기 매몰 산화막을 매개로 상기 반도체 기판의 전면에 베이스 기판을 본딩시키는 단계와;Bonding a base substrate to an entire surface of the semiconductor substrate through the buried oxide film; 상기 반도체 기판을 회전시키면서, 연마 케미컬을 전후 움직임을 갖는 선 운동(Line motion) 상태로 분사시켜, 상기 소자 분리막의 일부가 노출되도록 상기 반도체 기판을 연마시키는 단계와;Polishing the semiconductor substrate while exposing a portion of the device isolation layer by spraying the polishing chemical in a linear motion state having forward and backward movement while rotating the semiconductor substrate; 소정 유량의 질산 가스를 분사시켜 상기 연마된 반도체 기판을 건조시키는 단계를 포함하는 것을 특징으로 하는 SOI 기판의 제조방법.And injecting nitric acid gas at a predetermined flow rate to dry the polished semiconductor substrate. 제 1 항에 있어서, 상기 연마 케미컬은 질산, 인산, 황산, 불산 및 초순수의 혼합액인 것을 특징으로 하는 SOI 기판의 제조방법.The method of claim 1, wherein the polishing chemical is a mixture of nitric acid, phosphoric acid, sulfuric acid, hydrofluoric acid, and ultrapure water. 제 2 항에 있어서, 상기 질산은 50W%~70W%의 혼합분포를 갖는 것을 특징으로 하는 SOI 기판의 제조방법.The method of claim 2, wherein the nitric acid has a mixed distribution of 50 W% to 70 W%. 제 2 항에 있어서, 상기 인산은 15W%~20W%의 혼합분포를 갖는 것을 특징으로 하는 SOI 기판의 제조방법.The method of claim 2, wherein the phosphoric acid has a mixed distribution of 15 W% to 20 W%. 제 2 항에 있어서, 상기 황산은 10W%~15W%의 혼합분포를 갖는 것을 특징으로 하는 SOI 기판의 제조방법.The method of claim 2, wherein the sulfuric acid has a mixed distribution of 10W% to 15W%. 제 2 항에 있어서, 상기 불산은 1W%~5W%의 혼합분포를 갖는 것을 특징으로 하는 SOI 기판의 제조방법.The method of claim 2, wherein the hydrofluoric acid has a mixed distribution of 1 W% to 5 W%. 제 1 항에 있어서, 상기 반도체 기판은 1000rpm~2500rpm의 속도로 회전하는 것을 특징으로 하는 SOI 기판의 제조방법.The method of claim 1, wherein the semiconductor substrate is rotated at a speed of 1000 rpm to 2500 rpm. 삭제delete 제 1 항에 있어서, 상기 질산 가스는 955ℓ/min~1005ℓ/min의 유량으로 분사되는 것을 특징으로 하는 SOI 기판의 제조방법.The method of claim 1, wherein the nitric acid gas is injected at a flow rate of 955 l / min to 1005 l / min. 삭제delete
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