KR100332123B1 - Method of polishing a semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 연마 방법에 관한 것으로, 각기 다른 하부 구조가 형성되어 단차가 존재하는 셀 영역 및 주변 회로 영역 상부에 형성된 층간 절연막을 연마하여 평탄화하기 위해 반도체 기판을 회전시키면서 불산과 혼합된 화학 용액을 분사하여 상기 단차를 제거하면서 연마 공정을 실시함으로써 CMP 공정에서 발생되는 하부층의 손상을 방지하여 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 연마 방법이 제시된다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for polishing a semiconductor device, wherein a chemical compound mixed with hydrofluoric acid is rotated while rotating a semiconductor substrate to polish and planarize an interlayer insulating layer formed on top of a cell region and a peripheral circuit region where different substructures are formed. A polishing method of a semiconductor device capable of improving the reliability of a device by preventing a damage to an underlying layer generated in a CMP process by performing a polishing process by spraying a solution to remove the step is provided.
Description
본 발명은 반도체 소자의 연마 방법에 관한 것으로, 특히 셀 영역과 주변 회로 영역의 단차를 제거하기 위해 웨이퍼를 매우 빠른 속도로 회전시키면서 불산과의 혼산인 화학 용액을 분사시켜 하부층의 손상을 방지할 수 있는 반도체 소자의 연마 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of polishing a semiconductor device, and in particular, it is possible to prevent damage to the underlying layer by spraying a chemical solution mixed with hydrofluoric acid while rotating the wafer at a very high speed to remove the step between the cell region and the peripheral circuit region. The present invention relates to a polishing method of a semiconductor device.
반도체 소자의 제조 공정중 소정막, 특히 산화막을 형성한 후 이를 평탄화시키기 위해 화학적 기계적 연마(Chemical Mechanical Polishing: 이하 CMP라 함) 공정을 실시한다. CMP 공정을 이용한 산화막 평탄화 공정은 소모재로서 폴리우레탄(polyuretane)이 주성분인 연마 패드를 사용하고, 또 연마재로 실리카(silica), 세리아(ceria), 알루미나(alumina), 지르코니아(zirconia)등을 사용함으로써 소모재가 차지하는 비중이 높아 비용이 많이 소요되는 공정으로 알려져 있다.In the manufacturing process of the semiconductor device, a chemical mechanical polishing (hereinafter referred to as CMP) process is performed to planarize a predetermined film, particularly an oxide film, and planarize it. The oxide flattening process using the CMP process uses a polishing pad composed mainly of polyurethane as a consumable material, and silica, ceria, alumina, and zirconia as abrasives. This is known as a costly process due to the high proportion of consumables.
화학적인 작용과 기계적인 작용이 복합적으로 일어나 연마 대상막을 연마하는 CMP 공정의 메카니즘은 산화막 연마 공정에 있어서 일반적인 부식(erosion), 디싱(dishing), 그리고 라운딩(rounding)등의 CMP 후속 공정에 영향을 미칠 수 있는 여러가지 현상과 일반적인 CMP 특성으로 알려진 연마 시간이 늘어남에 따라 균일성이 악화되는 특징을 가지고 있다.The mechanism of CMP process, which combines chemical and mechanical action to polish the film to be polished, affects CMP subsequent processes such as erosion, dishing, and rounding, which are common in oxide polishing. Uniformity deteriorates with various phenomena that may occur and the polishing time, known as general CMP properties, increases.
특히 연마제가 실리카, 알루미나, 세리아가 혼합되어 있는 슬러리를 사용하다 보면 산화막에 있어 대부분의 연마 작용으로 일어나는 기계적인 연마 작용에 의하여 발생되는 스크래치(scratch)가 필연적으로 일어난다. 이러한 스크래치는 후속 공정에 영향을 주어 소자의 페일을 유발하는 주요한 원인이 되기도 한다.In particular, when the abrasive is a slurry in which silica, alumina, and ceria are mixed, scratches inevitably occur due to the mechanical polishing action occurring in most polishing operations in the oxide film. These scratches can also be a major factor in the subsequent process, causing device failure.
이러한 CMP 공정의 문제점을 도면을 참조하여 설명하면 다음과 같다.The problem of the CMP process will be described below with reference to the drawings.
도 1(a) 및 도 1(b)는 종래의 반도체 소자의 산화막 연마 방법 일실시 예를 설명하기 위한 단면도로서, 워드라인 상부에 형성된 층간 절연막의 연마 방법을 설명하기 위한 것이다.1 (a) and 1 (b) are cross-sectional views illustrating an example of an oxide film polishing method of a conventional semiconductor device, and illustrates a method of polishing an interlayer insulating film formed on an upper part of a word line.
도 1(a)를 참조하면, 반도체 기판(11) 상부의 소정 영역에 워드라인(12) 및 질화막(13)을 형성한다. 이러한 워드라인(12) 및 질화막(13)은 셀 영역 및 주변 회로 영역에 동시에 형성되며, 질화막(13)은 하드 마스크로 작용한다. 전체 구조 상부에 층간 절연막(14)을 형성한다. 그런데, 층간 절연막(14)을 형성하면, 셀 영역과 주변 회로 영역간의 1500Å 이상의 초기 단차(A)가 발생된다. 이러한 초기 단차(A)를 줄여주기 위해 B라인 까지 CMP 공정을 실시하게 된다.Referring to FIG. 1A, the word line 12 and the nitride film 13 are formed in a predetermined region on the semiconductor substrate 11. The word line 12 and the nitride film 13 are simultaneously formed in the cell region and the peripheral circuit region, and the nitride film 13 serves as a hard mask. An interlayer insulating film 14 is formed over the entire structure. By the way, when the interlayer insulating film 14 is formed, an initial step A of 1500 kPa or more between the cell region and the peripheral circuit region occurs. In order to reduce this initial step A, the CMP process is performed up to the B line.
도 1(b)는 B라인을 연마 타겟으로 층간 절연막(14)에 CMP 공정을 실시한 상태의 단면도이다. 그런데, 초기 단차를 줄여주기 위해 층간 절연막(14)에 CMP 공정을 실시한 후에도 셀 영역과 주변 회로 영역간의 500Å 이하로 줄어들기가 어려우며(C) 단차가 높은 지역에 위치하는 셀 지역의 가장자리 부근은 라운딩(D)이 발생하는 문제점이 있다. 이때, 단차가 낮은 지역인 주변 회로 영역도 같이 연마되어 발생되는 디싱 현상(E) 때문에 특히 산화막 평탄화 공정은 산화막의 증착 특성에 많은 의존성이 있다. 즉 산화막 증착 경향이나 증착막의 균일성에 따라 산화막 평탄화 공정이 영향을 받게 된다.FIG.1 (b) is sectional drawing in the state which CMP process was performed to the interlayer insulation film 14 using B line as a polishing target. However, even after performing the CMP process on the interlayer insulating film 14 to reduce the initial step, it is difficult to reduce it to 500 Å or less between the cell region and the peripheral circuit region (C) and round the edges of the cell region located in the high step region. D) has a problem that occurs. At this time, the oxide film planarization process has a lot of dependence on the deposition characteristics of the oxide film due to dishing phenomenon (E) generated by grinding the peripheral circuit region, which is a region where the step height is low. That is, the oxide film planarization process is affected by the oxide film deposition tendency or the uniformity of the deposited film.
도 2(a) 및 도 2(b)는 종래의 반도체 소자의 연마 방법의 다른 실시 예를 설명하기 위한 소자의 단면도로서, 캐패시터 상부에 형성된 층간 절연막의 연마 방법을 설명하기 위한 것이다.2 (a) and 2 (b) are cross-sectional views of a device for explaining another embodiment of a conventional polishing method of a semiconductor device, and illustrate a method of polishing an interlayer insulating film formed on a capacitor.
도 2(a)를 참조하면, 반도체 기판(201) 상부의 선택된 영역에 워드라인(202)이 형성된다. 워드라인(202)은 셀 영역 및 주변 회로 영역에 동시에 형성된다. 셀 영역의 전체 구조 상부에 제 1 층간 절연막(203)이 형성되고, 제 1 층간 절연막 (203)의 소정 영역이 식각되어 반도체 기판(201)의 소정 영역을 노출시키는 콘택홀이 형성된다. 콘택홀이 도전체로 매립되어 플러그(204)가 형성된다. 소정의 플러그(204)와 접속되도록 비트라인(205)가 형성된다. 비트라인(205)은 드레인 영역과 접속되는 플러그(204) 상에 형성된다. 전체 구조 상부에 제 2 층간 절연막(206)이 형성되고, 제 2 층간 절연막(206)의 소정 영역을 식각하여 비트라인(205)와 접속되지 않는 플러그(204)를 노출시키는 콘택홀이 형성된다. 콘택홀이 매립되도록 도전층 (207)이 형성된다. 도전층(207)과 접속되도록 하부 전극이 형성되고, 전체 구조 상부에 유전체막(209)가 형성되며, 그 상부에 상부 전극(210)이 형성된다. 이에 의해 캐패시터의 제조가 완료된다. 이에 의해 셀 영역과 주변 회로 영역은 셀 영역에 형성된 캐패시터의 높이에 따라 10000Å 이상의 단차를 갖게 된다(10). 이러한 단차를 제거하기 위해 전체 구조 상부에 제 3 층간 절연막(211)을 단차 이상의 두께로 형성하여야 한다.Referring to FIG. 2A, a word line 202 is formed in a selected region on the semiconductor substrate 201. The word line 202 is formed simultaneously in the cell region and the peripheral circuit region. The first interlayer insulating layer 203 is formed on the entire structure of the cell region, and a predetermined region of the first interlayer insulating layer 203 is etched to form a contact hole exposing a predetermined region of the semiconductor substrate 201. The contact hole is filled with a conductor to form a plug 204. The bit line 205 is formed to be connected to the predetermined plug 204. The bit line 205 is formed on the plug 204 which is connected to the drain region. A second interlayer insulating film 206 is formed over the entire structure, and a contact hole for etching a predetermined region of the second interlayer insulating film 206 to expose the plug 204 that is not connected to the bit line 205 is formed. The conductive layer 207 is formed to fill the contact hole. A lower electrode is formed to be connected to the conductive layer 207, a dielectric film 209 is formed over the entire structure, and an upper electrode 210 is formed over the entire structure. Thereby, manufacture of a capacitor is completed. As a result, the cell region and the peripheral circuit region have a step of 10000 GPa or more depending on the height of the capacitor formed in the cell region (10). In order to remove such a step, a third interlayer insulating film 211 should be formed on the entire structure to have a thickness of at least a step.
도 2(b)는 제 3 층간 절연막(211)을 CMP 공정을 이용하여 연마한 상태의 단면도이다. 셀 영역과 주변 회로 영역의 큰 단차로 인해 제 3 층간 절연막(211)이 두껍게 형성되고, 이를 연마하기 위해 많은 시간을 필요로 한다. 그에 따라 균일성도 나빠지게 된다. 특히 장시간 연마 공정으로 인한 셀 영역의 가장자리 부근은 심하면 캐패시터의 상부 전극이 노출되거나 캐패시터가 깎이는 문제점을 야기시켜 소자의 페일을 유발한다.FIG. 2B is a cross-sectional view of the third interlayer insulating film 211 polished using the CMP process. Due to the large step between the cell region and the peripheral circuit region, the third interlayer insulating film 211 is formed thick, and it takes a lot of time to polish it. This results in poor uniformity. In particular, near the edge of the cell region due to the long polishing process, the upper electrode of the capacitor is exposed or the capacitor is shaved, causing the device to fail.
따라서, 본 발명은 소정의 하부 구조가 형성된 하부층 상부에 형성된 절연막을 하부층의 손상없이 연마할 수 있어 소자의 신뢰성을 향상시킬 수 있는 반도체소자의 연마 방법을 제공하는데 그 목적이 있다.Accordingly, an object of the present invention is to provide a method for polishing a semiconductor device, which can polish an insulating film formed on an upper portion of a lower layer having a predetermined lower structure without damaging the lower layer, thereby improving the reliability of the device.
상술한 목적을 달성하기 위한 본 발명은 반도체 기판 상부에 소정의 하부 구조를 셀 영역 및 주변 회로 영역에 형성하는 단계와, 상기 소정의 하부 구조가 형성된 셀 영역 및 주변 회로 영역에 층간 절연막을 형성하여 상기 셀 영역 및 주변 회로 영역에 단차가 존재하는 단계와, 상기 반도체 기판을 회전시키면서 상기 층간 절연막상에 불산과 혼합된 화학 용액을 분사함으로써 상기 단차를 제거하는 단계를 포함하여 이루어진 것을 특징으로 한다.The present invention for achieving the above object is formed by forming a predetermined substructure in the cell region and the peripheral circuit region on the semiconductor substrate, and forming an interlayer insulating film in the cell region and the peripheral circuit region where the predetermined substructure is formed And removing the step by spraying a chemical solution mixed with hydrofluoric acid on the interlayer insulating film while rotating the semiconductor substrate.
도 1(a) 및 도 1(b)는 종래의 반도체 소자의 연마 방법의 일 실시 예를 설명하기 위한 소자의 단면도.1 (a) and 1 (b) are cross-sectional views of a device for explaining an embodiment of a conventional method for polishing a semiconductor device.
도 2(a) 및 도 2(b)는 종래의 반도체 소자의 연마 방법의 다른 실시 예를 설명하기 위한 소자의 단면도.2 (a) and 2 (b) are cross-sectional views of devices for explaining another embodiment of the conventional method for polishing a semiconductor device.
도 3(a) 및 도 3(b)는 본 발명에 따른 반도체 소자의 연마 방법의 일 실시 예를 설명하기 위한 소자의 단면도.3 (a) and 3 (b) are cross-sectional views of a device for explaining an embodiment of a method of polishing a semiconductor device according to the present invention.
도 4(a) 및 도 4(b)는 본 발명에 따른 반도체 소자의 연마 방법의 다른 실시 예를 설명하기 위한 소자의 단면도.4 (a) and 4 (b) are cross-sectional views of devices for explaining another embodiment of the method of polishing a semiconductor device according to the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for main parts of the drawings>
11 및 31 : 반도체 기판 12 및 32 : 워드라인11 and 31: semiconductor substrate 12 and 32: word line
13 및 33 : 질화막 14 및 34 : 층간 절연막13 and 33: nitride film 14 and 34: interlayer insulating film
A : 단차 B : 연마 라인A: step B: polishing line
C : 연마후의 단차 D : 라운딩 현상C: Step after polishing D: Rounding phenomenon
E : 디싱 현상E: dishing phenomenon
201 및 401 : 반도체 기판 202 및 402 : 워드라인201 and 401: semiconductor substrates 202 and 402: wordline
203 및 403 : 제 1 층간 절연막 204 : 플러그203 and 403 first interlayer insulating film 204 plug
205 및 405 : 비트라인 206 및 406 : 제 2 층간 절연막205 and 405: bit lines 206 and 406: second interlayer insulating film
207 및 407 : 도전막 208 및 408 : 하부 전극207 and 407: conductive films 208 and 408: lower electrode
209 및 409 : 유전체막 210 및 410 : 상부 전극209 and 409 dielectric films 210 and 410 upper electrode
211 및 411 : 제 3 층간 절연막 10 및 100 : 단차211 and 411: Third interlayer insulating film 10 and 100: Step difference
20 : 연마후의 단차20: step after polishing
본 발명에서는 소정의 구조가 형성된 하부층 상부에 층간 절연막을 형성한 후 발생되는 셀 영역과 주변 회로 영역의 단차를 제거하기 위해 CEP(Chemically Enhanced Polishing) 공정을 실시한다.In the present invention, a chemically enhanced polishing (CEP) process is performed to remove the step difference between the cell region and the peripheral circuit region generated after the interlayer insulating layer is formed on the lower layer having the predetermined structure.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.
도 3(a) 및 도 3(b)는 본 발명에 따른 반도체 소자의 연마 방법의 일 실시 예를 설명하기 위한 단면도이다.3 (a) and 3 (b) are cross-sectional views for explaining an embodiment of a method of polishing a semiconductor device according to the present invention.
도 3(a)를 참조하면, 반도체 기판(31) 상부의 소정 영역에 워드라인(32) 및 질화막(33)을 형성한다. 이러한 워드라인(32) 및 질화막(33)은 셀 영역 및 주변 회로 영역에 동시에 형성되며, 질화막(33)은 하드 마스크로 작용하는 것으로 약 1000∼3000Å의 두께로 형성한다. 또한 질화막(33)은 SiN 또는 SiON으로 형성하는데,여기에 함유된 실리콘의 함량은 10∼90% 정도로 한다. 그리고 질화막(33)은 SiH4Si2H6가스를 열분해시켜 LPCVD 방법으로 형성한다. 전체 구조 상부에 층간 절연막(24)을 형성한다. 그런데, 층간 절연막(34)을 형성하면, 셀 영역과 주변 회로 영역간의 1500Å 이상의 초기 단차가 발생된다.Referring to FIG. 3A, a word line 32 and a nitride film 33 are formed in a predetermined region on the semiconductor substrate 31. The word line 32 and the nitride film 33 are simultaneously formed in the cell region and the peripheral circuit region, and the nitride film 33 acts as a hard mask and has a thickness of about 1000 to 3000 mW. In addition, the nitride film 33 is formed of SiN or SiON, and the content of silicon contained therein is about 10 to 90%. The nitride film 33 is thermally decomposed of SiH 4 Si 2 H 6 gas and formed by LPCVD. An interlayer insulating film 24 is formed over the entire structure. However, when the interlayer insulating film 34 is formed, an initial step of 1500 kV or more between the cell region and the peripheral circuit region occurs.
도 3(b)를 참조하면, 셀 영역과 주변 회로 영역의 단차를 제거하기 위해 웨이퍼를 매우 빠른 속도로 회전시켜 주면서 불산과의 혼산인 화학 용액을 분사시키는 CEP 공정을 실시한다. 이에 의해 단차가 높은 셀 영역의 층간 절연막(34)이 화학적으로 용해되고, 단차가 낮은 주변 회로 영역은 거의 화학 용액이 닿지 않게 되어 단차가 손쉽게 줄어들게 된다. 이때, 화학 용액은 HF, H2PO4, H2O2를 H2O에 희석시킨 혼합 용액이며, 여기에 아민(amine) 계열의 첨가제를 10∼100cc/ℓ로 첨가한다. 또한, HF와 H2PO4을 10:1∼100:3의 비율로 혼합하고, H2O2를 HF와 H2PO4의 혼합 용액에 2∼13% 정도의 비율로 혼합한다. 그리고, CEP 공정을 실시할 때 화학 용액의 유량을 50∼500㎖로 분사시키고, 웨이퍼의 회전 속도를 3000∼5500rpm으로 유지하며, 웨이퍼의 온도를 25∼27℃로 유지한다. 한편, 화학 용액의 pH는 8∼12의 범위로 하고, 화학 용액의 분사 각도를 10∼30°로 하며, 사용 온도를 20∼35℃로 한다.Referring to FIG. 3 (b), a CEP process is performed to spray a chemical solution mixed with hydrofluoric acid while rotating the wafer at a very high speed in order to remove the step difference between the cell region and the peripheral circuit region. As a result, the interlayer insulating film 34 of the cell region having a high level of step is chemically dissolved, and the peripheral circuit area having a low level of step is hardly touched by the chemical solution, thereby reducing the level easily. In this case, the chemical solution is a mixed solution in which HF, H 2 PO 4 , H 2 O 2 is diluted in H 2 O, and an amine-based additive is added at 10 to 100 cc / l. Further, HF and H 2 PO 4 are mixed at a ratio of 10: 1 to 100: 3, and H 2 O 2 is mixed at a ratio of about 2 to 13% with a mixed solution of HF and H 2 PO 4 . When the CEP process is performed, the flow rate of the chemical solution is injected at 50 to 500 ml, the rotational speed of the wafer is maintained at 3000 to 5500 rpm, and the temperature of the wafer is maintained at 25 to 27 ° C. On the other hand, pH of a chemical solution shall be in the range of 8-12, the injection angle of a chemical solution shall be 10-30 degree, and use temperature shall be 20-35 degreeC.
이러한 방법으로 연마 공정을 실시하면 슬러리를 사용하지 않음으로 인하여 스크래치가 발생되지 않으며. 디싱이나 부식이 발생되지 않아 주변 회로 영역의 트랜지스터에 손상을 발생시키지 않으며, 웨이퍼내 균일성이 1% 이내인 산화막 평탄화 공정을 구현할 수 있다.If the polishing process is carried out in this way, scratches are not generated because no slurry is used. Since no dishing or corrosion occurs, the transistors in the peripheral circuit region are not damaged, and an oxide planarization process having a uniformity within the wafer within 1% can be realized.
도 4(a) 내지 도 4(b)는 본 발명의 다른 실시 예에 따른 반도체 소자의 연마 방법을 설명하기 위한 소자의 단면도이다.4 (a) to 4 (b) are cross-sectional views of devices for describing a method of polishing a semiconductor device according to another embodiment of the present invention.
도 4(a)를 참조하면, 반도체 기판(401) 상부의 선택된 영역에 워드라인(402)이 형성된다. 워드라인(402)은 셀 영역 및 주변 회로 영역에 동시에 형성된다. 셀 영역의 전체 구조 상부에 제 1 층간 절연막(403)이 형성되고, 제 1 층간 절연막 (403)의 소정 영역이 식각되어 반도체 기판(401)의 소정 영역을 노출시키는 콘택홀이 형성된다. 콘택홀이 도전체로 매립되어 플러그(404)가 형성된다. 소정의 플러그 (404)와 접속되도록 비트라인(405)가 형성된다. 비트라인(405)은 드레인 영역과 접속되는 플러그(404) 상에 형성된다. 전체 구조 상부에 제 2 층간 절연막(406)이 형성되고, 제 2 층간 절연막(406)의 소정 영역을 식각하여 비트라인(405)와 접속되지 않는 플러그(404)를 노출시키는 콘택홀이 형성된다. 콘택홀이 매립되도록 도전층 (407)이 형성된다. 도전층(407)과 접속되도록 하부 전극(408)이 형성되고, 전체 구조 상부에 유전체막(409)가 형성되며, 그 상부에 상부 전극(410)이 형성된다. 이에 의해 캐패시터의 제조가 완료되고, 셀 영역과 주변 회로 영역은 셀 영역에 형성된 캐패시터의 높이에 따라 10000Å 이상의 단차를 갖게 된다(100). 이러한 단차를 제거하기 위해 전체 구조 상부에 제 3 층간 절연막(411)을 단차 이상의 두께로 형성하여야 한다. 제 3 층간 절연막(411)은 ALP 산화막, HDP-USG막, O3-USG막, BPSG막,PSG막, SOG막, 실리콘 리치 산화막중 어느 하나로 4000 내지 12000Å의 두께로 형성한다. 여기서, BPSG막 및 PSG막은 2 내지 15% 농도의 인과 2 내지 14% 농도의 인이 첨가되고, 실리콘 리치 산화막은 2 내지 15%의 실리콘이 첨가된다.Referring to FIG. 4A, a word line 402 is formed in a selected region on the semiconductor substrate 401. The word line 402 is formed simultaneously in the cell region and the peripheral circuit region. The first interlayer insulating layer 403 is formed on the entire structure of the cell region, and a predetermined region of the first interlayer insulating layer 403 is etched to form a contact hole exposing a predetermined region of the semiconductor substrate 401. The contact hole is filled with a conductor to form a plug 404. The bit line 405 is formed to be connected to the predetermined plug 404. The bit line 405 is formed on the plug 404 which is connected to the drain region. A second interlayer insulating film 406 is formed over the entire structure, and a contact hole for etching a predetermined region of the second interlayer insulating film 406 to expose the plug 404 not connected to the bit line 405 is formed. The conductive layer 407 is formed to fill the contact hole. A lower electrode 408 is formed to be connected to the conductive layer 407, a dielectric film 409 is formed over the entire structure, and an upper electrode 410 is formed thereon. As a result, the manufacturing of the capacitor is completed, and the cell region and the peripheral circuit region have a step of 10000 kPa or more according to the height of the capacitor formed in the cell region (100). In order to remove such a step, a third interlayer insulating film 411 must be formed on the entire structure to have a thickness of at least a step. The third interlayer insulating film 411 is formed of any one of an ALP oxide film, an HDP-USG film, an O 3 -USG film, a BPSG film, a PSG film, an SOG film, and a silicon rich oxide film with a thickness of 4000 to 12000 kPa. Here, phosphorus at a concentration of 2 to 15% and phosphorus at a concentration of 2 to 14% are added to the BPSG film and the PSG film, and silicon to the silicon rich oxide film is added to 2 to 15%.
도 4(b)를 참조하면, 캐패시터를 형성한 후 셀 영역과 주변 회로 영역간에 존재하는 10000Å 이상의 단차를 제거하기 위해 웨이퍼를 빠른 속도로 회전시키면서 불산과의 혼산인 화학 용액을 분사함으로써 상기 제 1 실시 예에서 설명된 바와 같이 단차를 손쉽게 제거할 수 있다. 이때, 화학 용액은 HF, H2PO4, H2O2를 H2O에 희석시킨 혼합 용액이며, 여기에 아민(amine) 계열의 첨가제를 10∼100cc/ℓ로 첨가한다. 또한, HF와 H2PO4을 10:1∼100:3의 비율로 혼합하고, H2O2를 HF와 H2PO4의 혼합 용액에 2∼13% 정도의 비율로 혼합한다. 그리고, CEP 공정을 실시할 때 화학 용액의 유량을 50∼500㎖로 분사시키고, 웨이퍼의 회전 속도를 3000∼5500rpm으로 유지하며, 웨이퍼의 온도를 25∼27℃로 유지한다. 한편, 화학 용액의 pH는 8∼12의 범위로 하고, 화학 용액의 분사 각도를 10∼30°로 하며, 사용 온도를 20∼35℃로 한다.Referring to FIG. 4 (b), after forming a capacitor, the first solution is sprayed by spraying a chemical solution mixed with hydrofluoric acid while rotating the wafer at a high speed to remove a step of 10000 μs or more existing between the cell region and the peripheral circuit region. As described in the embodiment, the step may be easily removed. In this case, the chemical solution is a mixed solution in which HF, H 2 PO 4 , H 2 O 2 is diluted in H 2 O, and an amine-based additive is added at 10 to 100 cc / l. Further, HF and H 2 PO 4 are mixed at a ratio of 10: 1 to 100: 3, and H 2 O 2 is mixed at a ratio of about 2 to 13% with a mixed solution of HF and H 2 PO 4 . When the CEP process is performed, the flow rate of the chemical solution is injected at 50 to 500 ml, the rotational speed of the wafer is maintained at 3000 to 5500 rpm, and the temperature of the wafer is maintained at 25 to 27 ° C. On the other hand, pH of a chemical solution shall be in the range of 8-12, the injection angle of a chemical solution shall be 10-30 degree, and use temperature shall be 20-35 degreeC.
따라서, 상부 전극에 손상을 막을 수 있어 캐패시터 용량 저하를 막을 수 있고, 셀 영역의 라운딩, 부식, 디싱 현상이 발생되지 않으며, 실리카, 알루미나, 세리아를 기반으로 하는 슬러리를 사용하지 않기 때문에 스크래치가 전혀 발생하지 않는다. 또한, 웨이퍼내에 균일성이 1% 이내의 평탄화 공정을 구현할 수 있어 반도체 소자의 수율과 성능을 향상시킨다.Therefore, damage to the upper electrode can be prevented, which can prevent the lowering of the capacitor capacity, no rounding, corrosion and dishing of the cell area, and no scratches since no slurry based on silica, alumina or ceria is used. Does not occur. In addition, the uniformity within the wafer within 1% can be implemented to improve the yield and performance of the semiconductor device.
상술한 바와 같이 본 발명에 의하면 셀 영역과 주변 회로 영역의 단차를 제거하여 평탄화시키기 위해 웨이퍼를 빠른 속도로 회전시키면서 불산과의 혼산인 화학 용액을 웨이퍼 표면에 분사시켜 단차가 높은 부위의 산화막이 화학 작용에 의하여 용해되고, 단차가 낮은 지역은 상대적으로 산화막이 거의 제거되지 않아 단차 를 손쉽게 제거할 수 있어 CMP 공정에 의한 평탄화보다 시간당 많은 웨이퍼를 처리할 수 있다. 또한, 슬러리를 사용하지 않음으로 인하여 스크래치가 발생되지 않고, 부식 및 디싱이 발생되지 않는 공정을 구현할 수 있으며, 슬러리, 패드등의 소모재가 필요없게 되어 낮은 경비로 평탄화 공정을 진행할 수 있어 후속 공정에서도 보다 많은 마진 확보가 가능하고 소자 페일 방지에도 유리하다.As described above, according to the present invention, in order to remove and planarize the difference between the cell region and the peripheral circuit region, an oxide film having a high level of difference is formed by spraying a chemical solution mixed with hydrofluoric acid on the wafer surface while rotating the wafer at a high speed. Areas that are dissolved by the action and have low step heights can be easily removed because the oxide film is relatively hardly removed, thus processing more wafers per hour than planarization by the CMP process. In addition, it is possible to implement a process that does not generate scratches and does not cause corrosion and dishing by not using a slurry, and a flattening process can be performed at a low cost since no consumables such as slurry and pad are needed. It is possible to secure more margin and to prevent device failure.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100478203B1 (en) * | 2001-12-27 | 2005-03-23 | 동부아남반도체 주식회사 | a chemical physical polishing device for semiconductor and method thereof |
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1999
- 1999-12-24 KR KR1019990061797A patent/KR100332123B1/en not_active IP Right Cessation
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