KR100849333B1

KR100849333B1 - 채널 추정기 장치 및 방법

Info

Publication number: KR100849333B1
Application number: KR1020010063146A
Authority: KR
Inventors: 이영용; 배광석; 안재민; 임민중; 최형진
Original assignee: 삼성전자주식회사
Priority date: 2001-10-12
Filing date: 2001-10-12
Publication date: 2008-07-29
Also published as: US20030072355A1; US7158557B2; KR20030030782A

Abstract

본 발명은 코드분할다중접속 이동통신 시스템에서 전력 제어 비트의 채널 추정 장치 및 방법에 관한 것이다. 본 발명이 제공하는 장치는, 미리 결정된 비트값을 가지는 비트열들의 파일롯 신호를 수신하는 채널 추정 장치에 있어서, 상기 파일롯 신호의 현재수신비트와, 상기 현재수신비트 보다 한 비트 이전에 수신된 비트를 이용하여 이후 수신될 비트를 예측하는 예측비트신호를 출력하는 예측기와, 상기 예측비트신호와, 상기 현재수신비트에 소정의 가중값을 곱한 가중된 현재수신비트와, 상기 현재수신비트 이전에 수신된 적어도 하나 이상의 이전수신비트들에 각각 서로 다른 가중치를 곱한 가중된 이전수신비트들을 합하여 출력하는 가산기를 포함한다.

채널 추정기, 코드분할 다중접속, 전력 제어 비트, FIR 필터, LLR 필터

Description

채널 추정기 장치 및 방법{APPARATUS AND METHOD OF CHANNEL ESTIMATOR}

도 1은 본 발명의 바람직한 실시 예에 따른 채널 추정기의 상세 구성도,

도 2는 본 발명에 따른 채널 추정기에 사용되는 예측기의 바람직한 상세 구성도,

도 3은 본 발명에 따른 채널 추정기에 적용된 다중 심볼 평균 FIR 필터의 상세 회로도,

도 4는 본 발명의 바람직한 실시 예에 따른 채널 추정기에 채용된 경판정 처리기의 상세 회로도,

도 5는 본 발명의 바람직한 실시 예에 따른 채널 추정기의 제어 흐름도,

도 6은 기존 채널 추정기에 적용된 WMSA 필터의 구성을 도시한 도면.

본 발명은 코드분할다중접속 이동통신 시스템에서 채널 추정 장치 및 방법에 관한 것으로, 특히 코드분할다중접속 이동통신 시스템에서 전력 제어 비트의 채널 추정 장치 및 방법에 관한 것이다.

통상적으로 이동통신 시스템에서 통신을 수행하기 위해서는 채널을 설정하여 그 채널을 통해 데이터가 송수신된다. 이와 같은 채널은 기지국에 대한 이동 단말의 상대적인 위치에 따라 송신되는 전력이 다르게 결정되어야 한다. 즉, 기지국으로부터 먼 곳에 위치한 이동 단말은 상대적으로 가까운 곳에 위치한 단말보다 높은 전력으로 데이터를 송신해야만 기지국은 이를 정상적으로 수신할 수 있게 된다. 이와 같이 기지국에서 이동 단말로 송신되는 전력을 제어하는 것을 순방향 링크의 전력 제어라 한다. 또한 이와 반대로 이동 단말에서 기지국으로 송신되는 전력을 제어하는 것을 역방향 링크의 전력 제어라 한다. 이하의 설명에서 "순방향"이라 함은 기지국에서 단말로의 방향을 의미하며, "역방향"이라 함은 단말에서 기지국으로의 방향을 의미한다. 또한 "순방향 링크"라 함은 기지국에서 이동 단말로 데이터를 송신하기 위해 설정된 링크를 의미하며, "역방향 링크"라 함은 이동 단말에서 기지국으로 데이터를 송신하기 위해 설정된 링크를 의미한다.

기지국은 이동 단말로부터 수신된 채널의 상태를 알아야만 역방향 링크의 전력 제어를 수행할 수 있다. 즉, 동기 검출(Coherent detection)을 수행하기 위해서는 수신된 신호가 통과한 채널의 상태를 알아야만 한다. 이러한 채널 상태에 대한 정보는 파일럿 채널을 통해 제공할 수 있다. 이러한 채널 상태에 대한 정보는 파일럿 채널을 통해 제공받을 수 있는데 그런데 일반적으로 이동통신 시스템에서는 순방향 링크의 전력 제어만을 수행하고 있다.

하지만, 현재 IMT-2000 시스템 표준으로 채택하고 있는 CDMA-2000, WCDMA 표준에서는 역방향 링크에서도 파일럿(pilot) 신호를 사용하도록 하고 있다. 따라서 기지국에서 동기검출(coherent detection)이 가능하게 되었으며, 이로 인해 역방향 링크의 데이터 송신이 원활하게 이룰 수 있게 되었으며, 시스템의 용량도 개선이 되었다.

또한 상기 파일럿 채널을 통해 전달된 데이터를 이용한 채널 상태의 검출은 채널 추정기(Channel Estimator)에서 이루어진다. 이를 통해 신호가 왜곡된 정도를 추정한다. 그리고 이를 수신된 신호에 적용하여 정보의 왜곡을 줄이는 기능을 수행할 수 있다.

간섭에 의해 셀 용량이 제한되는 CDMA 셀룰러 시스템에서 전송 전력 제어는 셀 용량을 증가시키기 위해 매우 중요한 기술이다. 이와 같이 셀의 용량을 증가시키기 위해서는 소정의 필터를 이용하여 전력 제어 비트(Power Control Bit)를 검출하고 이를 통해 채널 보상을 함으로써 용량을 증대시킬 수 있다. 이러한 필터는 여러 가지가 사용되고 있으며, 그 중 WMSA(Weighted Multi-Slot Averaging)와 같은 필터가 일반적으로 사용되고 있다. 파일롯 신호와 상기 파일롯 신호의 상기 비트열 중 미리 결정된 주기의 비트들에서 전력제어비트들을 가지는 전력제어 신호를 수신하는 이동통신 시스템에 있어서 상기 WMSA 필터를 사용하는 경우에는 후술될 도 6의 경우에서 보듯이 전력 제어 비트의 채널 보상 과정에서는 지연이 발생하게 된다. 따라서 이를 사용하는 기지국에서의 채널 추정기는 역방향 링크에서 전력 제어 비트를 판별 시 폐루프 전력 제어의 정확성이 매우 떨어지는 문제가 있다.

따라서 본 발명의 목적은 전력 제어 비트의 판별 시에 지연이 발생하지 않는 채널 보상기 장치 및 방법을 제공함에 있다.

본 발명의 다른 목적은 이동통신 시스템에서 폐루프 전력 제어의 정확성을 높이기 위한 장치 및 방법을 제공함에 있다.

본 발명의 또 다른 목적은 채널 추정 시 예측 값을 이용하여 채널 보상의 성 능을 향상시키기 위한 장치 및 방법을 제공함에 있다.

본 발명이 제공하는 장치는, 미리 결정된 비트값을 가지는 비트열들의 파일롯 신호를 수신하는 채널 추정 장치에 있어서, 상기 파일롯 신호의 현재수신비트와, 상기 현재수신비트 보다 한 비트 이전에 수신된 비트를 이용하여 이후 수신될 비트를 예측하는 예측비트신호를 출력하는 예측기와, 상기 예측비트신호와, 상기 현재수신비트에 소정의 가중값을 곱한 가중된 현재수신비트와, 상기 현재수신비트 이전에 수신된 적어도 하나 이상의 이전수신비트들에 각각 서로 다른 가중치를 곱한 가중된 이전수신비트들을 합하여 출력하는 가산기를 포함한다. 또한 상기 예측비트신호가 현재 수신 비트 신호와 시간지연을 맞추기 위한 지연기를 더 구비할 수 있다.

상기 예측기는, 상기 현재수신비트 신호와 상기 예측기의 출력과의 차이값을 구하는 가산기와, 상기 가산기의 출력 신호를 각각 서로 다른 가중치를 두어 증폭하는 둘 이상의 증폭기들과, 상기 증폭기들 중 제1증폭기의 출력 값을 제1신호와 가산하여 이를 출력하고, 상기 출력을 지연하여 상기 제1신호를 생성하는 제1지연-가산부와, 상기 제1지연-가산부의 출력 값과 상기 다른 증폭기들의 출력 값을 가산하여 출력하는 제1가산기를 포함한다.

또한 상기 예측기는, 상기 제1가산기의 출력을 소정 시간 지연하여 출력하는 지연기와, 상기 지연기의 출력 값을 제2신호와 가산하여 이를 출력하고, 상기 출력을 지연하여 상기 제2신호를 생성하는 제2지연-가산부를 더 포함하여 구성될 수 있다.

본 발명이 제공하는 방법은, 미리 결정된 비트값을 가지는 비트열들의 파일롯 신호와, 상기 파일롯 신호의 비트열들 중에서 미리 결정된 주기의 비트들이 전력제어비트인 전력제어신호를 수신하는 채널 추정 방법에 있어서, 상기 전력 제어 비트를 검출하여 다중경로로부터 입력된 신호들의 크기의 합을 계산하는 제1과정과, 상기 파일롯 신호의 비트를 제외한 나머지 제어 비트의 경판정 값을 계산하는 제2과정과, 상기 제2과정에서 계산된 값들을 이용하여 채널을 추정하는 제3과정을을 포함한다.

또한 상기 채널 추정된 값을 이용하여 채널의 상태를 예측하는 제4과정을 더 구비할 수 있다.

삭제

이하 첨부된 도면을 참조하여 본 발명을 상세히 설명한다. 또한 동일한 부분은 비록 다른 도면에 도시되더라도 동일한 참조부호를 사용한다.
본 발명에서는 CDMA-2000 역방향 링크에서 채널의 상태를 추정함에 있어서 지연 없이 채널 추정이 가능한 방법을 제안하였다. 제안한 채널 추정기는 예측기와 결정 궤환 FIR필터가 결합된 구조이며 예측기는 FIR 필터 또는 LLR 필터로 구성된다.

본 발명에서는 CDMA-2000 역방향 링크에서 수신 전력 제어 비트를 지연 없이 보상하여 전송할 수 있는 새로운 구조의 비대칭 직접 판별 채널 추정기를 제안하였다. 제안한 채널 추정기는 예측기와 결정 궤환 FIR필터가 결합된 구조이며 예측기는 FIR 필터 또는 LLR 필터로 구성된다.

전력 제어 비트와 같이 지연이 허용되지 않는 경우에서는 예측기가 지연 없이 동기 수신하기 위한 역할을 수행하며 데이터 채널과 같이 지연보다 성능이 우선 시 되는 경우에는 예측기의 출력과 다중 심볼 평균 FIR 필터 출력을 합하여 출력하여 수신 성능을 증가시킨다.

도 1은 본 발명의 바람직한 실시 예에 따른 채널 추정기의 상세 구성도이다. 이하 도 1을 참조하여 본 발명에 따른 채널 추정기의 구성 및 동작에 대하여 상세히 설명한다.

수신된 파일럿 신호(pilot signal)에 대한 무선 처리 등의 전처리 과정(도 1에 전처리 과정은 도시하지 않음)에서 소정의 신호 처리되어 하나의 신호로 입력된다. 이와 같이 전처리 되어진 신호는 둘로 분기되며, 그 중 하나는 PCB 검출기(107)로 입력되며, 다른 하나의 출력은 제1혼합기(109)로 입력된다. 상기 제1혼합기(109)는 상기 입력된 전처리 신호와 스위치(111)의 출력 신호를 혼합하여 후술될 FIR(Finite Impulse Response) 필터(300)로 출력한다. 상기 스위치(111)는 0 또는 1 또는 후술되는 경판정 처리기(400)의 출력 값 중 DD 하나의 신호를 출력한다. 그러면 후술될 FIR 필터(300)에서 다중 심볼의 평균값을 취하여 이를 출력한다. 여기서 스위치에 의해 사용되는 "0"과 "1"과 "DD"는 하기와 같이 결정된다. "0"의 값이 사용되는 경우는 경판정 처리기의 정확도가 떨어질 경우 PCB 구간을 제거하는 등의신호를 제어할 때 사용된다. 그리고 "1"의 값을 사용하는 경우는 입력 신호를 원형 그대로 수신하면서 샘플링 하고자 하는 경우에 사용된다. 마지막으로 "DD"의 경우는 경판정 처리기를 통해 결정된 계수 값으로 +1 또는 -1의 값이 나오게 된다. 상기 FIR 필터(300)는 본 발명에 따른 예측기(200)를 구비한다. 상기 예측기(200)에 대하여는 후술되는 도 2를 참조하여 상세히 설명한다.

상기한 구성에 따른 채널 추정기는 예측기(200)의 출력과 현재 수신된 3.2[KHz] 파일럿 심볼(Pilot Symbol)과, 현재 수신된 파일롯 심볼 이전 2개의 3.2[KHz] 파일럿 심볼(Pilot Symbol) 각각 가중치를 부여하여 가산을 수행하는 것을 기본으로 한다.

도 2는 본 발명에 따른 채널 추정기에 사용되는 도 1의 예측기(200)의 바람직한 상세 구성도이다. 이하 도 2를 참조하여 예측기의 구성 및 동작에 대하여 상세히 설명한다.

상기 예측기(200)는 LLR(Log Likelihood Ratio) 필터로 구성되어 있으며, 전력 제어 비트를 coherent하게 수신하기 위한 역할을 수행한다. 또한 상기 예측기(200)는 채널 추정기에 대한 역할도 수행한다. 즉, 본 발명에 따라 도 1에 도시된 채널 추정기는 상기 예측기(200)의 출력과 현재 수신된 3.2[KHz] 파일럿 심볼(pilot symbol), 이전 2개의 3.2[KHz] 파일럿 심볼(pilot symbol) 각각에 가중치를 부여한 출력 값과 합(weighted sum)을 수행하여 출력한다.

그러면 도 2에 도시된 상기 예측기(200)에 대하여 상세히 살펴본다. 상기 예측기(200)로 입력되는 신호는 제1혼합기(109)의 출력 신호이다. 상기 제1혼합기(109)로부터 입력된 신호는 제1가산기(201)에 의해 후술되는 상기 예측기(200)의 출력 신호와 가산되어 출력된다. 이때 상기 제1혼합기(109)의 출력신호는 양(+)의 값을 가지며, 후술되는 신호는 음(-)의 값을 가진다. 즉, 두 신호의 차가 계산된다. 이와 같이 계산된 신호는 서로 다른 증폭도 K₁, K₂를 가지는 증폭기에 의해 이분화되어 증폭된 후 출력된다.

제1증폭기(203)는 K₁의 증폭도를 가지며, 제2증폭기(205)는 K₂의 증폭도를 가진다. 따라서 상기 제1 및 제2증폭기(203, 205)는 상기 차 신호의 값을 각각의 증폭도로 증폭하여 출력한다. 이때 상기 제1증폭기(203)에서 증폭된 신호는 제2가산기(207)로 입력된다. 상기 제2가산기(207)는 상기 제1증폭기(203)의 출력 신호와 상기 제2가산기(207)에서 출력된 신호를 제1지연기(209)에 의해 단위시간 지연된 신호와 함께 가산하여 출력한다. 여기서 상기 제1지연기(209)에서 출력된 신호는 제1신호가 된다. 이와 같이 상기 제2가산기(207)에서 출력된 신호는 제2증폭기(205)의 출력 신호와 함께 제3가산기(211)에 의해 가산되어 출력된다. 상기 제3가산기(211)의 출력 신호는 제2지연기(213)로 입력되어 단위시간 지연되어 출력된다. 상기 제2지연기(213)의 출력 신호는 제4가산기(215)로 입력된다. 따라서 상기 제4가산기(215)는 상기 제2지연기(213)의 출력과 상기 제4가산기(215)의 출력을 제3지연기(217)에 의해 단위시간 지연한 신호를 함께 가산하여 출력한다. 상기 제3지연기(217)에 의해 지연된 신호는 제2신호가 된다. 이와 같이 제4가산기(215)에서 가산된 신호는 2로 분기되며 상기 분기된 신호 중 하나는 상기 제1가산기(201)의 입력 신호 중 하나가 된다.

상기한 바와 같은 구성을 가지는 예측기를 수학식으로 도시하면 하기 <수학식 1> 및 <수학식 2>와 같이 도시할 수 있다.

하기 <수학식 1>은 파일럿 비트 구간((k%4) = 0, 1, 2, for 3.2[KHz] pilot sumbol)에서 동작할 경우 식으로 표현된 것이며, 하기 <수학식 2>는 파일럿 비트를 제외한 전력 제어 피트(PCB)구간((K%4) = 3, for 3.2[KHz] pilot sumbol)에서 동작할 경우를 식으로 표현한 것이다.

상기 <수학식 1>은 f[k]는 k비트구간(duration)에서 예측기 입력 샘플 신호이며,

는 도 2의 참조부호 219 지점에서의 예측기(200)의 출력 신호를 의미한다. 즉, 상기 제2신호를 생성하기 위한 입력 값이 된다. 그리고 f_s[k]는 상기 도 2의 참조부호 218 지점의 중간점 신호를 의미한다. 즉, 상기 제1신호를 생성하기 위한 입력 값이 된다.

상기 <수학식2>는 <수학식1>에서 입력단의 신호(f(k))에 D_PCB를 곱하여 입력단의 PCB심볼을 보상하고 Pilot 신호 원래 형태로 복원하게 된다. 상기 <수학식 2>에서 D_PCB는 파일롯 비트를 제외한 나머지 제어 비트의 경판정된 값이다. 상기 경판정 값은 후술되는 도 4에 의해 상세히 설명될 것이다.

상기 예측기(200)는 전력 제어 비트를 지연 없이 동기 수신하기 위한 역할을 수행한다. 또한 상기 채널 추정기에 사용된 예측기는 LLR 필터로 구성이 하였다. 이와 같이 LLR필터로 구성된 상기 예측기(200)는 채널 추정기에 수신된 심볼의 수신율(KHz)에 따라 다르게 구성할 수 있다.

도 4는 본 발명의 바람직한 실시 예에 따른 채널 추정기에 채용된 경판정 처리기의 상세 회로도이다. 이하 도 4를 참조하여 본 발명에 따른 경판정 처리기(400)의 구성 및 동작에 대하여 상세히 설명한다.

상기 도 2에서 설명한 바와 같은 예측기(200)의 출력 신호는 켤레기(401)로 입력된다. 상기 켤레기(401)는 서로 켤레가 되는 복소수를 만드는 기능을 수행하는 블록이다. 이를 예를 들어 설명하면 a+bi의 복소 데이터가 입력되면, 이에 공액 복소수인 a-bi의 데이터를 생성하여 출력한다. 이와 같이 계산된 상기 켤레기(401)의 출력은 혼합기(403)로 입력된다. 또한 혼합기(403)는 상기 도 1의 PCB 검출기(107)로부터 출력되는 전력 제어 비트(PCB)의 신호와 상기 켤레기(401)의 출력 신호를 수신하여 이를 혼합한다. 상기 혼합기(403)는 혼합된 신호를 실수 추출기(405)로 출력한다. 상기 실수 추출기(405)는 혼합기의 신호 중 실수 부분을 추출하여 최대 율 합성기(MRC : Maximum Ratio Combining - 이하 "MRC"라 함)(407)로 출력한다. 상기 MRC(407)는 입력되는 각 신호들의 비중을 비교하여 가중치를 두어 신호를 결합하여 최대이득을 얻는다.

이와 같이 얻어진 값을 상기 MRC(407)는 경판정 결정기(409)로 입력한다. 상기 경판정 결정기(409)는 상기 MRC(407)로부터 출력된 신호의 경판정 결정 값을 계산하여 출력한다. 따라서 상기 도 2에서 설명되지 않은 D_PCB는 파일럿 비트를 제외한 나머지 제어 비트의 경판정된 값으로 하기 <수학식 3>과 같이 도시할 수 있다.

상기 <수학식 3>에서 L은 L개(l=0, 1, …, L-1)의 최대이득결합(MRC)되는 다중 경로의 수를 의미한다. RE(·)는 ·값이 갖는 실수 값을 의미한다. 따라서 V_PCB는 다중경로로부터 입력된 신호들의 크기의 합을 의미한다.

따라서 상기 도 4의 경판정 처리기(400)의 출력은 전술한 도 1의 제1혼합기(109)로 입력되는 스위치(111)의 한 단으로 입력된다. 또한 상기 도 1의 제1혼합기(109)에서 출력되는 신호는 도 3의 필터로 입력된다.

도 3은 본 발명에 따른 채널 추정기에 적용된 다중 심볼 평균 FIR 필터의 상세 회로도이다. 이하 도 3을 참조하여 본 발명에 따른 다중 심볼 평균 FIR 필터의 구성 및 동작에 대하여 상세히 설명한다.

먼저 상기 도 3의 필터로 입력되는 신호는 하기 <수학식 4>와 같이 도시할 수 있다.

상기 <수학식 4>에서 f_l[k]는 다중경로 중 l 경로에 해당하는 입력 값이고,

는 상기 l 경로로 입력된 값이 보상된 값이다. 상기 <수학식 4>와 같은 입력 신호는 제1지연기(301)와 제1증폭기(305)로 입력된다. 상기 제1증폭기(305)는 입력된 값을 증폭하여 가산기(310)로 출력한다. 또한 상기 제1지연기(301)에서 지연된 신호는 제2증폭기(307)와 제2지연기(303)로 입력된다. 상기 제2증폭기(307)는 상기 제1지연기(301)에서 지연된 신호를 증폭하여 상기 가산기(310)로 입력한다. 그리고 상기 제2지연기(303)에서 지연된 신호는 제3증폭기(309)에서 증폭되어 상기 가산기(310)로 입력된다. 상기 제1지연기(301)와 상기 제2지연기(303)와 상기 제2증폭기(307)와 상기 제3증폭기(309)를 총칭하여 제1지연-증폭부라 칭한다.

한편 상기 <수학식 4>와 같이 출력된 신호는 예측기(200)로 입력되어 상기 도 2의 설명에서와 같이 출력된다. 이와 같이 출력된 신호는 제3지연기(311)와 제4지연기(313)에서 각각 단위시간만큼씩 지연되어 제4증폭기(315)로 출력된다. 상기 제4증폭기(315)는 입력된 신호를 소정의 증폭도로 증폭하여 상기 가산기(310)로 출력한다. 따라서 상기 가산기(310)는 입력된 신호를 모두 가산하여 출력한다. 또한 상기 제3지연기(311)와 제4지연기(313)와 제4증폭기(315)를 총칭하여 제2지연-증폭부라 칭한다.

상술한 상기 제1 내지 제4증폭기들(305, 307, 309, 315)은 서로 다른 증폭도를 가진다. 상기 각 증폭기들(305, 307, 309, 315)이 가지는 증폭도는 각 신호에 대한 가중치가 된다. 이와 같이 서로 다른 가중치를 가짐으로써 지연된 신호와 예측된 신호 및 현재의 신호가 소정 비율씩 적용된다.

이와 같이 적용되어 출력되는 신호를 수학식으로 도시하면 하기 <수학식 5>와 같이 도시할 수 있다.

상기 <수학식 5>에서 K₃와 결합된

값은 예측기(200)의 출력 신호가 된다. 이를 통해 출력신호는 도 4의 판별기(400)를 통과한 다음에 보상이 이루어진다. 또한 상기 <수학식 5>에서 c_l[k-2]는 l 경로를 통해 입력된 k-2 기간에서의 채널 추정 값을 의미한다.

상술한 바에 따르면 상기 예측기(200)와 FIR 필터(300)의 결합 출력은 정보 비트 및 전력 제어 비트를 제외한 나머지 제어 비트를 보상하는데 사용된다.

또한 상기 채널 추정기는 FIR 필터로 구성하였다. 상기 FIR 필터의 구성은 FIR 필터로 수신된 심볼의 수신율(KHz)에 따라 다르게 구성할 수 있다. 이를 예를 들어 설명하면, 15[kHz]로 수신된 Pilot symbol의 경우 4개의 지연기와 5개의 증폭 기로 구성할 수 있다.

이상에서의 설명은 타임 도메인(time domain)에서 채널 추정기와 예측기의 출력을 분석하였다. 그러면 Z 도메인에서의 주파수 응답(frequency response)과 임펄스 응답(impuls response)을 살펴본다. 예측기와 채널 추정기의 전달 함수 중 채널 예측기의 전달함수 H_P(z)는 하기 <수학식 6>과 같이 도시할 수 있다.

또한 상기 채널 추정기의 전달함수 H_E(z)는 하기 <수학식 7>과 같이 정의할 수 있다.

H_p의 경우 Z변환 과정을 수학식으로 도시하면 하기 <수학식 8> 내지 <수학식 10>과 같이 도시할 수 있다.

그리고 H_E의 경우 Z변환 과정을 수학식으로 도시하면 하기 <수학식 11> 및 <수학식 12>와 같이 도시할 수 있다.

도 5는 본 발명의 바람직한 실시 예에 따른 채널 추정기의 제어 흐름도이다. 이하 도 5를 참조하여 본 발명에 따른 채널 추정기의 동작에 대하여 상세히 설명한다.

먼저 트래픽 채널의 신호를 지연시켜 수신하여 채널의 예측 값을 결정하고, 수신된 채널이 보상된 신호를 획득하게 된다. 이를 통해 전력 제어 비트가 수신되는 구간을 검출할 수 있게 된다. 따라서 본 발명에 따른 채널 추정기는 501단계에서 전력 제어 비트(PCB)가 수신되는가를 검사한다. 즉, 예측된 구간에서 전력 제어 비트를 검출한다. 상기 검사 결과 전력 제어 비트가 수신되지 않을 시, 수신신호를 507단계에서 채널 추정기로 동작하게 한다. 반면, 상기 검사결과 전력 제어 비트가 수신되면 503단계로 진행하여 V_PCB를 계산한다. 상기 V_PCB는 상술한 경판정 처리기(400)에 의해 상기 <수학식 3>과 같이 계산된다. 그리고 505단계로 D_PCB 값을 계산한다. 여기에서도 D_PCB 값은 상술한 도 4에서의 <수학식 4>에 의해 계산되어진다. 이와 같이 V_PCB 값과 D_PCB 값을 계산한 후 상기 채널 추정기는 FIR 필터에 의해 507단계에서 채널 추정기로 동작한다. 즉, 507단계에서 다중 심볼 평균 FIR필터는 다중 심볼을 수신하여 서로 합한 신호를 출력한다.

결정 지시 모드(decision Directed Mode)에서 전력 제어 비트를 디코딩(Decoding)하여 부호를 보상하고, 보상한 결과를 채널 추정기의 입력으로 한다. 또한 채널 추정기 구현 시 입력과 출력, 그리고 내부 연산을 고정 점(fixed point)으로 구현해야 한다.

그리고 상기 채널 추정기는 상기 채널 추정된 값을 도출한다. 또한 509단계에서 상기 채널 추정된 값은 예측기(200)로 입력되며, 상기 추정값을 이용하여 예측 동작을 수행한다. 이에 따라 예측기(200)이 구동되며, 예측 값을 계산하고 처음 시작 위치로 가서 다음 입력심볼들에 이용되게 된다.

도 6은 기존 채널 추정기에 적용된 WMSA(Weighted Multi-Slot Averaging) 필터의 구성을 도시한 도면이다.

이하 도 6을 참조하여 본 발명에 따라 파일롯 신호와 상기 파일롯 신호의 상기 비트열 중 미리 결정된 주기의 비트들에서 전력제어비트들을 가지는 전력제어 신호를 수신하는 이동통신 시스템에 있어서 WMSA 필터가 적용되어 동작하는 과정을 상세히 설명한다. 상기 도 6상에서 보여주는 WMSA필터는 5개의 파일롯 심볼들과 전력제어 신호를 읽고 합산기(611)에서 모든 값을 합산하고 평균을 내어 추정한다. 이 과정에서 WMSA는 필요한 구간이 존재하게 된다. 이와 같은 구간은 크면 클수록 성능향상에는 큰 효과가 있다. 그러나 그 만큼의 구간을 읽고 추정하는데 시간적 지연이 필연적으로 생기게 되므로 적정한 값을 선택하는 것이 바람직하다.

상술한 바에서 알 수 있는 바와 같이 CDMA2000과 WCDMA시스템에서 입력 심볼들을 전혀 다른 신호로 변형하거나 하는 등의 과정이 없고 단지 값을 읽고 시간을 예측하면서 채널을 추정한다. 따라서 단순한 알고리즘의 변환을 통해 구조적 변경 없이 적용이 가능하다.

상술한 바와 같이 본 발명에 따른 채널 추정기는 CDMA-2000 역방향 링크 수신기뿐만 아니라 WCDMA시스템에서도 구조적 변경 없이 적용이 가능하다. 또한 본 발명은 고속 페이딩에서 매우 우수한 채널 추정 성능을 가진다.

Claims

미리 결정된 비트값을 가지는 비트열들의 파일롯 신호를 수신하는 채널 추정 장치에 있어서,

상기 파일롯 신호의 현재수신비트와, 상기 현재수신비트보다 한 비트 이전에 수신된 비트를 이용하여 이후 수신될 비트를 예측하는 예측비트신호를 출력하는 예측기와,

상기 예측비트신호와, 상기 현재수신비트에 소정의 가중값을 곱한 가중된 현재수신비트와, 상기 현재수신비트 이전에 수신된 적어도 하나 이상의 이전수신비트들에 각각 서로 다른 가중치를 곱한 가중된 이전수신비트들을 합하여 출력하는 가산기를 포함하는 채널 추정 장치.
제1항에 있어서,

상기 예측비트신호가 상기 이전수신비트들과 시간지연이 일치하도록 하기 위한 지연기를 더 포함하는 채널 추정 장치.
제2항에 있어서, 상기 예측기는,

상기 현재수신비트 신호와 상기 예측기의 출력과의 차이값을 구하는 가산기와,

상기 차이값을 구하는 가산기의 출력 신호를 각각 서로 다른 가중치를 두어 증폭하는 둘 이상의 증폭기들과,

상기 증폭기들 중 제1증폭기의 출력값을 제1신호와 가산하여 이를 출력하고, 상기 출력을 지연하여 상기 제1신호를 생성하는 제1지연-가산부와,

상기 제1지연-가산부의 출력 값과 상기 다른 증폭기들의 출력 값을 가산하여 출력하는 제1가산기를 포함함을 특징으로 하는 채널 추정 장치.
제3항에 있어서, 상기 예측기는,

상기 제1가산기의 출력을 소정 시간 지연하여 출력하는 지연기와,

상기 제1 가산기의 출력을 소정 시간 지연하여 출력하는 지연기의 출력 값을 제2신호와 가산하여 이를 출력하고, 상기 제2 신호와 가산된 출력을 지연하여 상기 제2신호를 다시 생성하는 제2지연-가산부를 더 포함함을 특징으로 하는 채널 추정 장치.
미리 결정된 비트값을 가지는 비트열들의 파일롯 신호와, 상기 파일롯 신호의 비트열들 중에서 미리 결정된 주기의 비트들이 전력제어비트인 전력제어신호를 수신하는 채널 추정 장치에 있어서,

상기 비트열들을 수신하여 상기 전력제어비트의 위치를 추출하는 전력제어비트 검출기와,

상기 비트열들을 수신시에 상기 전력제어비트를 제거하기 위한 신호를 출력하고, 상기 파일럿 신호는 그대로 출력하도록 하며, 경판정 처리기가 안정화될 시 상기 전력제어비트 위치에 경판정 처리기의 출력 값을 출력하도록 스위칭하는 스위치와,

상기 스위치의 출력 신호와 상기 비트열들을 혼합하여 출력하는 혼합기와,

상기 혼합기의 출력을 이용하여 이후 수신될 비트 신호를 예측하는 예측비트신호를 출력하는 예측기와

상기 예측비트신호와 상기 전력제어비트 신호를 수신하여 최대율을 결정한 값을 이용하여 경판정 값을 상기 스위치로 출력하는 경판정 처리기와,

상기 파일롯 신호의 현재수신비트에 소정의 가중값을 곱한 가중된 현재수신비트와, 상기 현재수신비트 이전에 수신된 적어도 하나 이상의 이전수신비트들에 각각 소정의 가중치를 곱한 가중된 이전수신비트들을 합하여 출력하는 가산기를 포함함을 특징으로 하는 채널 추정 장치.
제5항에 있어서, 상기 경판정 처리기가,

상기 예측비트신호의 공액 값을 출력하는 켤레기와,

상기 전력제어비트 검출기의 출력 값과 상기 켤레기의 출력을 혼합하여 출력하는 혼합기와,

상기 켤레기의 출력을 혼합하여 출력하는 혼합기의 출력 중 실수 값을 추출하여 출력하는 실수 추출기와,

상기 실수 추출기의 출력 값들 중 최대율 값을 결정하여 출력하는 최대율 결정기와,

상기 최대 율 결정기의 출력 값을 경판정하여 경판정된 계수 값을 출력하는 경판정 결정기를 포함함을 특징으로 하는 채널 추정 장치.
미리 결정된 비트값을 가지는 비트열들의 파일롯 신호와, 상기 파일롯 신호의 비트열들 중에서 미리 결정된 주기의 비트들이 전력제어비트인 전력제어신호를 수신하는 채널 추정 장치에 있어서,

상기 파일롯 신호에서 전력제어신호의 위치를 추출하는 전력제어비트 검출기와,

상기 파일롯 신호와, 스위치의 출력 신호를 혼합하여 출력하는 혼합기와,

상기 혼합기의 출력과, 상기 파일롯 신호 이전의 둘 이상의 파일롯 신호를 합하여 출력하는 제1 필터와,

상기 전력제어비트 검출기의 출력으로부터 파일롯 신호의 경판정 값을 출력하는 경판정 처리기와,

상기 경판정 처리기의 출력값, 또는 상기 비트열을 무시하도록 하는 신호, 또는 상기 비트열을 그대로 출력하도록 하는 신호 중 어느 하나를 선택적으로 출력하는 상기 스위치를 포함하는 채널 추정 장치.
제7항에 있어서, 상기 제1필터는,

FIR(Finite Impulse Response) 필터임을 특징으로 하는 채널 추정 장치.
제7항에 있어서, 상기 제1필터는,

LLR(Log Likelihood ratio) 필터로 구성한 예측기를 더 구비함을 특징으로 하는 채널 추정 장치.
제9항에 있어서, 상기 제1필터는,

상기 혼합기로부터 출력되는 신호를 1차 지연하는 제1지연기와,

상기 제1지연기의 출력 신호를 2차 지연하는 제2지연기와,

상기 혼합기로부터 출력되는 신호를 소정 비율로 증폭하는 제1증폭기와,

상기 제1지연기의 출력을 소정 비율로 증폭하는 제2증폭기와,

상기 제2지연기의 출력을 소정 비율로 증폭하는 제3증폭기와,

상기 혼합기로부터 출력되는 신호들을 이용하여 이후 수신될 비트를 예측하는 예측비트신호를 출력하는 예측기와,

상기 예측비트신호를 상기 제2지연기의 출력만큼 지연하는 제3지연기와,

상기 제3지연기의 출력을 소정 비율로 증폭하는 제4증폭기와,

상기 제1 내지 제4 증폭기들의 출력을 가산하는 가산기로 구성됨을 특징으로 하는 채널 추정 장치.
제9항에 있어서, 상기 예측기는,

상기 혼합기로부터 출력되는 신호와 상기 예측기의 출력 신호의 차를 계산하는 제1가산기와,

상기 제1가산기의 출력 값을 서로 다른 증폭도로 출력하는 제1 및 제2증폭기와,

상기 제1증폭기의 출력과 제1신호를 가산하는 제2가산기와,

상기 제2가산기의 출력을 지연하여 상기 제1신호를 출력하는 제1지연기와,

상기 제2가산기의 출력과 상기 제2증폭기의 출력을 가산하여 출력하는 제3가산기와,

상기 제3가산기의 출력을 소정시간 지연하여 출력하는 제2지연기와,

상기 제2지연기의 출력과 제2신호를 가산하는 제4가산기와,

상기 제4가산기의 출력을 소정시간 지연하여 상기 제2신호를 출력하는 제3지연기로 구성됨을 특징으로 하는 채널 추정 장치.
제9항에 있어서, 상기 경판정 처리기는,

상기 제1필터에서 예측된 값을 수신하여 켤래 복소수 값을 출력하는 켤레기와,

상기 켤레기의 출력과 전력 제어 비트를 혼합하는 혼합기와,

상기 전력 제어 비트를 혼합하는 혼합기의 출력 중 실수 값만을 추출하는 실수 추출기와,

상기 실수 추출기의 출력 신호에서 각 신호마다 비중을 비교하고 가중치를 두어 신호를 결합한 후 최대이득을 출력하는 최대율 합성기와,

상기 최대율 합성기의 출력으로부터 경판정 결정값을 계산하여 출력하는 경판정 결정기로 구성됨을 특징으로 하는 채널 추정 장치.
미리 결정된 비트값을 가지는 비트열들의 파일롯 신호와, 상기 파일롯 신호의 비트열들 중에서 미리 결정된 주기의 비트들이 전력제어비트인 전력제어신호를 수신하는 채널 추정 방법에 있어서,

상기 전력 제어 비트를 검출하여 다중경로로부터 입력된 신호들의 크기의 합을 계산하는 제1과정과,

상기 파일롯 신호의 비트를 제외한 나머지 제어 비트의 경판정 값을 계산하는 제2과정과,

상기 제2과정에서 계산된 값들을 이용하여 채널을 추정하는 제3과정으로 이루어짐을 특징으로 하는 채널 추정 방법.
제13항에 있어서,

상기 채널 추정된 값을 이용하여 채널의 상태를 예측하는 제4과정을 더 구비함을 특징으로 하는 채널 추정 방법.
제13항에 있어서,

상기 제1과정과 상기 제2과정은 하기 <수학식 13>과 같이 계산됨을 특징으로 하는 채널 추정 방법.

,상기 V_PCB 는 다중경로로부터 입력된 신호들의 크기의 합

,상기 L은 L개(l=0, 1, …, L-1)의 최대이득결합(MRC)되는 다중 경로의 수

,상기 D_PCB는 파일럿 신호의 비트를 제외한 나머지 제어 비트의 경판정 값.
미리 결정된 비트값을 가지는 비트열들의 파일롯 신호와, 상기 파일롯 신호의 비트열들 중에서 미리 결정된 주기의 비트들이 전력제어비트인 전력제어신호를 수신하는 채널 추정 방법에 있어서,

상기 파일롯 신호의 현재수신비트와, 상기 현재수신비트 보다 한 비트 이전에 수신된 비트를 이용하여 이후 수신될 비트 신호를 예측하는 예측비트신호를 출력하는 과정과,

상기 예측비트신호와, 상기 현재수신비트에 소정의 가중값을 곱한 가중된 현재수신비트와, 상기 현재수신비트 이전에 수신된 적어도 하나 이상의 이전수신비트들에 각각 가중치를 곱한 가중된 이전수신비트들을 합하여 출력하는 과정을 포함하는 채널 추정 방법.
제16항에 있어서,

상기 예측비트신호가 상기 이전수신비트와 시간지연이 일치하도록 하기 위한 지연 과정을 더 포함하는 채널 추정 방법.
제16항에 있어서, 상기 예측비트신호를 출력하는 과정은,

상기 현재수신비트와 상기 예측비트신호의 차이값을 구하는 과정과,

서로 다른 가중치를 갖는 둘 이상의 증폭기가 상기 구해진 차이값을 각각 증폭하여 출력하는 과정과,

상기 각각 증폭된 출력 중 제1 증폭기의 출력과 제1신호를 가산하여 출력하고, 상기 출력을 지연하여 상기 제1신호를 생성하는 과정과,

상기 제1 증폭기의 출력과 제1신호를 가산한 출력을 상기 제1 증폭기를 제외한 다른 증폭기들의 출력 값에 가산하여 출력하는 과정을 포함하는 채널 추정 방법.
제16항에 있어서,

상기 파일롯 신호와 상기 전력제어비트들의 전력제어 신호로부터 상기 전력제어비트를 추출하여 출력하는 과정과,

상기 예측비트신호의 공액값과 상기 전력제어비트를 혼합하여 최대율을 결정하고, 상기 최대율의 경판정 값의 계수 비트를 출력하는 과정과,

소정의 조건에 따라 상기 경판정 값의 계수 비트, 상기 전력제어비트의 제거비트, 원 입력신호 사용비트 중 어느 하나를 선택하여 출력하는 과정,

상기 선택된 출력과 상기 전력 제어 신호를 혼합하여 예측 비트 신호를 생성하는 예측기로 입력하는 과정을 포함하는 채널 추정 방법.
제19항에 있어서, 상기 경판정 값의 계수 비트를 출력하는 과정은,

상기 예측비트신호의 공액값을 계산하여 출력하는 단계와,

상기 전력제어비트와 상기 공액값을 혼합하여 출력하는 단계와,

상기 혼합된 출력 중 실수값을 추출하는 단계와,

상기 추출된 실수값들 중 최대율 값을 결정하는 단계와,

상기 결정된 최대율 값의 경판정 계수 값을 출력하는 단계를 포함하는 채널 추정 방법.