KR100843877B1 - Semiconductor device and method for forming the same - Google Patents

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Abstract

A semiconductor device and a manufacturing method thereof are provided to enhance productivity by improving disconnection between a storage electrode contact plug and an upper part of a bit line contact plug. An interlayer dielectric(180) is formed on a semiconductor substrate(100) including a gate(160) and a landing plug(170). A hard mask pattern is formed on the interlayer dielectric in order to expose a bit line contact region. A recess region is formed by etching the interlayer dielectric. A nitride layer spacer(210a) is formed on the hard mask pattern and a sidewall of the recess region. A bit line contact hole(220) of a bulb type is formed by etching the interlayer dielectric in an anisotropic etch manner. A barrier layer(230) is formed on an entire surface including the bit line contact hole. A bit line is formed on the barrier layer in order to be connected to the landing plug by burying the bit line contact hole. A storage electrode contact plug(260) is not connected to the bit line and is connected to the landing plug.

Description

반도체 소자 및 반도체 소자의 형성 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME}Semiconductor device and method of forming semiconductor device {SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME}

도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 단면도들.1A to 1C are cross-sectional views illustrating a method of forming a semiconductor device according to the prior art.

도 2a 내지 도 2f는 본 발명에 따른 반도체 소자 및 그의 형성 방법을 도시한 단면도들.2A to 2F are cross-sectional views showing a semiconductor device and a method of forming the same according to the present invention.

본 발명은 반도체 소자 및 그의 형성 방법에 관한 것으로, 종래 기술에 따른 비트라인 콘택홀 형성 공정에서 상부 모양이 불필요하게 확장되어 저장전극 콘택 플러그와 비트라인 콘택 플러그가 단락되는 문제를 해결하기 위하여, 비트라인 콘택호를 형성하기 위한 영역을 랜딩 플러그의 선폭보다 작게 형성한 후 비트라인 콘택호의 하부 모양을 벌브 모양으로 확장시킴으로써, 비트라인 콘택 플러그의 전기적 성질을 향상시킬 수 있고, 저장전극 콘택플러그와 비트라인 콘택 플러그의 단락을 방지할 수 있는 발명에 관한 것이다.The present invention relates to a semiconductor device and a method of forming the same, in order to solve the problem that the upper electrode is unnecessarily expanded in the bit line contact hole forming process according to the prior art and the storage electrode contact plug and the bit line contact plug are short-circuited. By forming the area for forming the line contact arc smaller than the line width of the landing plug, and extending the lower shape of the bit line contact arc into the bulb shape, the electrical properties of the bit line contact plug can be improved, and the storage electrode contact plug and the bit The present invention relates to an invention capable of preventing a short circuit of the line contact plug.

최근 반도체 소자의 디자인 규정이 감소하고 있으나, 콘택홀 형성 시 콘택홀이 완전히 개시되지 않는 낫 오픈(Not Open) 현상과 콘택 플러그의 저항이 증가되는 문제로 인해 콘택홀의 크기는 디자인 룰 보다 다소 크게 진행되고 있다. In recent years, the design rules of semiconductor devices have been decreasing, but the size of contact holes is somewhat larger than the design rules due to the not-open phenomenon in which contact holes are not completely started when the contact holes are formed and the resistance of the contact plugs is increased. It is becoming.

이로 인해 콘택 플러그와 인접한 다른 콘택 플러그 간의 공간 확보가 어려워지고 있다. 특히, 비트라인 콘택 플러그와 저장 전극 콘택 플러그는 게이트 사이의 영역에 형성되는 랜딩플러그에 접속되는 것이므로 게이트의 피치와 동일한 간격을 갖고 서로 인접하여 있다. 따라서 이들 사이의 단락 문제가 심화되고 있다.This makes it difficult to secure space between the contact plug and other adjacent contact plugs. In particular, since the bit line contact plug and the storage electrode contact plug are connected to the landing plug formed in the region between the gates, the bit line contact plugs and the storage electrode contact plugs are adjacent to each other with the same interval as the pitch of the gates. Therefore, the short circuit problem between them is intensifying.

도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 단면도들이다.1A to 1C are cross-sectional views illustrating a method of forming a semiconductor device according to the prior art.

도 1a를 참조하면, 반도체 기판(10) 상에 활성영역(20)을 정의하는 소자분리막(30)을 형성하고, 그 상부에 게이트(60)를 형성한다. Referring to FIG. 1A, an isolation layer 30 defining an active region 20 is formed on a semiconductor substrate 10, and a gate 60 is formed thereon.

다음에는, 게이트 사이의 활성영역(20)과 각각 접속되는 랜딩 플러그(65)를 형성한다.Next, a landing plug 65 connected to the active region 20 between the gates is formed.

그 다음에는, 전면에 층간절연막(70)을 형성하고 비트라인 콘택홀(75)을 형성한다. 이때, 비트라인 콘택홀(75)에 의해서 노출되는 랜딩플러그(65)의 면적을 확장시키기 위하여 비트라인 콘택홀(75)의 크기를 예정된 비트라인 콘택홀(75)의 크기보다 더 크게 정의하거나 식각 공정을 오버 에치(Over Etch)로 진행한다.Next, an interlayer insulating film 70 is formed on the entire surface, and a bit line contact hole 75 is formed. In this case, in order to expand the area of the landing plug 65 exposed by the bit line contact hole 75, the size of the bit line contact hole 75 is defined to be larger than that of the predetermined bit line contact hole 75 or is etched. The process proceeds to Over Etch.

도 1b를 참조하면, 반도체 기판(10)의 전체 표면에 배리어막(80)을 형성한 후 전면에 비트라인 금속층(85)을 형성하여 비트라인 콘택 플러그와 비트라인을 동시에 형성한다. 이때, 비트라인 금속층 상부에 비트라인 하드마스크층(90)을 더 형성하고 비트라인 식각 공정을 진행한다.Referring to FIG. 1B, after forming the barrier layer 80 on the entire surface of the semiconductor substrate 10, the bit line metal layer 85 is formed on the entire surface to simultaneously form the bit line contact plug and the bit line. In this case, the bit line hard mask layer 90 is further formed on the bit line metal layer, and the bit line etching process is performed.

도 1c를 참조하면, 비트라인 콘택 플러그와 접속되지 않는 랜딩플러그(65)와 접속되는 저장 전극 콘택 플러그(95)를 형성한다. 이때, 비트라인 콘택 플러그 형성 공정과 마찬가지로 낫 오픈(Not Open) 현상과 콘택 플러그의 저항을 감소시키기 위하여 저장 전극 콘택 플러그(95)의 크기를 최대한 확장시키는데 이 과정에서 비트라인 콘택 플러그와 단락되는 문제가 발생한다.Referring to FIG. 1C, a storage electrode contact plug 95 is formed to be connected to a landing plug 65 that is not connected to a bit line contact plug. In this case, as in the bit line contact plug forming process, the size of the storage electrode contact plug 95 is expanded as much as possible in order to reduce the not-open phenomenon and the resistance of the contact plug. Occurs.

상술한 바와 같이, 종래 기술에 따른 비트라인 콘택 플러그와 저장 전극 콘택 플러그는 반도체 소자가 고집적화 되면서 서로 단락될 위험성이 높아지고 있다. 따라서 반도체 소자를 형성하는 공정 마진이 감소되고 불량이 발생하여 수율 감소및 신뢰성이 저하되는 문제가 있다.As described above, the bit line contact plug and the storage electrode contact plug according to the related art have a high risk of shorting each other as semiconductor devices are highly integrated. Therefore, there is a problem that a process margin for forming a semiconductor device is reduced and defects occur, thereby decreasing yield and reliability.

상기 문제점을 해결하기 위하여, 비트라인 콘택홀을 형성하기 위한 영역을 랜딩플러그의 선폭보다 작게 형성한 후 비트라인 콘택홀의 하부 모양을 벌브 모양으로 확장시킴으로써, 비트라인 콘택 플러그의 전기적 성질을 향상시킬 수 있고, 후속 공정에서 저장전극 콘택 플러그와 비트라인 콘택 플러그의 상부가 단락되는 문제를 해결할 수 있는 반도체 소자 및 그의 형성 방법을 제공하는 것을 그 목적으로 한다.In order to solve the above problems, the area for forming the bit line contact hole is formed smaller than the line width of the landing plug, and then the lower shape of the bit line contact hole is extended to the bulb shape, thereby improving the electrical properties of the bit line contact plug. Another object of the present invention is to provide a semiconductor device and a method of forming the same, which can solve the problem of shorting an upper portion of the storage electrode contact plug and the bit line contact plug in a subsequent process.

이상의 목적을 실현하기 위한 것으로, 본 발명에 따른 반도체 소자는In order to achieve the above object, the semiconductor device according to the present invention

게이트 및 랜딩플러그가 구비된 반도체 기판과,A semiconductor substrate having a gate and a landing plug,

상기 반도체 기판 상부에 구비되며, 상기 랜딩플러그의 소정 부분과 접속되 는 벌브형의 비트라인 콘택홀을 포함하는 층간절연막과, An interlayer insulating layer provided on the semiconductor substrate and including a bulb-type bit line contact hole connected to a predetermined portion of the landing plug;

상기 비트라인 콘택홀을 매립하며 상기 층간절연막 상부에 구비되는 비트라인 및A bit line buried in the bit line contact hole and provided on the interlayer insulating layer;

상기 비트라인과 비접속되며 랜딩플러그에 접속되는 저장전극 콘택 플러그를 포함하는 것을 특징으로 한다.And a storage electrode contact plug which is not connected to the bit line and is connected to the landing plug.

여기서, 상기 벌브형의 비트라인 콘택홀 상부 지름은 상기 랜딩플러그의 선폭보다 60 ~ 70% 더 작게 구비되는 것을 특징으로 하고, 상기 벌브형의 비트라인 콘택홀 및 층간절연막의 표면에 티타늄(Ti), 티타늄질화막(TiN) 및 이들의 적층구조 중 선택된 어느 하나를 포함하는 배리어막을 더 구비하는 것을 특징으로 하고, 상기 비트라인은 비트라인 금속층 및 비트라인 하드마스크층의 적층 구조로 구비되는 것을 특징으로 한다.The upper diameter of the bulb-type bit line contact hole may be 60 to 70% smaller than the line width of the landing plug, and titanium (Ti) may be formed on the surfaces of the bulb-type bit line contact hole and the interlayer insulating layer. And a barrier film including any one selected from a titanium nitride film (TiN) and a stacked structure thereof, wherein the bit line has a stacked structure of a bit line metal layer and a bit line hard mask layer. do.

아울러, 상기 반도체 소자를 형성하기 위한 본 발명에 따른 반도체 소자의 형성 방법은 In addition, the method of forming a semiconductor device according to the present invention for forming the semiconductor device

게이트 및 랜딩플러그가 구비된 반도체 기판 상부에 층간절연막을 형성하는 단계와,Forming an interlayer insulating film on the semiconductor substrate including the gate and the landing plug;

상기 층간절연막 상부에 비트라인 콘택 영역을 노출시키는 하드마스크 패턴을 형성하는 단계와,Forming a hard mask pattern exposing a bit line contact region on the interlayer insulating layer;

상기 하드마스크 패턴을 마스크로 상기 층간절연막을 소정 깊이 식각하여 리세스 영역을 형성하는 제 1 식각 단계와,A first etching step of forming a recess region by etching the interlayer insulating layer by a predetermined depth using the hard mask pattern as a mask;

상기 하드마스크 패턴 및 상기 리세스 영역의 측벽에 질화막 스페이서를 형 성하는 단계와,Forming a nitride film spacer on sidewalls of the hard mask pattern and the recess region;

상기 하드마스크 패턴 및 상기 질화막 스페이서를 마스크로 상기 층간절연막을 등방성 식각하여 상기 랜딩플러그의 소정 부분을 노출시키는 벌브형의 비트라인 콘택홀을 형성하는 제 2 식각 단계와,A second etching step of isotropically etching the interlayer insulating layer using the hard mask pattern and the nitride film spacer as a mask to form a bulb-type bit line contact hole exposing a predetermined portion of the landing plug;

상기 비트라인 콘택홀을 포함하는 전체 표면에 배리어막을 형성하는 단계와,Forming a barrier layer on an entire surface of the bit line contact hole;

상기 배리어막 상부에 구비되며 상기 비트라인 콘택홀을 매립하여 상기 랜딩플러그와 접속되는 비트라인을 형성하는 단계 및Forming a bit line provided on the barrier layer and connected to the landing plug by filling the bit line contact hole;

상기 비트라인과 접속되지 않은 랜딩플러그와 접속되는 저장전극 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.And forming a storage electrode contact plug connected to the landing plug not connected to the bit line.

여기서, 상기 층간절연막은 산화막으로 형성하는 것을 특징으로 하고, 상기 제 1 식각 단계는 건식 방법을 이용하여 상기 리세스 영역을 형성하되 상기 랜딩플러그의 선폭보다 60 ~ 70% 더 작은 크기로 형성하고, 상기 층간절연막 두께의 10 ~ 50% 의 깊이만큼 식각하는 것을 특징으로 하고, 상기 제 2 식각 단계는 BOE를 이용한 습식 식각 방법으로 벌브 부분의 크기를 상기 리세스 영역의 지름 보다 130 ~ 140%가 더 크게 형성하는 것을 특징으로 하고, 상기 배리어막은 티타늄(Ti), 티타늄질화막(TiN) 및 이들의 적층구조 중 선택된 어느 하나를 사용하여 형성하는 것을 특징으로 하고, 상기 비트라인은 비트라인 금속층 및 비트라인 하드마스크층의 적층 구조로 형성하는 것을 특징으로 하고, 상기 저장전극 콘택 플러그는 상부의 선폭을 확장시켜 형성하는 것을 특징으로 한다.Here, the interlayer insulating film is formed of an oxide film, wherein the first etching step is to form the recess region by using a dry method, but the size of the landing plug 60 ~ 70% smaller than the line width, Etching by the depth of 10 to 50% of the thickness of the interlayer insulating film, wherein the second etching step is a wet etching method using a BOE is 130 ~ 140% more than the diameter of the recess area by the size of the bulb portion The barrier layer may be formed using any one selected from titanium (Ti), titanium nitride (TiN), and a stacked structure thereof. The bit line may include a bit line metal layer and a bit line. Characterized in that the stacked structure of the hard mask layer, the storage electrode contact plug is formed by extending the line width of the upper portion It shall be.

이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings an embodiment of the present invention will be described in detail.

도 2a 내지 도 2f는 본 발명에 따른 반도체 소자 및 그의 형성 방법을 도시한 단면도들이다.2A to 2F are cross-sectional views illustrating a semiconductor device and a method of forming the same according to the present invention.

도 2a를 참조하면, 반도체 기판(100)에 활성영역(120)을 정의하는 소자분리막(130)을 형성한다. Referring to FIG. 2A, an isolation layer 130 defining an active region 120 is formed on the semiconductor substrate 100.

다음에는, 반도체 기판(100) 상부에 게이트(160)를 형성한다. 이때, 게이트(160)는 게이트 산화막(미도시), 게이트 폴리실리콘층(140), 게이트 금속층(145) 및 게이트 하드마스크층(150)의 적층구조 및 적층구조의 측벽에 형성되는 게이트 스페이서(155)로 구비되는 것이 바람직하다.Next, the gate 160 is formed on the semiconductor substrate 100. In this case, the gate 160 may include a gate spacer 155 formed on a sidewall of a stacked structure of the gate oxide layer (not shown), the gate polysilicon layer 140, the gate metal layer 145, and the gate hard mask layer 150. It is preferred to be provided with).

그 다음에는, 게이트(160) 사이의 활성영역(120)에 불순물 이온을 주입하여 소스/드레인 영역(미도시)을 형성하고, 소스/드레인 영역과 접속되는 랜딩플러그(170)를 형성한다. 여기서, 활성영역(120)의 중심부에 위치한 랜딩플러그(170) 부분은 비트라인과 연결되는 부분이고, 활성영역(120)의 양 에지부에 위치한 랜딩플러그(170) 부분은 저장 전극과 연결되는 부분이다. Next, impurity ions are implanted into the active region 120 between the gates 160 to form a source / drain region (not shown), and a landing plug 170 connected to the source / drain region is formed. Here, the landing plug 170 located at the center of the active region 120 is connected to the bit line, and the landing plug 170 located at both edges of the active region 120 is connected to the storage electrode. to be.

그 다음에는, 반도체 기판(100) 전면에 층간절연막(180)을 형성한다.Next, an interlayer insulating film 180 is formed on the entire surface of the semiconductor substrate 100.

그 다음에는, 층간절연막(180) 상부에 비트라인과 연결되는 부분인 비트라인 콘택 플러그 예정 영역을 노출시키는 하드마스크 패턴(190)을 형성한다. 이때, 노출되는 영역의 선폭은 하부에 형성된 랜딩플러그(170)의 선폭보다 60 ~ 70 % 더 작게 형성하는 것이 바람직하다.Next, a hard mask pattern 190 is formed on the interlayer insulating layer 180 to expose the bit line contact plug predetermined region, which is a portion connected to the bit line. At this time, the line width of the exposed area is preferably formed to be 60 ~ 70% smaller than the line width of the landing plug 170 formed in the lower portion.

그 다음에는, 하드마스크 패턴(190)을 마스크로 층간절연막(180)을 1차 식각 하여 리세스 영역(200)을 형성한다. 이때, 1차 식각 공정은 건식 방법을 이용하여 층간절연막(180) 두께의 10 ~ 50 % 만큼 식각하는 것이 바람직하다.Thereafter, the interlayer insulating layer 180 is first etched using the hard mask pattern 190 as a mask to form the recess region 200. In this case, the primary etching process may be etched by 10 to 50% of the thickness of the interlayer insulating layer 180 by using a dry method.

도 2b를 참조하면, 리세스 영역(200)을 포함하는 반도체 기판(100) 전체 표면에 질화막(210)을 형성한다.Referring to FIG. 2B, the nitride film 210 is formed on the entire surface of the semiconductor substrate 100 including the recess region 200.

도 2c를 참조하면, 이방성 식각 공정으로 질화막(210)을 식각하여 하드마스크 패턴(190) 및 리세스 영역(200)의 측벽에 질화막 스페이서(210a)를 형성한다.Referring to FIG. 2C, the nitride film 210 is etched by an anisotropic etching process to form the nitride film spacer 210a on sidewalls of the hard mask pattern 190 and the recess region 200.

도 2d를 참조하면, 하드마스크 패턴(190) 및 질화막 스페이서(210a)를 식각 마스크로 하고 BOE를 이용한 습식 식각 공정을 수행하여 리세스 영역(200)의 저부를 등방성 식각함으로써, 랜딩플러그(170)를 노출시키는 벌브형의 리세스 영역을 형성한다. 이와 같이 리세스 영역과 그 하부가 구형으로 확장된 형태의 리세스 영역을 형성함으로써 벌브형의 비트라인 콘택홀(220)을 형성한다.Referring to FIG. 2D, the landing plug 170 may be isotropically etched by performing a wet etching process using a hard mask pattern 190 and a nitride film spacer 210a as an etch mask and performing a wet etching process using a BOE. A bulb-type recess region is formed to expose the bulb. As such, the bulb region bitline contact hole 220 may be formed by forming the recess region and the recess region having a spherical shape.

다음에는, 하드마스크 패턴(190)을 제거한다.Next, the hard mask pattern 190 is removed.

도 2e를 참조하면, 벌브형의 비트라인 콘택홀(220) 및 층간절연막(180)의 표면에 배리어막(230)을 형성한다. 이때, 배리어막(230)은 티타늄(Ti), 티타늄질화막(TiN) 및 이들의 적층구조 중 선택된 어느 하나를 사용하여 형성하는 것이 바람직하다. Referring to FIG. 2E, a barrier layer 230 is formed on surfaces of the bulb-type bit line contact hole 220 and the interlayer insulating layer 180. In this case, the barrier film 230 may be formed using any one selected from titanium (Ti), titanium nitride film (TiN), and a stacked structure thereof.

여기서, 배리어막(230)은 단차 피복성(step coverage)이 좋지 못하기 때문에 벌브형의 비트라인 콘택홀(220) 표면에 형성되는 배리어막(230)의 두께보다 층간절연막(180)의 상부에 형성되는 배리어막(230)이 3 ~ 4배 더 두껍게 형성된다.Here, since the barrier film 230 has poor step coverage, the barrier film 230 is formed on the upper portion of the interlayer insulating film 180 rather than the thickness of the barrier film 230 formed on the surface of the bulb-type bit line contact hole 220. The barrier layer 230 is formed to be three to four times thicker.

다음에는, 벌브형의 비트라인 콘택홀(220)을 매립하는 비트라인 금속층(240) 을 형성하고, 비트라인 금속층(240) 상부에 비트라인 하드마스크층(250)을 형성한다.Next, the bit line metal layer 240 filling the bulb-type bit line contact hole 220 is formed, and the bit line hard mask layer 250 is formed on the bit line metal layer 240.

그 다음에는, 비트라인을 정의하는 마스크를 이용하여 비트라인 하드마스크층(250) 및 비트라인 금속층(240)을 식각하여 비트라인을 형성한다.Next, the bit line hard mask layer 250 and the bit line metal layer 240 are etched using a mask defining a bit line to form a bit line.

도 2f를 참조하면, 비트라인 사이를 매립하는 층간절연막(미도시)을 형성한 후 비트라인과 접속되지 않은 랜딩플러그(170)를 노출시키는 저장전극 콘택홀을 형성한다. Referring to FIG. 2F, after forming an interlayer insulating layer (not shown) filling the bit lines, a storage electrode contact hole exposing the landing plug 170 not connected to the bit lines is formed.

다음에는, 저장전극 콘택홀 상부를 확장시키고 플러그 물질을 매립하여 저장전극 콘택 플러그(260)를 형성한다. 이때, 저장전극 콘택홀이 확장되어도 비트라인 콘택홀의 상부 모양이 종래의 비트라인 콘택홀 상부 모양보다 작게 형성되었으므로저장전극 콘택홀과 연결되어 후속의 플러그 매립공정에서 서로 단락되는 위험이 없어진다.Next, an upper portion of the storage electrode contact hole is extended and a plug material is embedded to form the storage electrode contact plug 260. At this time, even if the storage electrode contact hole is extended, the upper shape of the bit line contact hole is smaller than the conventional upper shape of the bit line contact hole, so that the risk of being shorted with each other in the subsequent plug filling process is connected to the storage electrode contact hole.

상술한 바와 같이, 본 발명에 따른 반도체 소자 및 그의 형성 방법은 비트라인 콘택홀을 벌브형으로 형성함으로써 비트라인 콘택 플러그와 후속 공정에서 형성되는 저장 전극 콘택 플러그와 접속되는 문제를 해결할 수 있다. 비트라인 콘택홀을 형성하기 위한 영역을 랜딩플러그의 선폭보다 작게 정의한 후 비트라인 콘택홀의 하부 모양을 벌브 모양으로 확장시킴으로써 비트라인 콘택 플러그의 전기적 특성을 더 향상시키면서, 저장전극 콘택 플러그와는 단락되지 않는 비트라인 콘택 플러그를 형성할 수 있다.As described above, the semiconductor device and the method of forming the same according to the present invention can solve the problem of connecting the bit line contact plug and the storage electrode contact plug formed in a subsequent process by forming the bit line contact hole in a bulb shape. By defining the area for forming the bit line contact hole smaller than the line width of the landing plug, and extending the lower shape of the bit line contact hole into the bulb shape, the electrical characteristics of the bit line contact plug are further improved, and it is not shorted with the storage electrode contact plug. Bit line contact plugs can be formed.

이상에서 설명한 바와 같이, 본 발명은 비트라인 콘택홀을 형성하기 위한 영역을 랜딩플러그의 선폭보다 작게 형성한 후 비트라인 콘택홀의 하부 모양을 벌브 모양으로 확장시킴으로써, 비트라인 콘택 플러그의 전기적 성질을 향상시킬 수 있고, 후속 공정에서 저장전극 콘택 플러그와 비트라인 콘택 플러그의 상부가 단락되는 문제를 해결할 수 있다. 따라서, 반도체 소자의 형성 공정 수율을 향상시킬 수 있으며 반도체 소자의 신뢰성을 향상시킬 수 있는 효과를 제공한다.As described above, the present invention improves the electrical properties of the bit line contact plug by forming an area for forming the bit line contact hole smaller than the line width of the landing plug and then extending the lower shape of the bit line contact hole into a bulb shape. In the subsequent process, the upper part of the storage electrode contact plug and the bit line contact plug may be shorted. Therefore, the yield of the semiconductor device formation process can be improved and the reliability of the semiconductor device can be improved.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.

Claims (11)

게이트 및 랜딩플러그가 구비된 반도체 기판;A semiconductor substrate having a gate and a landing plug; 상기 반도체 기판 상부에 구비되며, 상기 랜딩플러그의 소정 부분과 접속되는 벌브형의 비트라인 콘택홀을 포함하는 층간절연막; An interlayer insulating layer formed over the semiconductor substrate and including a bulb-type bit line contact hole connected to a predetermined portion of the landing plug; 상기 비트라인 콘택홀을 매립하며 상기 층간절연막 상부에 구비되는 비트라인; 및A bit line filling the bit line contact hole and disposed on the interlayer insulating layer; And 상기 비트라인과 비접속되며 랜딩플러그에 접속되는 저장전극 콘택 플러그를 포함하는 것을 특징으로 하는 반도체 소자.And a storage electrode contact plug connected to the landing plug and not connected to the bit line. 제 1 항에 있어서,The method of claim 1, 상기 벌브형의 비트라인 콘택홀 상부 지름은 상기 랜딩플러그의 선폭보다 60 ~ 70% 더 작게 구비되는 것을 특징으로 하는 반도체 소자.And the bulb-type bit line contact hole upper diameter is 60 to 70% smaller than a line width of the landing plug. 제 1 항에 있어서,The method of claim 1, 상기 벌브형의 비트라인 콘택홀 및 층간절연막의 표면에 티타늄(Ti), 티타늄질화막(TiN) 및 이들의 적층구조 중 선택된 어느 하나를 포함하는 배리어막을 더 구비하는 것을 특징으로 하는 반도체 소자.And a barrier film including any one selected from titanium (Ti), titanium nitride (TiN), and a stacked structure thereof on surfaces of the bulb type bit line contact hole and the interlayer insulating film. 제 1 항에 있어서,The method of claim 1, 상기 비트라인은 비트라인 금속층 및 비트라인 하드마스크층의 적층 구조로 구비되는 것을 특징으로 하는 반도체 소자.The bit line is a semiconductor device characterized in that it is provided with a stacked structure of a bit line metal layer and a bit line hard mask layer. 게이트 및 랜딩플러그가 구비된 반도체 기판 상부에 층간절연막을 형성하는 단계;Forming an interlayer insulating layer on the semiconductor substrate including the gate and the landing plug; 상기 층간절연막 상부에 비트라인 콘택 영역을 노출시키는 하드마스크 패턴을 형성하는 단계;Forming a hard mask pattern on the interlayer insulating layer to expose a bit line contact region; 상기 하드마스크 패턴을 마스크로 상기 층간절연막을 소정 깊이 식각하여 리세스 영역을 형성하는 제 1 식각 단계;Etching the interlayer dielectric layer by a predetermined depth using the hard mask pattern as a mask to form a recess region; 상기 하드마스크 패턴 및 상기 리세스 영역의 측벽에 질화막 스페이서를 형성하는 단계;Forming a nitride spacer on sidewalls of the hard mask pattern and the recess region; 상기 하드마스크 패턴 및 상기 질화막 스페이서를 마스크로 상기 층간절연막을 등방성 식각하여 상기 랜딩플러그의 소정 부분을 노출시키는 벌브형의 비트라인 콘택홀을 형성하는 제 2 식각 단계;A second etching step of isotropically etching the interlayer insulating layer using the hard mask pattern and the nitride layer spacer as a mask to form a bulb-type bit line contact hole exposing a predetermined portion of the landing plug; 상기 비트라인 콘택홀을 포함하는 전체 표면에 배리어막을 형성하는 단계;Forming a barrier layer on an entire surface of the bit line contact hole; 상기 배리어막 상부에 구비되며 상기 비트라인 콘택홀을 매립하여 상기 랜딩플러그와 접속되는 비트라인을 형성하는 단계; 및Forming a bit line provided on the barrier layer and connected to the landing plug by filling the bit line contact hole; And 상기 비트라인과 비접속되며 랜딩플러그와 접속되는 저장전극 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.And forming a storage electrode contact plug which is not connected to the bit line and is connected to the landing plug. 제 5 항에 있어서, The method of claim 5, wherein 상기 층간절연막은 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.And the interlayer insulating film is formed of an oxide film. 제 5 항에 있어서,The method of claim 5, wherein 상기 제 1 식각 단계는 건식 방법을 이용하여 상기 리세스 영역을 형성하되 상기 랜딩플러그의 선폭보다 60 ~ 70% 더 작은 크기로 형성하고, 상기 층간절연막 두께의 10 ~ 50% 의 깊이만큼 식각하는 것을 특징으로 하는 반도체 소자의 형성 방법. The first etching step is to form the recess region by using a dry method, but to form a size 60 to 70% smaller than the line width of the landing plug, and etching by a depth of 10 to 50% of the thickness of the interlayer insulating film. A method of forming a semiconductor device. 제 5 항에 있어서,The method of claim 5, wherein 상기 제 2 식각 단계는 BOE를 이용한 습식 식각 방법으로 벌브 부분의 크기를 상기 리세스 영역의 지름 보다 130 ~ 140%가 더 크게 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.The second etching step is a wet etching method using a BOE forming a semiconductor device, characterized in that for forming the size of the bulb portion 130 ~ 140% larger than the diameter of the recess region. 제 5 항에 있어서, The method of claim 5, wherein 상기 배리어막은 티타늄(Ti), 티타늄질화막(TiN) 및 이들의 적층구조 중 선택된 어느 하나를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법. The barrier film is a method of forming a semiconductor device, characterized in that formed using any one selected from titanium (Ti), titanium nitride film (TiN) and a stacked structure thereof. 제 5 항에 있어서, The method of claim 5, wherein 상기 비트라인은 비트라인 금속층 및 비트라인 하드마스크층의 적층 구조로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법. And the bit line has a stacked structure of a bit line metal layer and a bit line hard mask layer. 제 5 항에 있어서,The method of claim 5, wherein 상기 저장전극 콘택 플러그는 상부의 선폭을 확장시켜 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.The storage electrode contact plug is formed by extending the line width of the upper.
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