KR100842918B1 - Method for forming a dummy gate pattern for a semiconductor device - Google Patents

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Abstract

A method for forming a dummy gate pattern of a semiconductor device is provided to prevent contamination of a substrate due to collapse of dummy gate patterns by stabilizing dummy gate patterns. Dummy gate patterns(DG21-DG25) are formed nearly to at least one side of gate patterns(30) of transistors(TR1,TR2,TR3) of a semiconductor device. Auxiliary patterns(SD1,SD2) are extended on opposite surfaces of the dummy gate patterns facing the transistors. The dummy gate patterns have a shape extended in a width larger than the width of the gate patterns. The dummy gate patterns are formed between the adjacent transistors having the gate patterns of different lengths. The auxiliary patterns are extended in an empty space which is formed by a length difference between the gate patterns.

Description

반도체 장치의 더미 게이트 패턴 형성 방법{Method For Forming A Dummy Gate Pattern For A Semiconductor Device}Method for forming a dummy gate pattern of a semiconductor device {Method For Forming A Dummy Gate Pattern For A Semiconductor Device}

도 1은 종래의 반도체 장치의 더미 게이트 패턴 형성 방법을 설명하는 레이아웃 도면.1 is a layout diagram illustrating a method of forming a dummy gate pattern in a conventional semiconductor device.

도 2는 본 발명에 따른 반도체 장치의 더미 게이트 패턴 형성 방법을 설명하는 레이아웃 도면.2 is a layout diagram illustrating a method of forming a dummy gate pattern in a semiconductor device according to the present invention.

본 발명은 반도체 장치에 관한 것으로서, 보다 상세하게는 반도체 장치에 포함되는 트랜지스터의 게이트 패턴을 보호하기 위하여 형성되는 더미 게이트 패턴을 형성하는 방법에 관한 것이다.The present invention relates to a semiconductor device, and more particularly, to a method of forming a dummy gate pattern formed to protect a gate pattern of a transistor included in a semiconductor device.

반도체 기술은 반도체 장치를 초고집적화하는 추세로 발전하고 있으며, 그에 따라 서브-마이크론 이하의 선폭을 구현하는 공정이 반도체 장치의 양산에 적용되고 있다.Semiconductor technology has been developed into the trend of ultra-high integration of semiconductor devices, and therefore, a process for realizing sub-micron line widths has been applied to mass production of semiconductor devices.

반도체 장치를 이루는 패턴 중 트랜지스터의 게이트 패턴은 가장 미세한 패턴 중 하나이며, 패턴이 미세화됨에 따라 트랜지스터의 게이트 패턴의 안정성을 확보하는 것이 중요 개선 사항으로 제기되는 실정이다.Among the patterns constituting the semiconductor device, the gate pattern of the transistor is one of the finest patterns, and as the pattern is miniaturized, securing the stability of the gate pattern of the transistor is an important improvement.

트랜지스터의 게이트 패턴은 셀 영역과 같이 트랜지스터가 밀집된 영역에는 밀집되게 형성되나 주변 회로 영역과 같이 트랜지스터가 비교적 산재된 영역에는 단독 또는 소규모 단위로 형성된다. The gate pattern of the transistor is formed densely in the region where the transistor is dense like the cell region, but is formed in a single unit or a small unit in the region where the transistor is relatively scattered such as the peripheral circuit region.

게이트 패턴은 밀집도에 따라서 노광 공정 등의 영향에 의하여 원하는 패턴을 확보하기 어려운 문제점이 있고, 제조 공정 중에 무너지는 현상이 있다.The gate pattern has a problem in that it is difficult to secure a desired pattern under the influence of the exposure process, etc., depending on the density, and there is a phenomenon of collapse during the manufacturing process.

이를 해소하기 위하여 도 1과 같이 게이트 패턴과 더불어 더미 게이트 패턴을 형성하는 방법이 제시된 바 있다.In order to solve this problem, a method of forming a dummy gate pattern together with the gate pattern has been proposed as shown in FIG. 1.

종래에는 인접한 각 트랜지스터의 액티브 영역(20)이 도 1의 트랜지스터 TR1과 트랜지스터 TR2와 같이 다를 수 있으며, 이 경우 더미 게이트 패턴 DG1은 트랜지스터 TR1의 게이트 패턴(30)의 길이에 맞게 패터닝되나, 더미 게이트 패턴 DG2는 트랜지스터 TR2의 게이트 패턴의 길이에 맞게 패터닝된다. 즉, 더미 게이트 패턴 DG1과 더미 게이트 패턴 DG2는 길이가 다르다. Conventionally, the active region 20 of each adjacent transistor may be different from the transistor TR1 and the transistor TR2 of FIG. 1, in which case the dummy gate pattern DG1 is patterned according to the length of the gate pattern 30 of the transistor TR1, but the dummy gate Pattern DG2 is patterned to fit the length of the gate pattern of transistor TR2. That is, the dummy gate pattern DG1 and the dummy gate pattern DG2 have different lengths.

또한, 인접한 트랜지스터 TR2와 트랜지스터 TR3의 이격된 폭이 다소 넓은 경우, 보다 많은 수의 더미 게이트 패턴 DG3, DG4이 패터닝될 수 있다.Also, when the spaced apart widths of the adjacent transistors TR2 and TR3 are rather wide, a larger number of dummy gate patterns DG3 and DG4 may be patterned.

도 1에서 각 트랜지스터 TR1, TR2, TR3의 각 액티브 영역(20)의 게이트 패턴(30)의 양측에는 소스와 드레인의 전기적 접속을 위한 컨택(C1, C2)이 형성되고, 게이트 패턴(30)의 일단은 연장된 일단부에 꺽어진 헤드 패턴(32)이 형성되며, 여 기에 게이트 패턴(30)의 전기적 접속을 위한 컨택(C3)이 형성된다. 그리고, 각 트랜지스터 TR1과 TR3의 외곽에 각각 더미 게이트 패턴 DG1, DG5가 형성된다.In FIG. 1, contacts C1 and C2 for electrical connection between a source and a drain are formed at both sides of the gate pattern 30 of each active region 20 of each of the transistors TR1, TR2, and TR3. One end is formed with a bent head pattern 32 is extended to one end, where a contact C3 for electrical connection of the gate pattern 30 is formed. Dummy gate patterns DG1 and DG5 are formed outside the transistors TR1 and TR3, respectively.

상술한 바에 있어서, 각 트랜지스터 TR1, TR2, TR3의 게이트 패턴(30)의 일단부에 컨택(C3)을 형성하기 위한 헤드 패턴(32)을 가지며, 이 헤드 패턴(32)은 게이트 패턴의 무너짐을 지지하는 역할을 병행한다. As described above, the head pattern 32 for forming the contact C3 is formed at one end of the gate pattern 30 of each of the transistors TR1, TR2, and TR3, and the head pattern 32 prevents the gate pattern from collapsing. Support roles in parallel.

그러나, 더미 게이트 패턴들 DG1 내지 DG5는 바 타입으로 측면으로 무너짐을 지지하는 구조를 갖지 않고 있다. However, the dummy gate patterns DG1 to DG5 do not have a structure that supports collapse in the side in a bar type.

따라서, 더미 게이트 패턴들 DG1 내지 DG5는 공정 중 발생할 수 있는 스트레스로 인하여 쉽게 무너지는 구조를 가지며, 이러한 무너짐은 트랜지스터의 밀도가 낮은 영역에서 더 쉽게 발생될 수 있다. Therefore, the dummy gate patterns DG1 to DG5 have a structure that easily collapses due to stress that may occur during the process, and such collapse may be more easily generated in a region where the density of the transistor is low.

상기 더미 게이트 패턴의 구조적 취약성은 무너짐에 따른 기판의 오염을 발생하는 원인이 되며, 심한 경우 소자 불량을 유발하는 문제점을 발생한다.Structural fragility of the dummy gate pattern causes contamination of the substrate due to collapse and, in severe cases, causes device defects.

본 발명의 목적은 반도체 장치를 구현하기 위하여 형성되는 더미 게이트 패턴을 구조적으로 안정화시킴에 있다.An object of the present invention is to structurally stabilize a dummy gate pattern formed to implement a semiconductor device.

본 발명에 따른 반도체 장치의 더미 게이트 패턴 형성 방법은, 반도체 장치를 이루는 트랜지스터의 게이트 패턴의 최소한 어느 한 측면에 인접하게 더미 게이 트 패턴을 형성하며, 상기 더미 게이트 패턴의 상기 트랜지스터와 면하는 반대쪽 측면에 일체로 연장된 보조 패턴을 형성함을 특징으로 한다.In the method of forming a dummy gate pattern of a semiconductor device according to the present invention, a dummy gate pattern is formed adjacent to at least one side of a gate pattern of a transistor constituting the semiconductor device, and the opposite side facing the transistor of the dummy gate pattern. It characterized in that to form an auxiliary pattern extending integrally to.

여기에서, 상기 더미 게이트 패턴은 상기 게이트 패턴보다 큰 폭으로 연장된 형상을 갖도록 형성될 수 있다.Here, the dummy gate pattern may be formed to have a shape extending in a width larger than that of the gate pattern.

그리고, 상기 더미 게이트 패턴은 게이트 패턴의 길이가 서로 다른 인접한 트랜지스터들 사이에 형성되며, 상기 보조 패턴은 상기 게이트 패턴의 길이 차에 의하여 형성되는 빈 공간으로 연장되게 형성될 수 있다. 여기에서, 상기 보조 패턴은 상기 더미 게이트 패턴의 소정 길이 부분과 더불어 사각형의 띠를 이루는 패턴으로 형성될 수 있다.The dummy gate pattern may be formed between adjacent transistors having different lengths of the gate pattern, and the auxiliary pattern may be formed to extend into an empty space formed by a difference in length of the gate pattern. Here, the auxiliary pattern may be formed as a pattern forming a rectangular band together with a predetermined length portion of the dummy gate pattern.

또한, 상기 더미 게이트 패턴은 인접한 트랜지스터 사이에 최소한 둘 이상 형성되며, 상기 더미 게이트 패턴은 서로 면하는 측면이 상기 보조 패턴에 의하여 부분적으로 연결되게 형성될 수 있다.In addition, at least two dummy gate patterns may be formed between adjacent transistors, and the dummy gate patterns may be formed such that side surfaces facing each other are partially connected by the auxiliary pattern.

또한, 상기 더미 게이트 패턴은 인접한 트랜지스터 사이에 최소한 둘 이상 형성되며, 상기 더미 게이트 패턴은 서로 면하는 측면이 상기 보조 패턴에 의하여 전체적으로 연결되어 서로 일체로 형성될 수 있다.In addition, at least two dummy gate patterns may be formed between adjacent transistors, and the dummy gate patterns may be integrally formed with the side surfaces facing each other by the auxiliary pattern as a whole.

이하, 본 발명에 따른 반도체 장치의 더미 게이트 패턴 형성 방법의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.Hereinafter, exemplary embodiments of a method of forming a dummy gate pattern of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.

본 발명은 더미 게이트 패턴에 측면을 보조하는 보조 패턴을 형성하여 구조적인 안정성을 확보하는 구성을 갖는다.The present invention has a configuration to ensure the structural stability by forming an auxiliary pattern to assist the side in the dummy gate pattern.

도 2를 참조하면, 트랜지스터 TR1 내지 트랜지스터 TR3이 서로 다른 액티브 영역(20)에 형성된다. 각 트랜지스터 TR1 내지 TR3은 해당 액티브 영역 상에 게이트 패턴(30)과, 이를 중심으로 소스와 드레인으로 구분되는 액티브 영역(20) 상에 형성되는 컨택들(C1, C2)을 구비한다. 여기에서 게이트 패턴(30)은 바 타입으로 형성되며, 연장된 일단부에 꺽여져서 일체로 형성된 헤드 패턴(32)을 갖는다. 그리고, 헤드 패턴(32) 상에는 상부 메탈 라인(도시되지 않음)과 전기적 접속을 위한 컨택들(C3)이 형성된다. 여기에서 헤드 패턴(32)은 도 1에서 설명한 바와 같이 게이트 패턴(30)을 구조적으로 보조하는 역할을 병행한다.Referring to FIG. 2, transistors TR1 to TR3 are formed in different active regions 20. Each transistor TR1 to TR3 includes a gate pattern 30 on a corresponding active region, and contacts C1 and C2 formed on an active region 20 divided into a source and a drain. Here, the gate pattern 30 is formed in a bar type, and has a head pattern 32 that is integrally formed by bending at an extended end thereof. In addition, contacts C3 for electrical connection with an upper metal line (not shown) are formed on the head pattern 32. Here, the head pattern 32 serves to structurally assist the gate pattern 30 as described with reference to FIG. 1.

그리고, 도 2에서 서로 인접한 트랜지스터 TR1과 트랜지스터 TR2의 액티브 영역은 크기가 다른 것을 예시하고 있으며, 이 경우 트랜지스터 TR1과 TR2는 해당 액티브 영역의 크기에 따라서 구동력이 달라질 수 있다.In FIG. 2, the active regions of the transistors TR1 and TR2 adjacent to each other have different sizes. In this case, the driving force of the transistors TR1 and TR2 may vary according to the size of the active region.

트랜지스터 TR1의 일측에 형성된 더미 게이트 패턴 DG21은 외곽에 위치되는 것 중 하나이며, 이 더미 게이트 패턴 DG21은 게이트 패턴(30) 보다 큰 폭을 갖도록 설계됨으로써 무너짐을 방지할 수 있으며, 이때 더미 게이트 패턴 DG21의 폭(a+x)은 설계자에 의하여 설계 사양 상에서 허용하는 최대의 폭 이내로 설계될 수 있다. 그리고, 트랜지스터 TR3의 일측에 형성된 더미 게이트 패턴 DG25도 더미 게이트 패턴 DG21과 같이 게이트 패턴(30)의 폭(a)보다 넓게 설계될 수 있으며, 이때 더미 게이트 패턴 DG25는 더미 게이트 패턴 DG21 보다 길이가 길기 때문에 무너짐에 더 취약함을 고려하여 그 폭(a+α)을 더미 게이트 패턴 DG21 보다 더 넓게 확장되게 설계될 수 있다.The dummy gate pattern DG21 formed on one side of the transistor TR1 is one of the outer ones, and the dummy gate pattern DG21 is designed to have a width larger than that of the gate pattern 30, thereby preventing collapse. In this case, the dummy gate pattern DG21 The width of (a + x) can be designed within the maximum width allowed by the designer in the design specification. In addition, the dummy gate pattern DG25 formed on one side of the transistor TR3 may be designed to be wider than the width a of the gate pattern 30 like the dummy gate pattern DG21, and the dummy gate pattern DG25 is longer than the dummy gate pattern DG21. Therefore, the width a + α may be designed to be wider than the dummy gate pattern DG21 in consideration of being more vulnerable to collapse.

한편, 인접한 트랜지스터 TR1와 트랜지스터 TR2의 사이에 형성되는 더미 게이트 패턴 DG22은 트랜지스터 TR2의 액티브 영역이 트랜지스터 TR1의 액티브 영역보다 길기 때문에 트랜지스터 TR1 쪽 영역으로는 빈 공간에 면하게 된다. 더미 게이트 패턴 DG22는 상기 빈 공간으로 연장된 보조 패턴 SD1을 가지며, 보조 패턴 SD1은 더미 게이트 패턴 DG22의 소정 길이 부분과 더불어 사각형의 띠를 이루는 패턴이 도 2에 예시되고 있다. 그러나, 보조 패턴 SD1의 형상은 사각형의 띠에 국한되지 않고 제작자의 의도에 따라 더미 게이트 패턴 DG22를 측면에서 구조적으로 보조하는 다양한 형태로 실시될 수 있을 것이다.On the other hand, the dummy gate pattern DG22 formed between the adjacent transistors TR1 and TR2 faces an empty space in the transistor TR1 region because the active region of the transistor TR2 is longer than the active region of the transistor TR1. The dummy gate pattern DG22 has the auxiliary pattern SD1 extending into the empty space, and the auxiliary pattern SD1 has a rectangular band together with a predetermined length portion of the dummy gate pattern DG22. However, the shape of the auxiliary pattern SD1 may be implemented in various forms to structurally assist the dummy gate pattern DG22 in terms of the manufacturer's intention, without being limited to a rectangular band.

상술한 바와 같이 더미 게이트 패턴 DG22는 일 단의 측면에 보조 패턴 SD1이 연장되면서 일체로 형성된 보조 구조를 가짐으로써 무너짐에 대하여 안정성을 갖는다.As described above, the dummy gate pattern DG22 has an auxiliary structure integrally formed with the auxiliary pattern SD1 extending on one side thereof, thereby having stability against collapse.

또 한편, 인접한 트랜지스터 TR2와 트랜지스터 TR3는 동일한 길이를 갖는 것이며, 이들 사이는 더미 게이트 패턴 DG22가 형성된 이격 공간보다 더 넓게 이격된 것을 도 2에서 예시하고 있고, 그에 따라 두 개의 더미 게이트 패턴 DG23, DG24이 이격 공간에 형성된 것이 도 2에 예시되고 있다.Meanwhile, adjacent transistors TR2 and TR3 have the same length, and the gaps between them are wider than that of the space in which the dummy gate pattern DG22 is formed, which is illustrated in FIG. 2, and accordingly, the two dummy gate patterns DG23 and DG24 are provided. What is formed in this space is illustrated in FIG. 2.

두 개의 더미 게이트 패턴 DG23, DG24는 구조적 보조를 위하여 서로 면하는 사이 공간에 이들을 연결하는 보조 패턴 SD2들이 일체로 형성된 구조를 가지며, 보조 패턴 SD2에 의하여 더미 게이트 패턴 DG23, DG24는 부분적으로 서로 연결된 구조를 갖는다. 그러나, 보조 패턴 SD2는 인접한 더미 게이트 패턴 DG23, DG24를 부분적으로 연결하는데 국한되지 않고 제작자의 의도에 따라 더미 게이트 패턴 DG23 과 DG24를 일체로 형성하는 등 다양하게 구조적으로 보조하는 형태로 실시될 수 있을 것이다.The two dummy gate patterns DG23 and DG24 have a structure in which auxiliary patterns SD2 connecting them to each other are formed integrally with each other for structural assistance, and the dummy gate patterns DG23 and DG24 are partially connected to each other by the auxiliary pattern SD2. Has However, the auxiliary pattern SD2 is not limited to partially connecting the adjacent dummy gate patterns DG23 and DG24, but may be implemented in various structurally assisted forms such as forming the dummy gate patterns DG23 and DG24 integrally according to the manufacturer's intention. will be.

상술한 바와 같이 더미 게이트 패턴 DG23, DG24는 사이에 형성되는 보조 패턴 SD2에 의하여 측면이 보조되는 구조를 가짐으로써 무너짐에 대하여 안정성을 가질 수 있다.As described above, the dummy gate patterns DG23 and DG24 may have stability against collapse by having a structure in which side surfaces thereof are assisted by the auxiliary patterns SD2 formed therebetween.

결국, 본 발명은 다양하게 더미 게이트 패턴의 측면 보조을 위한 보조 패턴이 다양하게 실시될 수 있으며, 더미 게이트 패턴에 의하여 트랜지스터의 게이트 패턴이 노광 공정에서 광학적으로 안정되게 형성될 수 있고, 트랜지스터의 더미 게이트 패턴은 보조 패턴에 의하여 측면이 보조됨으로써 무너짐에 대하여 안정성을 확보할 수 있다.As a result, the present invention may be variously implemented an auxiliary pattern for side assistance of the dummy gate pattern, the gate pattern of the transistor can be formed optically stable in the exposure process by the dummy gate pattern, the dummy gate of the transistor The side surface is assisted by the auxiliary pattern to ensure stability against collapse.

따라서, 본 발명의 반도체 장치는 더미 게이트 패턴이 구조적으로 안정화될 수 있으며, 그에 따라 종래와 같이 더미 게이트 패턴이 무너짐에 따른 기판의 오염이 방지될 수 있고, 기판 오염에 따른 소자 불량 발생이 방지될 수 있는 효과가 있다.Accordingly, in the semiconductor device of the present invention, the dummy gate pattern may be structurally stabilized, thereby preventing contamination of the substrate due to collapse of the dummy gate pattern as in the related art, and preventing occurrence of device defects due to substrate contamination. It can be effective.

Claims (6)

반도체 장치를 이루는 트랜지스터의 게이트 패턴의 최소한 어느 한 측면에 인접하게 더미 게이트 패턴을 형성하며, 상기 더미 게이트 패턴의 상기 트랜지스터와 면하는 반대쪽 측면에 일체로 연장된 보조 패턴을 형성하는 반도체 장치의 더미 게이트 패턴 형성 방법.A dummy gate pattern is formed adjacent to at least one side of the gate pattern of the transistor constituting the semiconductor device, and the dummy gate of the semiconductor device forms an auxiliary pattern integrally extending on the opposite side facing the transistor of the dummy gate pattern. Pattern formation method. 제 1항에 있어서,The method of claim 1, 상기 더미 게이트 패턴은 상기 게이트 패턴보다 큰 폭으로 연장된 형상을 갖도록 형성됨을 특징으로 하는 반도체 장치의 더미 게이트 패턴 형성 방법.And the dummy gate pattern is formed to have a shape extending in a width larger than that of the gate pattern. 제 1 항에 있어서,The method of claim 1, 상기 더미 게이트 패턴은 게이트 패턴의 길이가 서로 다른 인접한 트랜지스터들 사이에 형성되며, 상기 보조 패턴은 상기 게이트 패턴의 길이 차에 의하여 형성되는 빈 공간으로 연장되게 형성됨을 특징으로 하는 반도체 장치의 더미 게이트 패턴 형성 방법.The dummy gate pattern is formed between adjacent transistors having different lengths of the gate pattern, and the auxiliary pattern is formed to extend into an empty space formed by a difference in length of the gate pattern. Forming method. 제 3 항에 있어서,The method of claim 3, wherein 상기 보조 패턴은 상기 더미 게이트 패턴의 소정 길이 부분과 더불어 사각형의 띠를 이루는 패턴으로 형성됨을 특징으로 하는 반도체 장치의 더미 게이트 패턴 형성 방법.The auxiliary pattern is a dummy gate pattern forming method of the semiconductor device, characterized in that formed in a pattern forming a rectangular band with a predetermined length portion of the dummy gate pattern. 제 1 항에 있어서,The method of claim 1, 상기 더미 게이트 패턴은 인접한 트랜지스터 사이에 최소한 둘 이상 형성되며, 상기 더미 게이트 패턴은 서로 면하는 측면이 상기 보조 패턴에 의하여 부분적으로 연결되게 형성됨을 특징으로 하는 반도체 장치의 더미 게이트 패턴 형성 방법.At least two dummy gate patterns are formed between adjacent transistors, and the dummy gate patterns are formed such that side surfaces facing each other are partially connected by the auxiliary pattern. 제 1 항에 있어서,The method of claim 1, 상기 더미 게이트 패턴은 인접한 트랜지스터 사이에 최소한 둘 이상 형성되며, 상기 더미 게이트 패턴은 서로 면하는 측면이 상기 보조 패턴에 의하여 전체적으로 연결되어 서로 일체로 형성됨을 특징으로 하는 반도체 장치의 더미 게이트 패턴 형성 방법.And at least two dummy gate patterns are formed between adjacent transistors, and the dummy gate patterns are integrally formed with the side surfaces facing each other by the auxiliary pattern as a whole.
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