KR100818115B1 - Semiconductor device layout method - Google Patents

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윤영희
유남규
강승현
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Abstract

A layout method of a semiconductor device is provided to minimize a process deviation by disposing dummy gates in view of a distance of spaced transistors and a length of a periphery gate. At least one gate for forming a transistor is formed on a substrate. Dummy gates(DG1 to DG2) are formed on the same layer as the gate to have the same length as the gate, and are spaced apart from each other on sides of the gate. An auxiliary dummy gate is formed on the same layer as the gate, and is spaced apart from the gate. The auxiliary dummy gate is integrally formed with the dummy gates. The auxiliary dummy gate is formed in a rectangular shape on one end of the dummy gate, and has a width larger than that of the dummy gate.

Description

반도체 장치의 레이아웃 방법{SEMICONDUCTOR DEVICE LAYOUT METHOD}Layout method of semiconductor device {SEMICONDUCTOR DEVICE LAYOUT METHOD}

도 1은 종래 기술에 따른 반도체 장치의 레이아웃도.1 is a layout diagram of a semiconductor device according to the prior art.

도 2는 도 1의 부분 확대도.2 is a partially enlarged view of FIG. 1;

도 3은 본 발명의 실시예에 따른 더미 게이트 패턴을 갖는 반도체 장치의 레이아웃도.3 is a layout diagram of a semiconductor device having a dummy gate pattern in accordance with an embodiment of the present invention.

도 4는 도 3의 부분 확대도.4 is a partially enlarged view of FIG. 3.

본 발명은 반도체 장치의 레이아웃 방법에 관한 것으로, 게이트 패턴 밀도차에 따른 공정 편차를 줄일 수 있는 반도체 장치의 레이아웃 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a layout method of a semiconductor device, and more particularly, to a layout method of a semiconductor device capable of reducing process variations caused by gate pattern density differences.

일반적으로 반도체 메모리 소자인 디램은 하나의 캐패시터와 하나의 트랜지스터로 형성되는 셀부와 이들을 구동시키는 주변회로부로 구성된다. 그리고, 주변회로부를 구성하는 구조물은 셀부에 형성되는 구조물 형성 공정시 형성되며, 셀부와 다른 디자인 룰에 의하여 형성된다. Generally, a DRAM, which is a semiconductor memory device, includes a cell unit formed of one capacitor, one transistor, and a peripheral circuit unit for driving them. In addition, the structure constituting the peripheral circuit portion is formed during the structure formation process formed in the cell portion, and is formed by a design rule different from the cell portion.

여기서, 셀부는 반도체 기판의 활성영역을 정의하는 소자분리막, 워드라인, 비트라인, 캐패시터 및 금속배선들이 구비되고, 주변회로부에는 이들을 구동시킬 수 있도록 구성된 구조물을 형성하고 있으며, 이들을 상기 금속배선들과 연결하여 셀부를 구동시킬 수 있도록 함으로써 디램셀을 형성한다. Here, the cell unit includes a device isolation layer, a word line, a bit line, a capacitor, and metal wirings defining an active region of the semiconductor substrate, and forms a structure configured to drive them in the peripheral circuit portion. A DRAM cell is formed by connecting and driving the cell unit.

또한, 상술한 트랜지스터를 제조하는 공정은 소자분리막을 형성하는 단계, 게이트 산화막 형성 단계, 게이트 형성 단계, 게이트 스페이서 형성 단계, 및 소스/드레인 형성단계로 진행된다. 그리고, 이후의 공정은 전체 물질의 상부에 층간 절연막을 형성한 후 평탄화하는 단계, 층간 절연막에 콘택홀을 형성하는 단계, 및 콘택홀에 전도성 물질을 매입하여 콘택 플러그를 형서하는 단계로 진행된다. In addition, the above-described process of manufacturing a transistor proceeds to forming an isolation layer, a gate oxide film forming step, a gate forming step, a gate spacer forming step, and a source / drain forming step. Subsequently, the subsequent steps include forming an interlayer insulating film over the entire material, and then planarizing, forming a contact hole in the interlayer insulating film, and forming a contact plug by embedding a conductive material in the contact hole.

이러한 트랜지스터 제조 공정은 소자 분리막을 형성한 후 게이트 전극 물질 증착 공정 및 마스크/식각 공정을 통해 게이트 패턴을 형성하고, 게이트 패턴의 측벽에 게이트 스페이서를 형성하여 게이트를 형성한다. In the transistor manufacturing process, a gate pattern is formed through a gate electrode material deposition process and a mask / etch process after forming an isolation layer, and a gate spacer is formed on sidewalls of the gate pattern to form a gate.

한편, 공정 편차란 포토 공정 후에 게이트들의 길이의 변화를 측정한 값으로, 공정 편차가 변화하게 되면 트랜지스터의 문턱 전압이 변화하게 되어 설계자의 의도대로 트랜지스터가 동작할 수 없게 된다. 따라서, 반도체 장치의 제조시에 이들 공정상에서 발생하는 공정 편차의 변화를 최소화하기 위한 노력이 계속되고 있다On the other hand, the process deviation is a value obtained by measuring the change in the length of the gates after the photo process. When the process deviation is changed, the threshold voltage of the transistor is changed so that the transistor cannot operate as the designer intended. Therefore, efforts have been made to minimize changes in process variations occurring in these processes in the manufacture of semiconductor devices.

도 1을 참조하면, 종래 기술에 따른 반도체 장치는 최소한 하나의 논리 로직을 수행하는 리프셀 영역(1) 단위로 레이아웃되며, 리프셀 영역(1) 내에는 다수의 트랜지스터들(예를들면, TR1 내지 TR7)이 디자인 룰에 따른 트랜지스터 간의 최소 이격 거리(TD1) 이상 이격되어 불규칙적으로 배치된다. 즉, 트랜지스터들(<TR3, TR4>, <TR6, TR7>, <TR5, TR6>) 간의 이격 거리(TD2, TD3)는 디자인 룰에 따른 트 랜지스터 간의 최소한의 이격 거리(TD1) 보다 큰 값을 갖는다. Referring to FIG. 1, a semiconductor device according to the related art is laid out in units of a leaf cell region 1 that performs at least one logic logic. In the leaf cell region 1, a plurality of transistors (eg, TR1) may be used. To TR7) are irregularly spaced apart by more than a minimum distance TD1 between transistors according to a design rule. That is, the separation distances TD2 and TD3 between the transistors <TR3, TR4>, <TR6, TR7>, <TR5, and TR6> are larger than the minimum separation distance TD1 between transistors according to design rules. Has

따라서, 하나의 트랜지스터(TR6) 내에 분리된 게이트 간의 거리는 동일하지만, 각 트랜지스터들(TR1 내지 TR7)의 게이트 사이의 거리(GD1, GD2, GD3)는 불규칙하게 배치되어, 포토 공정 및 식각 공정에서의 공정 편차가 증가하게 된다. 리프셀 영역(1) 가장자리와 마주하는 트랜지스터(TR1, TR7)의 게이트의 가장자리도 마찬가지로 포토 공정 및 식각 공정에서의 공정 편차가 증가하게 된다. Accordingly, the distances between the gates separated in one transistor TR6 are the same, but the distances GD1, GD2, and GD3 between the gates of the transistors TR1 to TR7 are irregularly arranged, so that in the photo process and the etching process, Process variation will increase. Likewise, the edges of the gates of the transistors TR1 and TR7 facing the edge of the leaf cell region 1 also increase in process variation in the photo process and the etching process.

도 2를 참조하여 각 트랜지스터들의 게이트 사이의 거리가 불규칙하여 발생되는 공정 편차의 변화에 의해 발생하는 문제점을 살펴보면 다음과 같다. Referring to FIG. 2, a problem caused by a change in process deviation caused by irregular distances between gates of the transistors is as follows.

트랜지스터(TR2)의 게이트(G2)의 길이(L) 방향 양측면의 가장자리가 굴곡되거나, 트랜지스터(TR1)의 게이트(G1)와 같이 끊김 현상이 발생할 수 있다. The edges of both sides of the length L direction of the gate G2 of the transistor TR2 may be bent, or may be cut off like the gate G1 of the transistor TR1.

예컨데, 트랜지스터(TR2)의 게이트(G2)의 길이(L) 방향 양측면의 가장자리가 굴곡되는 경우, 드레인 영역(D2)과 소스 영역(S2)에 배치된 각 메탈 콘택(C1, C2, C3)의 가장자리로부터 게이트(G2)의 가장자리까지의 거리(CG1, CG2, CG3)가 서로 상이하여, 게이트(G2)를 통해 흐르는 전류량의 차이가 발생하므로 설계자의 의도대로 트랜지스터(TR2)가 동작할 수 없게 된다. For example, when the edges of both sides in the length L direction of the gate G2 of the transistor TR2 are bent, each metal contact C1, C2, C3 disposed in the drain region D2 and the source region S2 may be formed. Since the distances CG1, CG2, and CG3 from the edge to the edge of the gate G2 are different from each other, and a difference in the amount of current flowing through the gate G2 occurs, the transistor TR2 cannot operate as the designer intended. .

더욱이, 반도체 기술이 고집적화됨에 따라 트랜지스터들(TR1 내지 TR7)의 게이트 길이(L)와 게이트 폭(W)이 축소되는 상황에서, 게이트의 임계 영역 균일도(critical dimension uniformity)는 더욱 중요한 이슈(issue)가 되고 있다. Moreover, in the situation where the gate length L and the gate width W of the transistors TR1 to TR7 are reduced as the semiconductor technology is highly integrated, the critical dimension uniformity of the gate is a more important issue. It is becoming.

따라서, 본 발명의 목적은 포토 공정과 식각 공정에서 발생할 수 있는 공정 편차의 변화를 최소화할 수 있는 반도체 장치의 레이아웃 방법을 제공하는데 있다.Accordingly, an object of the present invention is to provide a layout method of a semiconductor device capable of minimizing changes in process variations that may occur in a photo process and an etching process.

본 발명의 다른 목적은 트랜지스터의 이격 거리와 주변 게이트의 길이를 고려한 더미 게이트를 배치함으로써 공정 편차의 변화를 최소화할 수 있는 반도체 장치의 레이아웃 방법을 제공하는 데 있다.Another object of the present invention is to provide a layout method of a semiconductor device capable of minimizing change in process variation by disposing a dummy gate in consideration of a separation distance of a transistor and a length of a peripheral gate.

본 발명의 또다른 목적은 상기 더미 게이트를 지탱할 수 있는 패턴을 제공함으로써 공정 과정 변화에 의해 발생하는 더미 게이트 불량을 방지하는 반도체 장치의 레이아웃 방법을 제공하는 데 있다. Another object of the present invention is to provide a layout method of a semiconductor device which prevents dummy gate failure caused by a process change by providing a pattern capable of supporting the dummy gate.

본 발명의 또다른 목적은 상기 더미 게이트에 의해 게이트의 임계 영역 균일도를 향상시킴으로써 트랜지스터의 동작 정확도을 개선하는 반도체 장치의 레이아웃 방법을 제공하는 데 있다. It is still another object of the present invention to provide a layout method of a semiconductor device which improves the operation accuracy of a transistor by improving the critical region uniformity of the gate by the dummy gate.

상기한 목적을 달성하기 위한 본 발명의 반도체 장치의 레이아웃 방법은 기판 상에 트랜지스터 형성을 위한 적어도 하나 이상의 게이트를 형성하는 단계; 상기 게이트와 동일 레이어에 상기 게이트와 같은 길이의 더미 게이트를 상기 게이트의 일측면 이상에 이격되게 형성하는 단계; 및 상기 게이트와 동일 레이어에 상기 게이트와 이격되면서 상기 더미 게이트와 일체를 이루는 보조 더미 게이트를 형성하는 단계;를 구비함을 특징으로 하는 반도체 장치의 레이아웃 방법.를 구비함을 특징으로 한다. A layout method of a semiconductor device of the present invention for achieving the above object comprises the steps of forming at least one gate for forming a transistor on a substrate; Forming dummy gates having the same length as the gates on at least one side of the gate in the same layer as the gates; And forming an auxiliary dummy gate which is integral with the dummy gate while being spaced apart from the gate on the same layer as the gate.

상기 보조 더미 게이트는 상기 더미 게이트의 일단부에 상기 더미 게이트의 폭보다 넓은 폭을 갖는 장방체를 이루도록 형성됨이 바람직하다. Preferably, the auxiliary dummy gate is formed to form a rectangular body having a width wider than that of the dummy gate at one end of the dummy gate.

상기 장방체는 상기 더미 게이트를 기준으로 대칭적으로 형성됨이 바람직하다. The rectangular body is preferably formed symmetrically with respect to the dummy gate.

상기 장방체는 상기 더미 게이트를 기준으로 비대칭적으로 형성됨이 바람직하다. The rectangular body is preferably formed asymmetrically with respect to the dummy gate.

상기 보조 더미 게이트는 상기 더미 게이트의 양단부에 상기 더미 게이트의 폭보다 넓은 폭을 갖는 장방체를 이루도록 형성됨이 바람직하다. The auxiliary dummy gate may be formed to form a rectangular body having a width wider than the width of the dummy gate at both ends of the dummy gate.

상기 장방체는 상기 더미 게이트를 기준으로 대칭적으로 형성됨이 바람직하다.The rectangular body is preferably formed symmetrically with respect to the dummy gate.

상기 장방체는 상기 더미 게이트를 기준으로 비대칭적으로 형성됨이 바람직하다.The rectangular body is preferably formed asymmetrically with respect to the dummy gate.

상기 보조 더미 게이트는 상기 더미 게이트와 나란히 이격된 바패턴과 상기 더미 게이트와 연결을 이루는 연결패턴을 포함함이 바람직하다. The auxiliary dummy gate preferably includes a bar pattern spaced apart from the dummy gate and a connection pattern connecting the dummy gate.

상기 연결패턴은 복수개가 나란히 이격되고 상기 연결패턴에 의하여 상기 바패턴이 일체로 연결됨이 바람직하다. The plurality of connection patterns may be spaced side by side and the bar pattern is integrally connected by the connection pattern.

상기 보조 더미 게이트는 상기 게이트의 길이를 벗어난 영역에 사각링 형상으로 형성됨이 바람직하다. The auxiliary dummy gate may be formed in a quadrangular ring shape in a region outside the length of the gate.

본 발명의 목적을 달성하기 위한 다른 반도체 메모리 장치의 레이아웃 방법은 리프셀 영역에 최소한 하나 이상의 게이트를 포함하는 트랜지스터를 형성하는 단계; 및 상기 게이트가 형성되는 동일한 레이어에 상기 트랜지스터의 가장자리 게이트의 일측면 이상에 이격되는 더미 게이트를 형성하는 단계;를 포함하며, 상기 더미 게이트는 상기 더미 게이트를 지지하는 지지 패턴을 구비하는 바형태임을 특징으로 한다. Another method of layout of a semiconductor memory device to achieve the object of the present invention comprises forming a transistor including at least one gate in the leaf cell region; And forming a dummy gate spaced apart from at least one side of an edge gate of the transistor on the same layer in which the gate is formed, wherein the dummy gate has a bar shape having a support pattern for supporting the dummy gate. It features.

상기 더미 게이트의 폭은 상기 게이트의 폭보다 적어도 크게 형성됨이 바람직하다. The width of the dummy gate is preferably formed at least larger than the width of the gate.

상기 더미 게이트이 길이는 상기 더미 게이트와 인접하며 상대적으로 길이가 긴 게이트의 길이와 동일하게 형성됨이 바람직하다. Preferably, the dummy gate has a length that is adjacent to the dummy gate and is equal to a length of a relatively long gate.

상기 지지 패턴은 인접하여 연속으로 형성된 상기 더미 게이트의 양단부를 연결하는 연결패턴으로 형성됨이 바람직하다. The support pattern is preferably formed as a connection pattern connecting both ends of the dummy gate formed adjacent to each other continuously.

상기 지지 패턴은 최소한 하나 이상의 상기 더미 게이트 일단부에 상기 더미 게이트의 폭보다 넓은 폭을 갖는 장방체를 이루도록 형성됨이 바람직하다. The support pattern may be formed to form a rectangular shape having a width wider than a width of the dummy gate at one or more ends of the dummy gate.

상기 지지 패턴은 상기 더미 게이트와 인접하며 상대적으로 길이가 짧은 게이트의 길이를 벗어난 영역에 사각링 형상으로 형성됨이 바람직하다.The support pattern may be formed in a rectangular ring shape in a region adjacent to the dummy gate and beyond the length of the relatively short gate.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다. Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.

본 발명은 리프셀 영역에서 불규칙하게 배치된 트랜지스터들 간의 게이트 배치 간격이 일정하도록 트랜지스터들 사이에 더미 게이트를 배치하여 공정 편차 변화를 최소화시켜 게이트의 임계 영역 균일성을 개선함으로써 트랜지스터의 동작 정확도를 향상시키는 반도체 장치의 레이아웃 방법에 관하여 개시한다. The present invention improves the operation accuracy of transistors by placing dummy gates between transistors so that the gate spacing between irregularly arranged transistors in the leaf cell region is constant, thereby minimizing process variation variation, thereby improving the critical region uniformity of the gates. A layout method of a semiconductor device is disclosed.

도 3를 참조하면, 본 발명의 실시예에 따른 반도체 장치는 최소한 하나의 논리 로직을 수행하는 리프셀 영역(1) 단위로 레이아웃되며, 리프셀 영역(1)내에는 다수의 트랜지스터들(TR1 내지 TR7)이 디자인 룰에 따른 트랜지스터 간의 최소 이 격 거리(TD1) 이상 이격되어 불규칙적으로 배치되고, 상기 리프셀 영역(1)의 레이아웃 이후, 이들 다수의 트랜지스터들(TR1 내지 TR7)의 가장자리에 배치된 게이트의 공정 편차의 변화를 줄여 임계 영역 균일성을 유지하기 위해 트랜지스터들(TR1 내지 TR7)의 가장자리에 배치된 게이트와 대응되는 더미 게이트들(DG1 내지 DG8)를 배치한다. Referring to FIG. 3, a semiconductor device according to an embodiment of the present invention is laid out in units of a leaf cell region 1 that performs at least one logic logic, and a plurality of transistors TR1 through 1 in the leaf cell region 1. TR7 is irregularly spaced apart by at least a minimum distance TD1 between transistors according to a design rule, and is disposed at the edges of the plurality of transistors TR1 to TR7 after the layout of the leaf cell region 1. The dummy gates DG1 to DG8 corresponding to the gates disposed at the edges of the transistors TR1 to TR7 are disposed to reduce the variation in the process variation of the gate to maintain the critical region uniformity.

여기서, 더미 게이트들(DG1 내지 DG8)을 형성하는 물질은 다수의 트랜지스터들(TR1 내지 TR7)의 게이트들(G1 내지 G7)을 형성하는 물질과 동일하다.Here, the material forming the dummy gates DG1 to DG8 is the same as the material forming the gates G1 to G7 of the plurality of transistors TR1 to TR7.

그리고, 더미 게이트들(DG1 내지 DG8)이 배치되는 위치는 이웃하는 트랜지스터(TR1 내지 TR7)의 공정 편차 변화를 최소화하기 위해 각 트랜지스터들(TR1 내지 TR7) 사이의 이격 거리(TD1, TD2, TD3)의 크기에 관계 없이 이웃하는 트랜지스터(TR1 내지 TR7)의 가장자리에 배치된 게이트(G1 내지 G7)의 일측면으로부터 동일한 이격 거리(GG)를 두고 배치된다. In addition, the positions where the dummy gates DG1 to DG8 are disposed are spaced apart between the transistors TR1 to TR7 in order to minimize the variation in the process variation of the neighboring transistors TR1 to TR7. Irrespective of the size of the transistors, the gates are disposed at the same distance from the one side of the gates G1 to G7 disposed at the edges of the neighboring transistors TR1 to TR7 at the same distance.

예컨데, 도 4를 참조하면, 트랜지스터(TR1, TR2) 사이에 배치된 더미 게이트(DG2)는 트랜지스터(TR1, TR2)의 게이트(G1, G2)의 가장자리로부터의 동일한 이격 거리(GG)를 두고 배치되어, 트랜지스터(TR2, TR3) 사이에 배치된 더미 게이트(DG3)는 트랜지스터(TR2, TR3)의 게이트(G2, G3)의 가장자리로부터의 동일한 이격 거리(GG)를 두고 배치된다. For example, referring to FIG. 4, the dummy gate DG2 disposed between the transistors TR1 and TR2 is disposed at the same separation distance GG from the edges of the gates G1 and G2 of the transistors TR1 and TR2. Thus, the dummy gates DG3 disposed between the transistors TR2 and TR3 are disposed at the same separation distance GG from the edges of the gates G2 and G3 of the transistors TR2 and TR3.

따라서, 트랜지스터(TR2)의 게이트(G2)는 양측에 동일한 이격 거리(GG)를 두고 배치된 더미 게이트(DG2, DG3)에 의해 공정 편차 변화를 최소화시킬 수 있으므로 임계 영역 균일도가 개선된다. Therefore, the gate G2 of the transistor TR2 can minimize the variation of the process deviation by the dummy gates DG2 and DG3 arranged at equal distances GG on both sides thereof, thereby improving the critical region uniformity.

그 결과, 트랜지스터(TR2)의 드레인 영역(D2)과 소스 영역(S2)에 배치된 각 메탈 콘택(C1, C2, C3)의 가장자리로부터 게이트(G2)의 가장자리까지의 거리(CG1, CG2, CG3)가 같아져서, 게이트(G2)를 통해 흐르는 전류량이 동일하므로, 설계자의 의도대로 트랜지스터(TR2)가 동작할 수 있게 된다. As a result, the distances CG1, CG2, and CG3 from the edges of the metal contacts C1, C2, and C3 disposed in the drain region D2 and the source region S2 of the transistor TR2 to the edge of the gate G2. Are equal, and the amount of current flowing through the gate G2 is the same, so that the transistor TR2 can operate as the designer intends.

한편, 더미 게이트들(DG1 내지 DG8)의 폭(DL)은 공정 편차를 고려하여 트랜지스터들(TR1 내지 TR7)의 게이트들(G1 내지 G7)의 폭(L) 보다 최소한 크게 배치된다. Meanwhile, the width DL of the dummy gates DG1 to DG8 is at least larger than the width L of the gates G1 to G7 of the transistors TR1 to TR7 in consideration of process variation.

그리고, 더미 게이트들(DG1 내지 DG8)의 길이(DW)는 이웃하는 트랜지스터(G1 내지 G7)의 게이트(G1 내지 G7) 길이(L)와 동일하게 배치하며, 이웃하는 트랜지스터(G1 내지 G7)의 게이트(G1 내지 G7) 길이(L, L1)가 서로 다른 경우, 상대적으로 긴 길이를 가진 게이트 길이(L)와 일치시켜 배치한다. The length DW of the dummy gates DG1 to DG8 is the same as the length L of the gates G1 to G7 of the neighboring transistors G1 to G7, and the lengths of the neighboring transistors G1 to G7. When the lengths G and L1 of the gates G1 to G7 are different from each other, the gates G1 to G7 are disposed to match the gate length L having a relatively long length.

예컨데, 게이트 길이(L, L1)가 서로 다른 트랜지스터(TR2, TR3) 사이에 배치된 더미 게이트(DG3)의 길이(DL)는 양측 트랜지스터(TR2, TR3)의 게이트(G2, G3)의 임계 균일성을 모두 충족시킬 수 있도록 상대적으로 긴 트랜지스터(TR2)의 게이트 길이(L)와 일치시킨다. For example, the length DL of the dummy gate DG3 disposed between the transistors TR2 and TR3 having different gate lengths L and L1 is equal to the threshold uniformity of the gates G2 and G3 of the transistors TR2 and TR3. The gate length L of the relatively long transistor TR2 is matched to satisfy all of the characteristics.

그리고, 더미 게이트들(DG1 내지 DG8)의 형태는 이웃하는 트랜지스터들(TR1 내지 TR7) 사이의 이격 거리(TD1, TD2, TD3)의 크기를 고려한 형태로 배치된다. The dummy gates DG1 to DG8 are disposed in a shape in consideration of the sizes of the separation distances TD1, TD2, and TD3 between neighboring transistors TR1 to TR7.

도 3을 참조하여, 더미 게이트들(DG1 내지 DG8)의 형태를 구체적으로 살펴보면, 전술한 바와 같이, 각 트랜지스터들(TR1 내지 TR7) 간에는 디자인 룰에 따른 트랜지스터 간의 최소 이격 거리(TD1)가 존재하며, 각 트랜지스터들(TR1 내지 TR7) 사이의 이격 거리(TD2, TD3)는 디자인 룰에 따른 트랜지스터 간의 최소 이격 거리(TD1)보다 적어도 큰 값을 갖는다. Referring to FIG. 3, the shapes of the dummy gates DG1 to DG8 will be described in detail. As described above, a minimum separation distance TD1 between transistors according to a design rule exists between the transistors TR1 to TR7. The separation distances TD2 and TD3 between the transistors TR1 to TR7 have a value at least greater than the minimum separation distance TD1 between the transistors according to the design rule.

그리고, 더미 게이트들(DG1 내지 DG8)은 트랜지스터들(TR1 내지 TR7) 사이의 이격 거리(TD1, TD2, TD3)의 크기에 관계 없이 이웃하는 트랜지스터(TR1 내지 TR7)의 가장자리에 배치된 게이트(G1 내지 G7)의 일측면으로부터 동일한 이격 거리(GG)를 두고 배치된다. The dummy gates DG1 to DG8 are gate G1 disposed at the edges of the neighboring transistors TR1 to TR7 regardless of the sizes of the separation distances TD1, TD2, and TD3 between the transistors TR1 to TR7. To the same distance (GG) from one side of G7).

따라서, 이웃하는 트랜지스터들(TR1 내지 TR7) 사이의 이격 거리가 디자인 룰에 따른 트랜지스터 간의 최소 이격 거리(TD1) 이하인 경우, 다시말해, 리프셀 영역(1) 가장자리와 마주하는 트랜지스터(TR1, TR7) 사이에 배치되는 더미 게이트들(DG1, DG8)과, 트랜지스터(<TR1, TR2>, <TR2, TR3>, <TR4, TR5>) 사이에 배치되는 더미 게이트들(DG2, DG3, DG5)은 이웃하는 트랜지스터의 게이트들과 평행하는 바형태로 배치된다. Therefore, when the separation distance between neighboring transistors TR1 to TR7 is equal to or less than the minimum separation distance TD1 between transistors according to the design rule, that is, the transistors TR1 and TR7 facing the edge of the leaf cell region 1. The dummy gates DG1 and DG8 disposed between the dummy gates DG2, DG3, and DG5 disposed between the transistors <TR1, TR2>, <TR2, TR3>, <TR4, and TR5> are adjacent to each other. It is arranged in the form of a bar parallel to the gates of the transistor.

여기서, 더미 게이트(DG1, DG8)은 이웃하는 리프셀 영역(미도시)의 가장자리와 마주하여 배치되는 트랜지스터(미도시)를 고려하여 형태를 다르게 배치할 수 있다. Here, the dummy gates DG1 and DG8 may be formed in different shapes in consideration of transistors (not shown) disposed to face edges of neighboring leaf cell regions (not shown).

그리고, 이웃하는 트랜지스터들(TR1 내지 TR7) 사이의 이격 거리(TD2 또는 TD3)가 디자인 룰에 따른 트랜지스터 간의 최소 이격 거리(TD1)보다 큰 경우, 다시말해, 트랜지스터(<TR3, TR4>, <TR5, TR6>, <TR6, TR7>) 사이에 배치되는 더미 게이트들(DG4, DG6, DG7)은 인접하는 각 트랜지스터(<TR3, TR4>, <TR5, TR6>, <TR6, TR7>)에 대응되는 바형태의 더미 게이트가 형성되고, 이들 바형태의 더미 게이트를 끝단을 서로 연결하는 연결 패턴(DD)을 추가함으로써 사각형태로 배치된다. 이러한 사각형태의 더미 게이트(DG6)는 사각형 내부를 게이트의 길이(L) 방향으로 수직 분할하는 바형태의 더미 게이트를 더 포함하는 형태로 배치될 수 있다. When the separation distance TD2 or TD3 between neighboring transistors TR1 to TR7 is larger than the minimum separation distance TD1 between transistors according to the design rule, in other words, the transistors <TR3, TR4>, and <TR5 , The dummy gates DG4, DG6, and DG7 disposed between, TR6>, <TR6, and TR7> correspond to adjacent transistors <TR3, TR4>, <TR5, TR6>, and <TR6, TR7>. The bar-shaped dummy gates are formed, and the bar-shaped dummy gates are arranged in a rectangular shape by adding a connection pattern DD connecting the ends of the bar-shaped dummy gates to each other. The rectangular dummy gate DG6 may be arranged to further include a bar-shaped dummy gate that vertically divides the inside of the rectangle in the direction of the length L of the gate.

한편, 더미 게이트(DG1 내지 DG8)는 플로팅 상태이므로 스스로 지탱할 수 있는 지지 구조로 배치되어야 하는데, 상기 사각형태의 더미 게이트들(DG4, DG6, DG7)은 안정적인 지지 구조인 반면, 바형태의 더미 게이트들(G1, DG2, DG3, DG5, DG8)은 추가적인 지지 구조를 필요로 한다.Meanwhile, since the dummy gates DG1 to DG8 are in a floating state, the dummy gates DG1 to DG8 should be arranged in a supporting structure that can support themselves. The dummy dummy gates DG4, DG6, and DG7 having a rectangular shape have a stable support structure, while the dummy gates having a bar shape are provided. (G1, DG2, DG3, DG5, DG8) require additional support structures.

따라서, 바형태의 더미 게이트들(G1, DG2, DG5, DG8)의 적어도 하나 이상의 끝단에 연결되며 양방향으로 확장된 장방형 헤머 해드(Hammer Head; HH)를 배치한다. 즉, 전술한 바와 같이, 더미 게이트들(DG1 내지 DG7)은 트랜지스터들(TR1 내지 TR7)의 게이트들(G1 내지 G7)과 동일한 물질로 구성되므로, 더미 게이트들(DG1 내지 DG7)과 게이트들(G1 내지 G7)의 이격 조건을 만족하기 위해 헤메 해드(HH)는 게이트들(G1 내지 G7)의 입력 패드(IN)와 겹쳐지지 않도록 배치되어야 한다.Accordingly, a rectangular hammer head HH connected to at least one or more ends of the bar-shaped dummy gates G1, DG2, DG5, and DG8 and extended in both directions is disposed. That is, as described above, since the dummy gates DG1 to DG7 are made of the same material as the gates G1 to G7 of the transistors TR1 to TR7, the dummy gates DG1 to DG7 and the gates ( The head HH must be disposed so as not to overlap the input pad IN of the gates G1 to G7 to satisfy the separation condition of the G1 to G7.

그리고, 바형태의 더미 게이트(DG3)는 상대적으로 게이트 길이(L1)가 짧은 트랜지스터(TR3) 방향으로 연장되어 바형태의 더미 게이트(DG3)의 일면과 사각형을 구성함으로써 헤머 해드를 대신하여 스스로 지탱할 수 있는 지지 구조가 된다. The bar-shaped dummy gate DG3 extends in the direction of the transistor TR3 having a relatively short gate length L1 to form one surface and a quadrangle of the bar-shaped dummy gate DG3 to support itself in place of the hammer head. It becomes the support structure that can be.

그리고, 바형태의 더미 게이트들(DG1, DG8)은 적어도 하나 이상의 끝단에 리프셀 영역(1) 내부 일방향으로 비대칭적으로 확장된 장방형 헤머 해드(HH)를 배치한다. The bar-shaped dummy gates DG1 and DG8 have a rectangular hammer head HH asymmetrically extended in one direction in the leaf cell region 1 at at least one end thereof.

이와 같이, 본 발명은 리프셀 영역 내에 불규칙하게 배치된 다수의 트랜지스 터들의 가장자리에 배치된 게이트로부터 일정한 거리에 더미 게이트 배치함으로써 게이트의 임계 영역 균일도를 향상시켜 공정 편차 변화를 최소화함으로써 트랜지스터의 동작 정확도를 개선한다. As such, the present invention improves the critical region uniformity of the gate by disposing the dummy gate at a predetermined distance from the gate disposed at the edge of the plurality of transistors irregularly arranged in the leaf cell region, thereby minimizing the variation of the process variation. Improve accuracy.

또한, 상기 더미 게이트는 플로팅 상태에서 스스로 지지할 수 있도록 패터닝되어 공정 조건 변화에 용이하게 적응할 수 있다.In addition, the dummy gate is patterned to support itself in a floating state, so that the dummy gate can be easily adapted to changes in process conditions.

따라서, 본 발명에 의하면, 포토 공정과 식각 공정에서 발생할 수 있는 공정 편차의 변화를 최소화할 수 있는 반도체 장치의 레이아웃 방법을 제공하는 효과가 있다. Therefore, according to the present invention, there is an effect of providing a layout method of a semiconductor device capable of minimizing changes in process variations that may occur in a photo process and an etching process.

또한, 본 발명에 의하면, 트랜지스터의 이격 거리와 주변 게이트의 길이를 고려하여 더미 게이트를 배치함으로써 공정 편차를 최소화하는 반도체 장치의 레이아웃 방법을 제공하는 효과가 있다. In addition, according to the present invention, there is an effect of providing a layout method of a semiconductor device that minimizes the process variation by disposing the dummy gate in consideration of the separation distance of the transistor and the length of the peripheral gate.

또한, 본 발명에 의하면, 상기 더미 게이트를 지탱할 수 있는 패턴을 제공함으로써 공정 과정 변화에 의해 발생하는 더미 게이트 불량을 방지하는 반도체 장치의 레이아웃 방법을 제공하는 효과가 있다.In addition, according to the present invention, by providing a pattern capable of supporting the dummy gate, there is an effect of providing a layout method of a semiconductor device for preventing a dummy gate failure caused by a change in process.

또한, 본 발명에 의하면, 상기 더미 게이트에 의해 게이트의 임계 영역 균일도를 향상시킴으로써 트랜지스터의 동작 정확도을 개선하는 반도체 장치의 레이아웃 방법을 제공하는 효과가 있다.Further, according to the present invention, there is an effect of providing a layout method of a semiconductor device which improves the operation accuracy of a transistor by improving the critical region uniformity of the gate by the dummy gate.

Claims (16)

기판 상에 트랜지스터 형성을 위한 적어도 하나 이상의 게이트를 형성하는 단계;Forming at least one gate for forming a transistor on the substrate; 상기 게이트와 동일 레이어에 상기 게이트와 같은 길이의 더미 게이트를 상기 게이트의 일측면 이상에 이격되게 형성하는 단계; 및Forming dummy gates having the same length as the gates on at least one side of the gate in the same layer as the gates; And 상기 게이트와 동일 레이어에 상기 게이트와 이격되면서 상기 더미 게이트와 일체를 이루는 보조 더미 게이트를 형성하는 단계;Forming an auxiliary dummy gate integral with the dummy gate while being spaced apart from the gate on the same layer as the gate; 를 구비함을 특징으로 하는 반도체 장치의 레이아웃 방법.Layout method of a semiconductor device characterized in that it comprises a. 제 1 항에 있어서,The method of claim 1, 상기 보조 더미 게이트는 The auxiliary dummy gate is 상기 더미 게이트의 일단부에 상기 더미 게이트의 폭보다 넓은 폭을 갖는 장방체를 이루도록 형성됨을 특징으로 하는 반도체 장치의 레이아웃 방법.And a rectangular body having a width wider than a width of the dummy gate at one end of the dummy gate. 제 2 항에 있어서,The method of claim 2, 상기 장방체는 상기 더미 게이트를 기준으로 대칭적으로 형성됨을 특징으로 하는 반도체 장치의 레이아웃 방법.And the rectangular body is formed symmetrically with respect to the dummy gate. 제 2 항에 있어서,The method of claim 2, 상기 장방체는 상기 더미 게이트를 기준으로 비대칭적으로 형성됨을 특징으로 하는 반도체 장치의 레이아웃 방법.And the rectangular body is asymmetrically formed with respect to the dummy gate. 제 1 항에 있어서,The method of claim 1, 상기 보조 더미 게이트는 The auxiliary dummy gate is 상기 더미 게이트의 양단부에 상기 더미 게이트의 폭보다 넓은 폭을 갖는 장방체를 이루도록 형성됨을 특징으로 하는 반도체 장치의 레이아웃 방법.And a rectangular body having a width wider than that of the dummy gate at both ends of the dummy gate. 제 5 항에 있어서,The method of claim 5, wherein 상기 장방체는 상기 더미 게이트를 기준으로 대칭적으로 형성됨을 특징으로 하는 반도체 장치의 레이아웃 방법.And the rectangular body is formed symmetrically with respect to the dummy gate. 제 5 항에 있어서,The method of claim 5, wherein 상기 장방체는 상기 더미 게이트를 기준으로 비대칭적으로 형성됨을 특징으로 하는 반도체 장치의 레이아웃 방법.And the rectangular body is asymmetrically formed with respect to the dummy gate. 제 1 항에 있어서,The method of claim 1, 상기 보조 더미 게이트는 The auxiliary dummy gate is 상기 더미 게이트와 나란히 이격된 바패턴과 상기 더미 게이트와 연결을 이루는 연결패턴을 포함함을 특징으로 하는 반도체 장치의 레이아웃 방법.And a bar pattern spaced apart from the dummy gate, and a connection pattern connected to the dummy gate. 제 8 항에 있어서,The method of claim 8, 상기 연결패턴은 복수개가 나란히 이격되고 상기 연결패턴에 의하여 상기 바패턴이 일체로 연결됨을 특징으로 하는 반도체 장치의 레이아웃 방법.The plurality of connection patterns are arranged side by side and the bar pattern is a method of laying a semiconductor device, characterized in that integrally connected by the connection pattern. 제 1 항에 있어서,The method of claim 1, 상기 보조 더미 게이트는The auxiliary dummy gate is 상기 게이트의 길이를 벗어난 영역에 사각링 형상으로 형성됨을 특징으로 하는 반도체 장치의 레이아웃 방법.And a rectangular ring shape in a region outside the length of the gate. 리프셀 영역에 최소한 하나 이상의 게이트를 포함하는 트랜지스터를 형성하는 단계; 및Forming a transistor including at least one gate in the leaf cell region; And 상기 게이트가 형성되는 동일한 레이어에 상기 트랜지스터의 가장자리 게이트의 일측면 이상에 이격되는 더미 게이트를 형성하는 단계;를 포함하며, And forming a dummy gate spaced apart from at least one side of an edge gate of the transistor on the same layer in which the gate is formed. 상기 더미 게이트는 상기 더미 게이트를 지지하는 지지 패턴을 구비하는 바형태임을 특징으로 하는 반도체 메모리 장치의 레이아웃 방법.And the dummy gate has a bar shape having a support pattern for supporting the dummy gate. 제 11 항에 있어서, The method of claim 11, 상기 더미 게이트의 폭은 상기 게이트의 폭보다 적어도 크게 형성됨을 특징으로 하는 반도체 메모리 장치의 레이아웃 방법.And the width of the dummy gate is at least greater than the width of the gate. 제 11 항에 있어서, The method of claim 11, 상기 더미 게이트이 길이는 상기 더미 게이트와 인접하며 상대적으로 길이가 긴 게이트의 길이와 동일하게 형성됨을 특징으로 하는 반도체 메모리 장치의 레이아웃 방법. And the length of the dummy gate is equal to the length of the relatively long gate adjacent to the dummy gate. 제 11 항에 있어서, The method of claim 11, 상기 지지 패턴은 인접하여 연속으로 형성된 상기 더미 게이트의 양단부를 연결하는 연결 패턴으로 형성됨을 특징으로 하는 반도체 메모리 장치의 레이아웃 방법.And the support pattern is formed as a connection pattern connecting both ends of the dummy gate to be adjacent to each other. 제 11 항에 있어서, The method of claim 11, 상기 지지 패턴은 최소한 하나 이상의 상기 더미 게이트 일단부에 상기 더미 게이트의 폭보다 넓은 폭을 갖는 장방체를 이루도록 형성됨을 특징으로 하는 반도체 메모리 장치의 레이아웃 방법. And the support pattern is formed in at least one end of the dummy gate to form a rectangular shape having a width wider than the width of the dummy gate. 제 11 항에 있어서, The method of claim 11, 상기 지지 패턴은 상기 더미 게이트와 인접하며 상대적으로 길이가 짧은 게이트의 길이를 벗어난 영역에 사각링 형상으로 형성됨을 특징으로 하는 반도체 메모리 장치의 레이아웃 방법. And the support pattern is formed in a rectangular ring shape in a region adjacent to the dummy gate and beyond a length of a relatively short gate.
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