KR100835979B1 - 스위칭 바이어스를 갖는 전압 제어 발진기 - Google Patents

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Abstract

본 발명은 스위칭 바이어스를 갖는 전압 제어 발진기에 관한 것으로, 스위칭 바이어스 기술을 전압 제어 발진기에 적용함으로써, 바이어스 회로의 플리커 노이즈를 줄여 위상 잡음 특성을 향상시키면서도 전체 칩 면적을 감소시켜 집적화를 도모할 수 있으며, 또한, 바이어스 회로에 인가되는 공통모드 전압을 발진 파형에 네거티브 피드백시켜 외부조건의 변화에 대하여 발진 파형의 크기를 안정화시킬 수 있는 것을 특징으로 한다.
VCO, 스위칭 바이어스(Switching bias), 크기 제어(Amplitude control)

Description

스위칭 바이어스를 갖는 전압 제어 발진기{Voltage controlled oscillator with the switching bias}
도 1은 종래의 전압 제어 발진기의 회로도이다.
도 2a 및 도 2b는 본 발명의 제 1 실시예에 따른 전압 제어 발진기의 블록도 및 회로도이다.
도 3a 및 도 3b는 네거티브 피크 검출기 및 포지티브 피크 검출기의 회로도이다.
도 4a 및 도 4b는 본 발명의 제 2 실시예에 따른 전압 제어 발진기의 블록도 및 회로도이다.
도 5는 본 발명의 제 3 실시예에 따른 전압 제어 발진기의 회로도이다.
도 6 내지 도 8은 종래의 전압 제어 발진기와 본 발명의 전압 제어 발진기에 대하여 주파수 튜닝, 공정 변화, 온도 변화에 대한 발진 파형의 크기 특성을 모의 실험한 결과를 나타낸 도면이다.
도 9는 종래의 전압 제어 발진기와 본 발명의 전압 제어 발진기의 위상 잡음 특성을 나타낸 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
10, 100 : 전압 제어 발진기
12, 120 : LC 공진 회로
14, 140 : 손실 보상 회로
16, 160 : 바이어스 회로
180 : 피크 검출기
190 : 스위칭 회로
본 발명은 스위칭 바이어스를 갖는 전압 제어 발진기에 관한 것으로, 더 자세하게는 스위칭 바이어스 기술을 전압 제어 발진기에 적용하여 위상 잡음 특성을 향상시키고 발진 파형의 크기를 안정화시킬 수 있는 전압 제어 발진기에 관한 것이다.
일반적으로 전압 제어 발진기는 전압 조절로 가변 커패시터의 커패시턴스를 변화시켜 주파수를 조절하는 발진기를 의미한다. 이러한 전압 제어 발진기는 모든 전기 통신 시스템의 없어서는 안 될 부분으로서, 소정의 신호에 대한 주파수를 상향 변환(up-conversion) 하거나 또는 하향 변환(down-conversion)할 때 사용될 수 있다.
도 1은 종래의 전압 제어 발진기의 회로도로서, 특히 바이어스 회로의 플리커 노이즈를 억제하기 위한 전압 제어 발진기의 회로도이다.
도 1에 도시된 바와 같이, 전압 제어 발진기(10)는, LC 공진 회로(12), 손실 보상을 위한 손실 보상 회로(14), 바이어스 전류를 제공하는 바이어스 회로(16)로 구성되며, 그 연결 관계를 간략하게 설명하면 다음과 같다.
우선, 전원단자(VDD)와 제 1 및 제 2 노드(Q11 및 Q12) 사이에 제 1 인덕터(L1) 및 제 2 인덕터(L2)가 각각 접속되고, 제어전압단자(VC)와 제 1 노드(Q11) 사이에 제 1 버랙터(CV1)가 접속되며, 제어전압단자(VC)와 제 2 노드(Q12) 사이에 제 2 버랙터(CV2)가 접속된다. 제 1 노드(Q11)와 제 2 노드(Q12) 및 제 3 노드(Q13) 사이에 제 1 NMOS 트랜지스터(M1)의 드레인, 게이트 및 소스 단자가 각각 접속되고, 제 2 노드(Q12)와 제 1 노드(Q11) 및 제 3 노드(Q13) 사이에 제 2 NMOS 트랜지스터(M2)의 드레인, 게이트 및 소스 단자가 각각 접속된다. 제 3 노드(Q13)와 제 4 노드(Q14) 사이에 제 3 인덕터(L3)가 접속되고, 제 3 노드(Q13)와 접지단자(GND) 사이에 제 1 커패시터(C1)가 연결된다. 제 4 노드(Q14)와 바이어스 전압단자(VB) 및 접지단자(GND) 사이에 제 3 NMOS 트랜지스터(M3)의 드레인, 게이트 및 소스 단자가 각각 접속된다. 제 4 노드(Q14)와 접지단자(GND) 사이에 제 2 커패시터(C2)가 접속된다.
상기와 같은 전압 제어 발진기(10)에서, 바이어스 회로(16)의 플리커 노이즈가 발진 파형에 업컨버젼(up-conversion)되는 경우 이로 인해 위상 잡음 특성이 저해될 수 있다.
이를 위해, 손실 보상 회로(14)와 바이어스 회로(16) 사이에 제 3 인덕터(L3) 및 제 1 커패시터(C1)를 병렬로 연결하고, 2배의 발진 주파수에서 공진시켜 제 3 노드(Q13)가 2배의 발진 주파수에서 높은 임피던스 값을 갖도록 함으로써, 바 이어스 회로(16)에서 발생하는 플리커 노이즈가 발진 노드에 영향을 적게 미치도록 하는 방법이 개시되어 있다.
이는 손실 보상 회로와 바이어스 회로 사이에 병렬 LC 공진 회로를 달아 그 공진 주파수가 발진 주파수의 2배가 되도록 설계하면, 바이어스 회로의 플리커 노이즈가 발진 파형에 영향을 미치는 것을 줄일 수 있다는 연구 결과를 이용한 것으로, 이 연구 결과는 Emad Hegazi에 의해 "A filtering technique to lower LC oscillator phase noise"(IEEE Journal Solid-state circuits, 2001년 12월)에 기술되어 있다.
그러나, 상기와 같은 전압 제어 발진기(10)는 부피가 큰 인덕터(L3)를 사용해야 하므로, 이로 인해 집적회로 설계시 칩 면적이 증가하고, 발진주파수의 2배 주파수를 제외한 다른 주파수 성분은 제 3 노드(Q13)에서 억제되지 못하는 문제점을 갖고 있다.
또한, 상기와 같은 전압 제어 발진기는 주파수 튜닝, 공정 변화 및 온도 변화 등의 외부조건의 변화에 대하여 발진 파형의 크기가 큰 폭으로 변하므로, 이로 인해 전압 제어 발진기의 동작이 불안정하게 되는 문제점을 갖고 있다.
본 발명은 상기한 문제점을 해결하기 위해 안출된 것으로, 본 발명의 목적은 스위칭 바이어스 기술을 전압 제어 발진기에 적용하여 바이어스 회로의 플리커 노이즈를 줄여 위상 잡음 특성을 향상시키면서도 전체 칩 면적을 감소시켜 집적화를 도모할 수 있도록 하는 것이다.
또한, 본 발명의 다른 목적은 바이어스 회로에 인가되는 공통모드 전압을 발진 파형에 네거티브 피드백시켜 외부조건의 변화에 대하여 전압 제어 발진기의 발진 파형의 크기가 안정화되도록 하는 것이다.
상기 목적을 달성하기 위하여 본 발명에 따른 스위칭 바이어스를 갖는 전압 제어 발진기는, 입력전압에 따라 공진 주파수를 발진시키는 LC 공진 회로; 상기 발진된 공진 주파수를 증폭하는 제 1, 2 트랜지스터로 이루어진 손실 보상 회로; 상기 제 1, 2 트랜지스터에 바이어스 전류를 제공하기 위한 제 3, 4 트랜지스터로 이루어진 바이어스 회로; 및 상기 LC 공진 회로의 발진 파형에서 피크값을 검출하여 상기 바이어스 회로의 제 3, 4 트랜지스터에 인가하는 제 5, 6 트랜지스터와 제 3, 4 커패시터로 이루어진 피크 검출기를 포함하는 것을 특징으로 한다.
또한, 상기 목적을 달성하기 위하여 본 발명에 따른 스위칭 바이어스를 갖는 전압 제어 발진기는, 입력전압에 따라 공진 주파수를 발진시키는 LC 공진 회로; 상기 발진된 공진 주파수를 증폭하는 제 1, 2 트랜지스터로 이루어진 손실 보상 회로; 상기 제 1, 2 트랜지스터에 바이어스 전류를 제공하기 위한 제 3, 4 트랜지스터로 이루어진 바이어스 회로; 및 상기 LC 공진 회로의 발진 파형에 따라 상기 바이어스 회로의 제 3, 4 트랜지스터를 온-오프시키는 스위칭 회로를 포함하는 것을 특징으로 한다.
또한, 상기 목적을 달성하기 위하여 본 발명에 따른 스위칭 바이어스를 갖는 전압 제어 발진기는, 입력전압에 따라 공진 주파수를 발진시키는 LC 공진 회로; 상 기 발진된 공진 주파수를 증폭하는 제 1, 2 트랜지스터로 이루어진 손실 보상 회로; 상기 제 1, 2 트랜지스터에 바이어스 전류를 제공하기 위한 제 3, 4 트랜지스터로 이루어진 바이어스 회로; 상기 LC 공진 회로의 발진 파형에서 피크값을 검출하여 상기 바이어스 회로의 제 3, 4 트랜지스터에 인가하는 제 5, 6 트랜지스터와 제 3, 4 커패시터로 이루어진 피크 검출기; 및 상기 LC 공진 회로의 발진 파형에 따라 상기 바이어스 회로의 제 3, 4 트랜지스터를 온-오프시키는 스위칭 회로를 포함하는 것을 특징으로 한다.
본 발명을 설명하기에 앞서, 바이어스 전류를 흘려주는 MOS 트랜지스터의 게이트에 정전압원을 인가하는 대신 스위칭 바이어스 기술을 사용하면 플리커 노이즈를 5 dB 내지 7dB 정도 줄일 수 있다는 연구 결과가 A. P. van der Wel에 의하여 "MOSFET 1/f Noise Measurement Under Switched Bias Conditions"(IEEE Electron Device Letters, 2000년 1월)에 기술되어 있다.
이와 같은 연구 결과에 따라, 본 발명에서는 스위칭 바이어스 기술을 전압 제어 발진기에 적용하여, 즉, 전압 제어 발진기의 발진 파형을 바이어스 회로의 스위칭을 위해 사용함으로써, 위상 잡음 특성을 향상시키고 발진 파형의 크기가 안정화되도록 하였으며, 이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세히 설명한다.
도 2a 및 도 2b는 본 발명의 제 1 실시예에 따른 전압 제어 발진기의 블록도 및 회로도이다.
도 2a 및 도 2b에 도시된 바와 같이, 본 발명의 제 1 실시예에 따른 전압 제어 발진기(100)는, 입력전압에 따라 공진 주파수를 발진시키는 LC 공진 회로(120)와, 상기 LC 공진 회로(120)로부터 발진된 공진 주파수를 증폭하여 손실을 보상하는 손실 보상 회로(140)와, 상기 손실 보상 회로(140)에 바이어스 전류를 제공하기 위한 바이어스 회로(160)와, 상기 LC 공진 회로(120)의 발진 파형에서 피크값을 검출하여 상기 바이어스 회로(160)에 인가하는 피크 검출기(180)로 구성되어 있다.
상기 LC 공진 회로(120)는 제 1 인덕터(L1) 및 제 2 인덕터(L2)와 제 1 버랙터(CV1) 및 제 2 버랙터(CV2)를 포함하며, 상기 손실 보상 회로(140)는 제 1 NMOS 트랜지스터(M1) 및 제 2 NMOS 트랜지스터(M2)를 포함하고 있다.
또한, 상기 바이어스 회로(160)는 제 3 NMOS 트랜지스터(M3) 및 제 4 NMOS 트랜지스터(M4)를 포함하며, 상기 피크 검출기(180)는 제 5 NMOS 트랜지스터(M5) 및 제 6 NMOS 트랜지스터(M6)와 제 3 커패시터(C3) 및 제 4 커패시터(C4)를 포함하고 있다.
상기 각 회로의 연결 관계에 대하여 더 자세히 설명하면 다음과 같다.
전원단자(VDD)와 제 1 노드(Q21) 및 제 2 노드(Q22) 사이에 제 1 인덕터(L1) 및 제 2 인덕터(L2)가 각각 접속되며, 제어전압단자(VC)와 제 1 노드(Q21) 및 제 2 노드(Q22) 사이에 각각 제 1 버랙터(CV1) 및 제 2 버랙터(CV2)가 접속된다. 여기에서, 상기 제 1 노드(Q21) 및 제 2 노드(Q22)는 상기 LC 공진 회로(120)의 일단 및 타단에 연결된 발진 노드를 의미한다.
상기 제 1 노드(Q21), 제 2 노드(Q22) 및 제 3 노드(Q23) 사이에 제 1 NMOS 트랜지스터(M1)의 드레인, 게이트 및 소스 단자가 각각 접속된다. 제 2 노드(Q22), 제 1 노드(Q21) 및 제 3 노드(Q23) 사이에 제 2 NMOS 트랜지스터(M2)의 드레인, 게이트 및 소스 단자가 각각 접속된다. 여기에서, 상기 제 3 노드(Q23)는 제 1, 2 NMOS 트랜지스터(M1, M2)의 공통 노드를 의미한다.
상기 제 3 노드(Q23), 제 6 노드(Q26) 및 접지단자(GND) 사이에 제 3 NMOS 트랜지스터(M3)의 드레인, 게이트 및 소스 단자가 각각 접속된다. 제 3 노드(Q23), 제 6 노드(Q26) 및 접지단자(GND) 사이에 제 4 NMOS 트랜지스터(M4)의 드레인, 게이트 및 소스 단자가 각각 접속된다. 여기에서, 상기 제 6 노드(Q26)는 제 5, 6 NMOS 트랜지스터(M5, M6)의 공통 노드를 의미한다.
상기 제 1 노드(Q21), 제 2 노드(Q22) 및 제 6 노드(Q26) 사이에 제 5 NMOS 트랜지스터(M5)의 드레인, 게이트 및 소스 단자가 각각 접속된다. 제 2 노드(Q22), 제 1 노드(Q21) 및 제 6 노드(Q26) 사이에 제 6 NMOS 트랜지스터(M6)의 드레인, 게이트 및 소스 단자가 각각 접속된다. 제 6 노드(Q26)와 접지단자(GND)사이에 제 3 커패시터(C3) 및 제 4 커패시터(C4)가 각각 접속된다.
상기 피크 검출기(180)는 발진 노드(Q21, Q22)의 발진 파형에서 피크값(VK)을 검출하여 검출된 발진 파형의 피크값(VK)을 바이어스 회로(160)에 인가한다.
여기에서, 상기 LC 공진 회로(120)의 두 차동 출력 파형은 크기가 같고 π의 위상차이가 나므로, 이를 각각 A sin(ωt+φ), A sin(ωt+π+φ)라 하고, 피크 검출기(180)의 DC값과 바이어스 회로(160)의 전류값을 각각 VK, IOSC 라 하면, 발진 파 형의 크기(A)는 바이어스 전류(IOSC)와 비례관계를 갖는다. 즉, 바이어스 전류(IOSC)가 증가하면 발진 파형의 크기(A)가 커지고 바이어스 전류(IOSC)가 감소하면 발진 파형의 크기(A)도 작아진다.
여기에서, 상기 발진 파형의 크기(A)가 증가하면, 피크 검출기(180)의 포지티브 피크값은 증가하고 네거티브 피크값은 감소하게 된다.
즉, 상기 바이어스 회로(160)가 NMOS 트랜지스터로 구성되는 경우, 상기 피크 검출기(180)는 네거티브 피크값을 검출할 수 있는 네거티브 피크 검출기로 구성되어야 하며, 상기 네거티브 피크 검출기에 대하여 다음의 도 3a를 참조하여 더 자세히 설명하면 다음과 같다.
도 3a는 네거티브 피크 검출기의 회로도이다.
도 3a를 참조하면, 네거티브 피크 검출기는, 제 1 노드(Q21)와 제 2 노드(Q22) 및 제 6 노드(Q26) 사이에 제 5 NMOS 트랜지스터(MN5)의 드레인, 게이트 및 소스 단자가 각각 접속되고, 제 6 NMOS 트랜지스터(MN6)의 게이트, 드레인 및 소스 단자가 각각 접속된다. 제 6 노드(Q26)와 접지단자(GND) 사이에는 제 3 커패시터(C3) 및 제 4 커패시터(C4)가 각각 접속된다.
이와 같이 구성된 네거티브 피크 검출기에서, 제 1 노드(Q21)와 제 2 노드(Q22)는 차동으로 동작하는 LC 공진 회로(120)의 발진 노드(Q21, Q22)에 각각 연결되어, 두 차동 출력 노드의 전위차가 발생할 때마다 상보적으로 제 5 NMOS 트랜지스터(MN5)와 제 6 NMOS 트랜지스터(MN6)가 온-오프 동작을 하여, 제 3 커패시 터(C3)와 제 4 커패시터(C4)에 발진 파형의 네거티브 피크값을 충전시킨다.
다시 도 2b를 참조하면, 바이어스 전류(IOSC)가 증가하여 발진 파형의 크기가 커지면, 네거티브 피크 검출기(180)에서 검출되는 발진 파형의 네거티브 피크값이 감소하게 되며, 감소된 네거티브 피크값이 바이어스 회로(160)의 공통모드 전압으로 인가됨에 따라 바이어스 전류(IOSC)가 다시 감소하게 되어, 결과적으로 발진 파형의 크기가 감소된다.
즉, 피크 검출기(180)에서 검출된 발진 파형의 피크값을 다시 발진 파형에 네거티브 피드백시킴으로써 발진 파형의 크기를 안정화시킬 수 있게 되는 것이다.
한편, 상기 바이어스 회로(160)가 PMOS 트랜지스터로 구성되는 경우, 상기 발진 파형의 크기(A)가 증가하면, 피크 검출기(180)의 네거티브 피크값은 증가하고 포지티브 피크값은 감소하게 된다. 이에 따라 상기 피크 검출기(180)는 포지티브 피크값을 검출할 수 있는 포지티브 피크 검출기로 구성되어야 하며, 상기 포지티브 피크 검출기에 대하여 다음의 도 3b를 참조하여 더 자세히 설명하면 다음과 같다.
도 3b는 포지티브 피크 검출기의 회로도이다.
도 3b를 참조하면, 포지티브 피크 검출기는, 제 1 노드(Q21)와 제 2 노드(Q22) 및 제 6 노드(Q26) 사이에 제 5 PMOS 트랜지스터(MP5)의 소스, 게이트 및 드레인 단자가 각각 접속되고, 제 6 PMOS 트랜지스터(MP6)의 게이트, 소스 및 드레인 단자가 각각 접속된다. 제 6 노드(Q26)와 접지단자(GND) 사이에는 제 3 커패시터(C3) 및 제 4 커패시터(C4)가 각각 접속된다.
이와 같이 구성된 포지티브 피크 검출기에서, 제 1 노드(Q21)와 제 2 노드(Q22)는 차동으로 동작하는 LC 공진 회로(120)의 발진 노드(Q21, Q22)에 각각 연결되어, 두 차동 출력 노드의 전위차가 발생할 때마다 상보적으로 제 5 PMOS 트랜지스터(MP5)와 제 6 NMOS 트랜지스터(MP6)가 온-오프 동작을 하여, 제 3 커패시터(C3)와 제 4 커패시터(C4)에 발진 파형의 포지티브 피크값을 충전시킨다.
즉, 바이어스 전류(IOSC)가 증가하여 발진 파형의 크기가 커지면, 포지티브 피크 검출기(180)에서 검출되는 포지티브 피크값이 감소하게 되며, 감소된 포지티브 피크값이 바이어스 회로(160)에 인가됨에 따라 바이어스 전류(IOSC)가 다시 감소하게 되어, 결과적으로 발진 파형의 크기가 감소된다.
이와 같이, 피크 검출기(180)에서 검출된 발진 파형의 피크값을 바이어스 회로(160)의 공통모드 전압으로 인가함으로써, 발진 파형의 피크값을 다시 발진 파형에 네거티브 피드백시키는 회로 구조가 되며, 이에 따라 바이어스 전류값(IOSC)과 발진 파형의 크기(A)간의 비례 관계에 의해 발진 파형의 크기(A)가 제어되어 발진이 정상상태에 도달하였을 때 발진 파형의 크기(A)를 안정화시킬 수 있다.
도 4a 및 도 4b는 본 발명의 제 2 실시예에 따른 전압 제어 발진기의 블록도 및 회로도이다.
본 발명의 제 2 실시예에 따른 전압 제어 발진기는, 상술한 도 2a 및 도 2b의 구조에 스위칭 회로(190)를 추가하여 스위칭 바이어스 기술을 적용한 구조로, 피크 검출기(180)의 출력에 제 1 저항(R1) 및 제 2 저항(R2)을 연결하고, 발진 노 드(Q41, Q42)에 제 1 커패시터(C1) 및 제 2 커패시터(C2)를 연결하여 스위칭 회로(190)를 구성한다.
여기에서, 상기 스위칭 회로(190)의 출력값은 각각 VK + A sin(ωt+φ), VK + A sin(ωt+π+φ)가 되며, 이 출력값은 바이어스 회로(160)에 인가되어 바이어스 회로(160)의 트랜지스터들을 온-오프 시키게 된다.
이에 따라, 바이어스 회로(160)에 사용되는 MOS 트랜지스터의 플리커 노이즈가 감소되어 전압 제어 발진기(100)의 위상 잡음 특성이 향상되는데, 이에 대하여 더 자세히 설명하면 다음과 같다.
발진 노드(Q41, Q42)의 발진 파형이 제 1 커패시터(C1) 및 제 2 커패시터(C2)를 통해 바이어스 회로(160)에 인가되어 제 3 NMOS 트랜지스터(M3) 및 제 4 NMOS 트랜지스터(M4)를 온-오프 시키는데, 제 3 NMOS 트랜지스터(M3)가 발진 파형의 반주기 동안 온일 때 제 4 NMOS 트랜지스터(M4)는 오프되고, 제 3 NMOS 트랜지스터(M3)가 발진파형의 반주기 동안 오프일 때 제 4 NMOS 트랜지스터(M4)는 온된다.
즉, 이와 같은 제 3, 4 NMOS 트랜지스터(M3, M4)의 스위칭 동작을 통해 바이어스 회로(160)의 플리커 노이즈가 줄어들어 위상 잡음 특성이 향상되는 것이다.
또한, 발진 노드(Q41, Q42)에서 발진 파형의 크기가 커지면, 피크 검출기(180)의 출력 노드(Q46)의 전위가 낮아지게 된다. 이에 따라 바이어스 회로(160)를 구성하는 제 3 NMOS 트랜지스터(M3) 및 제 4 NMOS 트랜지스터(M4)의 게이트 단 자의 공통모드 전위 또한 낮아지게 되며, 결과적으로 LC 공진 회로(120)에 흐르는 전류가 감소하여 발진 파형이 감소된다.
즉, 이와 같은 네거티브 피드백 구조를 통해 발진 파형의 크기가 제어되어 발진이 정상상태에 도달하였을 때 발진 파형의 크기가 안정화되는 효과를 갖는다.
한편, 상기 바이어스 회로(160)는 LC 공진 회로(120)의 원활한 발진 동작을 위해 차동으로 구성될 수 있는데, 이에 대하여 더 자세히 설명하면 다음과 같다.
도 5는 본 발명의 제 3 실시예에 따른 전압 제어 발진기의 회로도이다.
우선, 전원단자(VDD)와 제 1 노드(Q51) 및 제 2 노드(Q52) 사이에 제 1 인덕터(L1) 및 제 2 인덕터(L2)가 각각 접속된다. 제어전압단자(VC)와 제 1 노드(Q51) 및 제 2 노드(Q52) 사이에 각각 제 1 버랙터(CV1) 및 제 2 버랙터(CV2)가 접속된다. 제 1 노드(Q51), 제 2 노드(Q52) 및 제 3 노드(Q53) 사이에 제 1 NMOS 트랜지스터(M1)의 드레인, 게이트 및 소스 단자가 각각 접속된다. 제 2 노드(Q52), 제 1 노드(Q51) 및 제 4 노드(Q54) 사이에 제 2 NMOS 트랜지스터(M2)의 드레인, 게이트 및 소스 단자가 각각 접속된다. 제 4 노드(Q54), 제 5 노드(Q55) 및 접지단자(GND) 사이에 제 3 NMOS 트랜지스터(M3)의 드레인, 게이트 및 소스 단자가 각각 접속된다. 제 3 노드(Q53), 제 6 노드(Q56) 및 접지단자(GND) 사이에 제 4 NMOS 트랜지스터(M4)의 드레인, 게이트 및 소스 단자가 각각 접속된다. 제 1 노드(Q51), 제 2 노드(Q52) 및 제 7 노드(Q57) 사이에 제 5 NMOS 트랜지스터(M5)의 드레인, 게이트 및 소스 단자가 각각 접속된다. 제 2 노드(Q52), 제 1 노드(Q51) 및 제 7 노드(Q57) 사이에 제 6 NMOS 트랜지스터(M6)의 드레인, 게이트 및 소스 단자가 각각 접속된 다. 제 1 노드(Q51)와 제 5 노드(Q55) 사이에 제 1 커패시터(C1)가 접속된다. 제 2 노드(Q52)와 제 6 노드(Q56) 사이에 제 2 커패시터(C2)가 접속된다. 제 7 노드(Q57)와 접지단자(GND) 사이에 제 3 커패시터(C3) 및 제 4 커패시터(C4)가 각각 접속된다. 제 7 노드(Q57)와 제 5 노드(Q55) 및 제 6 노드(Q56) 사이에 각각 제 1 저항(R1) 및 제 2 저항(R2)이 접속된다. 제 3 노드(Q53)와 제 4 노드(Q54) 사이에 제 5 커패시터(C5)가 접속된다. 여기에서, 제 5 커패시터(C5)는 손실을 보상하는 부성저항 성분을 증가시키기 위해 사용되었다.
이와 같은 구조의 전압 제어 발진기에 있어서, 제 3 NMOS 트랜지스터(M3) 및 제 4 NMOS 트랜지스터(M4)의 드레인 단자는 제 2 NMOS 트랜지스터(M2) 및 제 1 NMOS 트랜지스터(M1)의 소스 노드에 각각 연결되어 바이어스 회로(160)가 차동 동작을 하도록 구성되어 있다.
이를 더 자세히 설명하면, 제 1 노드(Q51)와 제 2 노드(Q52) 사이에, 제 1 커패시터(C1)를 통해 제 3 NMOS 트랜지스터(M3)와 제 2 NMOS 트랜지스터(M2)가 π의 위상차이를 갖고 연결되며, 제 2 커패시터(C2)를 통해 제 4 NMOS 트랜지스터(M4)와 제 1 NMOS 트랜지스터(M1) 역시 π의 위상차이를 갖고 연결된다. 이에 따라 제 3 NMOS 트랜지스터(M3) 및 제 2 NMOS 트랜지스터(M2)가 발진 파형의 반주기 동안 온일 때 제 4 NMOS 트랜지스터(M4) 및 제 1 NMOS 트랜지스터(M1)는 오프되고, 반대로 제 3 NMOS 트랜지스터(M3) 및 제 2 NMOS 트랜지스터(M2)가 발진파형의 반주기 동안 오프일 때 제 4 NMOS 트랜지스터(M4) 및 제 1 NMOS 트랜지스터(M1)는 온된다.
즉, 이와 같은 바이어스 회로(160)의 차동 동작에 따라 주파수 튜닝, 공정 변화 및 온도 변화 등으로 외부 조건이 변화되어도 LC 공진 회로(120)에서 원활한 발진이 이루어질 수 있으며, 또한 발진 파형의 크기가 일정한 값을 유지하며 안정화될 수 있다.
도 6 내지 도 8은 종래의 전압 제어 발진기와 본 발명의 전압 제어 발진기에 대하여 주파수 튜닝, 공정 변화, 온도 변화에 대한 발진 파형의 크기 특성을 모의 실험한 결과를 나타낸 도면이다.
동일한 조건하에서 결과를 얻기 위해 종래의 전압 제어 발진기와 본 발명의 전압 제어 발진기는 동일한 발진 주파수와 전력소모를 갖도록 설계되었다.
도 6에서 알 수 있는 바와 같이, 주파수 튜닝시, 본 발명의 전압 제어 발진기가 종래의 전압 제어 발진기보다 2.5배 정도 주파수 변화에 대한 발진 파형의 크기 변화가 작은 것을 알 수 있다.
또한, 도 7에서 알 수 있는 바와 같이, 본 발명의 전압 제어 발진기가 종래의 전압 제어 발진기보다 3배 정도 공정 변화에 대한 발진 파형의 크기 변화가 작은 것을 알 수 있으며, 도 8에서 알 수 있는 바와 같이, 본 발명의 전압 제어 발진기가 종래의 전압 제어 발진기보다 3배 정도 온도 변화에 대한 발진 파형의 크기 변화가 작은 것을 알 수 있다.
도 9는 종래의 전압 제어 발진기와 본 발명의 전압 제어 발진기의 위상 잡음 특성을 나타낸 도면으로, 스위칭 바이어스 기술을 적용한 본 발명의 전압 제어 발진기는 바이어스 회로의 플리커 노이즈가 감소되어 종래의 전압 제어 발진기보다 3.5 dBc 이상 위상 잡음 특성이 개선된 것을 확인할 수 있다.
이제까지 본 발명에 대하여 그 바람직한 실시예들을 중심으로 살펴보았으며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
상기한 바와 같이, 본 발명에 따르면, 스위칭 바이어스 기술을 전압 제어 발진기에 적용함으로써, 바이어스 회로의 플리커 노이즈를 줄여 위상 잡음 특성을 향상시키면서도 전체 칩 면적을 감소시켜 집적화를 도모할 수 있는 효과가 있다.
또한, 본 발명에 따르면, 바이어스 회로에 인가되는 공통모드 전압을 발진 파형에 네거티브 피드백시켜 외부조건의 변화에 대하여 전압 제어 발진기의 발진 파형의 크기를 안정화시킬 수 있는 효과가 있다.

Claims (14)

  1. 입력전압에 따라 공진 주파수를 발진시키는 LC 공진 회로;
    상기 발진된 공진 주파수를 증폭하는 제 1, 2 트랜지스터로 이루어진 손실 보상 회로;
    상기 제 1, 2 트랜지스터에 바이어스 전류를 제공하기 위한 제 3, 4 트랜지스터로 이루어진 바이어스 회로; 및
    상기 LC 공진 회로의 발진 파형에서 피크값을 검출하여 상기 바이어스 회로의 제 3, 4 트랜지스터에 인가하는 제 5, 6 트랜지스터와 제 3, 4 커패시터로 이루어진 피크 검출기를 포함하는 것을 특징으로 하는 스위칭 바이어스를 갖는 전압 제어 발진기.
  2. 입력전압에 따라 공진 주파수를 발진시키는 LC 공진 회로;
    상기 발진된 공진 주파수를 증폭하는 제 1, 2 트랜지스터로 이루어진 손실 보상 회로;
    상기 제 1, 2 트랜지스터에 바이어스 전류를 제공하기 위한 제 3, 4 트랜지스터로 이루어진 바이어스 회로; 및
    상기 LC 공진 회로의 발진 파형에 따라 상기 바이어스 회로의 제 3, 4 트랜지스터를 온-오프시키는 스위칭 회로를 포함하는 것을 특징으로 하는 스위칭 바이어스를 갖는 전압 제어 발진기.
  3. 입력전압에 따라 공진 주파수를 발진시키는 LC 공진 회로;
    상기 발진된 공진 주파수를 증폭하는 제 1, 2 트랜지스터로 이루어진 손실 보상 회로;
    상기 제 1, 2 트랜지스터에 바이어스 전류를 제공하기 위한 제 3, 4 트랜지스터로 이루어진 바이어스 회로;
    상기 LC 공진 회로의 발진 파형에서 피크값을 검출하여 상기 바이어스 회로의 제 3, 4 트랜지스터에 인가하는 제 5, 6 트랜지스터와 제 3, 4 커패시터로 이루어진 피크 검출기; 및
    상기 LC 공진 회로의 발진 파형에 따라 상기 바이어스 회로의 제 3, 4 트랜지스터를 온-오프시키는 스위칭 회로를 포함하는 것을 특징으로 하는 스위칭 바이어스를 갖는 전압 제어 발진기.
  4. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 손실 보상 회로의 제 1, 2 트랜지스터는,
    상기 LC 공진 회로의 일단 및 타단에 연결된 제 1 노드 및 제 2 노드와 상기 제 1, 2 트랜지스터의 공통 노드인 제 3 노드 사이에 차동 크로스-커플되며,
    상기 제 1 트랜지스터의 드레인 및 게이트 단자는 상기 제 1 노드 및 제 2 노드에 각각 접속되고, 상기 제 2 트랜지스터의 드레인 및 게이트 단자는 상기 제 2 노드 및 제 1 노드에 각각 접속되며, 상기 제 1, 2 트랜지스터의 소스 단자는 상 기 제 3 노드에 공통으로 접속된 것을 특징으로 하는 스위칭 바이어스를 갖는 전압 제어 발진기.
  5. 제 1항에 있어서,
    상기 바이어스 회로의 제 3, 4 트랜지스터의 드레인, 게이트 및 소스 단자는,
    상기 손실 보상 회로의 제 1, 2 트랜지스터의 공통 노드인 제 3 노드, 상기 피크 검출기의 제 5, 6 트랜지스터의 공통 노드인 제 6 노드 및 접지단자에 각각 공통으로 접속된 것을 특징으로 하는 스위칭 바이어스를 갖는 전압 제어 발진기.
  6. 제 2항 또는 제 3항에 있어서,
    상기 바이어스 회로의 제 3, 4 트랜지스터의 드레인 단자는 상기 손실 보상 회로의 제 1, 2 트랜지스터의 공통 노드인 제 3 노드에 공통으로 접속되고,
    상기 제 3, 4 트랜지스터의 게이트 단자는 상기 LC 공진 회로의 일단 및 타단에 연결된 제 1 노드 및 제 2 노드에 각각 접속되며,
    상기 제 3, 4 트랜지스터의 소스 단자는 접지단자에 공통으로 접속된 것을 특징으로 하는 스위칭 바이어스를 갖는 전압 제어 발진기.
  7. 제 1항 또는 제 3항에 있어서,
    상기 피크 검출기의 제 5, 6 트랜지스터는,
    상기 LC 공진 회로의 일단 및 타단에 연결된 제 1 노드 및 제 2 노드와 상기 제 5, 6 트랜지스터의 공통 노드인 제 6 노드 사이에 차동 크로스-커플되고,
    상기 제 5 트랜지스터의 드레인 및 게이트 단자는 상기 제 1 노드 및 제 2 노드에 각각 접속되고, 상기 제 6 트랜지스터의 드레인 및 게이트 단자는 상기 제 2 노드 및 제 1 노드에 각각 접속되고, 상기 제 5, 6 트랜지스터의 소스 단자는 상기 제 6 노드에 공통으로 접속되며,
    상기 제 6 노드와 접지단자 사이에 상기 제 3 커패시터 및 상기 제 4 커패시터가 각각 접속된 것을 특징으로 하는 스위칭 바이어스를 갖는 전압 제어 발진기.
  8. 제 1항 또는 제 3항에 있어서,
    상기 바이어스 회로의 제 3, 4 트랜지스터가 NMOS 트랜지스터로 구성되는 경우, 상기 피크 검출기의 제 5, 6 트랜지스터는 NMOS 트랜지스터로 구성되며,
    상기 LC 공진 회로의 발진 파형의 크기가 증가하면, 상기 피크 검출기로부터 검출되는 발진 파형의 네거티브 피크값이 감소되어, 상기 바이어스 회로의 제 3, 4 트랜지스터의 게이트 단자에 인가되는 공통모드 전압이 낮아져 상기 LC 공진 회로의 발진 파형의 크기가 감소되는 것을 특징으로 하는 스위칭 바이어스를 갖는 전압 제어 발진기.
  9. 제 1항 또는 제 3항에 있어서,
    상기 바이어스 회로의 제 3, 4 트랜지스터가 PMOS 트랜지스터로 구성되는 경 우, 상기 피크 검출기의 제 5, 6 트랜지스터는 PMOS 트랜지스터로 구성되며,
    상기 LC 공진 회로의 발진 파형의 크기가 증가하면, 상기 피크 검출기로부터 검출되는 발진 파형의 포지티브 피크값이 감소되어, 상기 바이어스 회로의 제 3, 4 트랜지스터의 게이트 단자에 인가되는 공통모드 전압이 낮아져 상기 LC 공진 회로의 발진 파형의 크기가 감소되는 것을 특징으로 하는 스위칭 바이어스를 갖는 전압 제어 발진기.
  10. 제 2항 또는 제 3항에 있어서,
    상기 LC 공진 회로의 일단에 연결된 제 1 노드와 상기 바이어스 회로의 제 3 트랜지스터의 게이트 단자 사이에 제 1 커패시터가 접속되고, 상기 LC 공진 회로의 타단에 연결된 제 2 노드와 상기 바이어스 회로의 제 4 트랜지스터의 게이트 단자 사이에 제 2 커패시터가 접속되며, 상기 제 3, 4 트랜지스터의 게이트 단자 사이에 제 1, 2 저항이 각각 접속된 것을 특징으로 하는 스위칭 바이어스를 갖는 전압 제어 발진기.
  11. 제 10항에 있어서,
    상기 제 1 커패시터 및 제 2 커패시터를 통해 상기 LC 공진 회로의 발진 파형이 상기 바이어스 회로의 제 3, 4 트랜지스터의 게이트 단자에 인가되며,
    상기 제 1 저항 및 제 2 저항을 통해 상기 피크 검출기로부터 검출된 발진 파형의 피크값이 상기 바이어스 회로의 제 3, 4 트랜지스터의 게이트 단자에 인가 되는 것을 특징으로 하는 스위칭 바이어스를 갖는 전압 제어 발진기.
  12. 제 2항 또는 제 3항에 있어서,
    상기 스위칭 회로의 스위칭 동작에 따라, 상기 바이어스 회로의 제 3 트랜지스터가 상기 발진 파형의 반주기 동안 온일 때 상기 바이어스 회로의 제 4 트랜지스터는 오프되고, 상기 바이어스 회로의 제 3 트랜지스터가 상기 발진 파형의 반주기 동안 오프일 때 상기 바이어스 회로의 제 4 트랜지스터는 온되는 것을 특징으로 하는 스위칭 바이어스를 갖는 전압 제어 발진기.
  13. 제 2항 또는 제 3항에 있어서,
    상기 바이어스 회로의 제 3 트랜지스터 및 제 4 트랜지스터의 드레인 단자는 상기 손실 보상 회로의 제 2 트랜지스터 및 상기 제 1 트랜지스터의 소스 노드에 각각 연결되어 차동으로 동작하는 것을 특징으로 하는 스위칭 바이어스를 갖는 전압 제어 발진기.
  14. 제 13항에 있어서,
    상기 바이어스 회로의 제 3 트랜지스터 및 상기 손실 보상 회로의 제 2 트랜지스터가 상기 발진 파형의 반주기 동안 온일때 상기 바이어스 회로의 제 4 트랜지스터 및 상기 손실 보상 회로의 제 1 트랜지스터는 오프되며,
    상기 바이어스 회로의 제 3 트랜지스터 및 상기 손실 보상 회로의 제 2 트랜 지스터가 상기 발진 파형의 반주기 동안 오프일 때 상기 바이어스 회로의 제 4 트랜지스터 및 상기 손실 보상 회로의 제 1 트랜지스터는 온되는 것을 특징으로 하는 스위칭 바이어스를 갖는 전압 제어 발진기.
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