KR100835431B1 - Method for testing semiconductor package - Google Patents

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KR100835431B1
KR100835431B1 KR1020060110267A KR20060110267A KR100835431B1 KR 100835431 B1 KR100835431 B1 KR 100835431B1 KR 1020060110267 A KR1020060110267 A KR 1020060110267A KR 20060110267 A KR20060110267 A KR 20060110267A KR 100835431 B1 KR100835431 B1 KR 100835431B1
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semiconductor packages
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황규철
김승리
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스테코 주식회사
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    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2896—Testing of IC packages; Test features related to IC packages

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Abstract

본 발명은 반도체 패키지를 테스트하는 방법에 관한 것으로, 테스트를 위한 니들(Needle)이 배열되어 있는 테스트 스테이지를 준비하는 단계와; 상기 니들 상부에, 연속적으로 형성되어 있는 반도체 패키지들 중 2개 이상 반도체 패키지들의 패드를 위치시키는 단계와; 상기 반도체 패키지들의 패드를 상기 니들에 접촉시키는 단계와; 상기 니들에 신호를 인가하여 상기 반도체 패키지를 테스트하는 단계를 포함하여 구성된다.The present invention relates to a method for testing a semiconductor package, comprising: preparing a test stage in which needles for testing are arranged; Positioning a pad of two or more semiconductor packages of the semiconductor packages that are continuously formed on the needle; Contacting the pads of the semiconductor packages with the needle; And testing the semiconductor package by applying a signal to the needle.

따라서, 본 발명은 반도체 패키지를 적어도 2개 이상 테스트할 수 있어 테스트 공정의 생산성을 향상시킬 수 있는 효과가 있다.Therefore, the present invention can test at least two or more semiconductor packages, thereby improving the productivity of the test process.

그리고, 푸셔 플레이트의 공기 흡입공들로 반도체 패키지를 흡착한 후 가압하여 반도체 패키지의 패드와 니들의 접촉을 원활하게 하여 테스트 오류를 방지할 수 있는 효과가 있다.Then, the semiconductor package is absorbed by the air suction holes of the pusher plate and pressurized to smoothly contact the pad and the needle of the semiconductor package, thereby preventing a test error.

패키지, 패드, 니들, 테스트, 흡입, 복수 Package, pad, needle, test, suction, revenge

Description

반도체 패키지를 테스트하는 방법 { Method for testing semiconductor package } How to test a semiconductor package {Method for testing semiconductor package}

도 1은 일반적인 COF 패키지를 도시한 개략적인 사시도1 is a schematic perspective view of a typical COF package

도 2는 종래 기술에 따른 COF 패키지의 전극 패드를 테스트하는 방법을 설명하기 위한 COF 패키지의 평면도Figure 2 is a plan view of a COF package for explaining a method for testing the electrode pad of the COF package according to the prior art

도 3a와 3b은 본 발명에 따라 COF 패키지의 전극 패드를 테스트하는 방법을 설명하기 위한 COF 패키지의 개략적인 평면도3A and 3B are schematic plan views of a COF package to illustrate a method of testing electrode pads of a COF package in accordance with the present invention.

도 4a와 4b는 본 발명에 따른 반도체 패키지를 테스트하는 공정을 도시한 단면도4A and 4B are cross-sectional views illustrating a process of testing a semiconductor package according to the present invention.

도 5는 본 발명에 따른 반도체 패키지를 테스트하기 위한 푸셔 플레이트(Pusher Plate)의 저면도5 is a bottom view of a pusher plate for testing a semiconductor package according to the present invention.

도 6a와 6b는 본 발명에 따라 푸셔 플레이트로 COF 패키지를 가압시키기 위한 공정을 설명하기 위한 단면도6A and 6B are cross-sectional views illustrating a process for pressurizing a COF package with a pusher plate in accordance with the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

110 : 베이스 필름 121,122,123 : COF 패키지110: base film 121,122,123: COF package

131,132,310 : 칩 200 : 스테이지131,132,310: Chip 200: Stage

211,212,213,214 : 니들 311,312 : 패드211,212,213,214: Needle 311,312: Pad

400 : 카메라 500 : 푸셔 플레이트400: camera 500: pusher plate

511,512 : 수용홈 520 : 흡입공511,512: receiving groove 520: suction hole

본 발명은 반도체 패키지를 테스트하는 방법에 관한 것으로, 보다 상세하게는 반도체 패키지를 적어도 2개 이상 테스트할 수 있어 테스트 공정의 생산성을 향상시킬 수 있으며, 푸셔 플레이트의 공기 흡입공들로 반도체 패키지를 흡착한 후 가압하여 반도체 패키지의 패드와 니들의 접촉을 원활하게 하여 테스트 오류를 방지할 수 있는반도체 패키지를 테스트하는 방법에 관한 것이다.The present invention relates to a method for testing a semiconductor package, and more particularly, at least two or more semiconductor packages can be tested, thereby improving productivity of a test process, and adsorbing the semiconductor package to air suction holes in a pusher plate. The present invention relates to a method of testing a semiconductor package that can be pressed to facilitate contact between pads and needles of a semiconductor package, thereby preventing a test error.

최근, 디스플레이와 같은 전자 제품은 경박화 및 단소화를 요구하는 추세에 있다.In recent years, electronic products such as displays have tended to require thinning and shortening.

그리고, 전자 제품들은 다양한 기능이 추가되고 있어 입출력 단자가 증가됨과 동시에 박형화가 더욱 요구되고 있다.In addition, as electronic products are added with various functions, input and output terminals are increasing, and at the same time, thinning is required.

이러한 요구를 충족하기 위해, 집적회로(Intergrated Circuit, IC) 칩을 테이프 형태의 패키지로 형성한 테이프 캐리어 패키지(Tape Carrier Package, TCP) 기술이 개발되었다.To meet this need, Tape Carrier Package (TCP) technology has been developed, in which an integrated circuit (IC) chip is formed into a tape-shaped package.

그리고, 테이프 자동 본딩(Tape Automated Bonding, TAB) 패키지와 칩 온 필름(Chip on Film, COF) 패키지가 있다.In addition, there is a Tape Automated Bonding (TAB) package and a Chip on Film (COF) package.

TAB 패키지는 베이스 필름으로 이용되는 테이프 위에 접착제를 도포하고, 접착제에 의해 동박을 접착시킨다.The TAB package applies an adhesive on the tape used as the base film and bonds the copper foil with the adhesive.

따라서, 접착된 동박은 설계된 패턴으로 배선되며, 테이프 위에 배선된 리드와 칩이 연결된다.Thus, the bonded copper foil is wired in a designed pattern, and leads and chips wired on the tape are connected.

이러한 TAB 패키지는 디스플레이가 부착되는 노트북 컴퓨터, 핸드폰, 시계 및 계측기 등 여러 분야에서 많이 사용되고 있다.The TAB package is widely used in various fields such as a laptop computer, a mobile phone, a clock, and an instrument with a display.

또한, COF 패키지는 플렉서블(Flexible)한 고분자 필름을 이용하기 때문에, 굽힘성이 향상시킬 수 있다.In addition, since the COF package uses a flexible polymer film, bendability can be improved.

도 1은 일반적인 COF 패키지를 도시한 개략적인 사시도로서, 먼저, 하나의 COF 패키지(10)는 베이스 필름(11)과; 상기 베이스 필름(11) 상부에 형성되어 있고, 상기 베이스 필름(11) 양단에 배열되어 있는 복수개의 전극라인들과; 상기 복수개의 전극라인들에 전기적으로 본딩되어 있는 칩(12)을 포함하여 구성된다.1 is a schematic perspective view of a typical COF package, first of which one COF package 10 includes a base film 11; A plurality of electrode lines formed on the base film 11 and arranged at both ends of the base film 11; And a chip 12 electrically bonded to the plurality of electrode lines.

이런, COF 패키지는 베이스 필름(11)에 복수개의 패키지들이 제조된 후, 단일의 COF 패키지로 절단된다.Such a COF package is cut into a single COF package after a plurality of packages are made in the base film 11.

도 2는 종래 기술에 따른 COF 패키지의 전극 패드를 테스트하는 방법을 설명하기 위한 COF 패키지의 평면도로서, 베이스 필름(11)에 복수개의 COF 패키지가 형성되어 있다.FIG. 2 is a plan view of a COF package for explaining a method of testing electrode pads of a COF package according to the related art, and a plurality of COF packages are formed on the base film 11.

종래 기술에서는, COF 패키지를 전기적으로 테스트하기 위해서는 베이스 필 름에 연속적으로 형성되어 있는 COF 패키지들에서, 하나의 COF 패키지(10) 단위로 테스트를 수행할 수밖에 없었다.In the prior art, in order to electrically test the COF package, the COF packages continuously formed in the base film have to be tested in one COF package 10 unit.

그러므로, 종래 기술은 일정시간에 하나의 반도체 패키지만을 테스트하게 되므로 생산성이 저하되는 문제점이 있었다.Therefore, the prior art has a problem that the productivity is lowered because only one semiconductor package is tested at a certain time.

본 발명은 상기한 바와 같은 문제점을 해결하기 위하여, 반도체 패키지를 적어도 2개 이상 테스트할 수 있어 테스트 공정의 생산성을 향상시킬 수 있는 반도체 패키지를 테스트하는 방법을 제공하는 데 목적이 있다.An object of the present invention is to provide a method for testing a semiconductor package that can test at least two or more semiconductor packages to improve the productivity of the test process in order to solve the above problems.

본 발명의 다른 목적은 푸셔 플레이트의 공기 흡입공들로 반도체 패키지를 흡착한 후 가압하여 반도체 패키지의 패드와 니들의 접촉을 원활하게 하여 테스트 오류를 방지할 수 있는 반도체 패키지를 테스트하는 방법을 제공하는 데 있다. Another object of the present invention is to provide a method of testing a semiconductor package which can prevent a test error by adsorbing and then pressurizing the semiconductor package with the air suction holes of the pusher plate to facilitate contact between the pad and the needle of the semiconductor package. There is.

상기한 본 발명의 목적들을 달성하기 위한 바람직한 양태(樣態)는, A preferred aspect for achieving the above objects of the present invention,

테스트를 위한 니들(Needle)이 배열되어 있는 테스트 스테이지를 준비하는 단계와;Preparing a test stage in which needles for a test are arranged;

상기 니들 상부에, 연속적으로 형성되어 있는 반도체 패키지들 중 2개 이상 반도체 패키지들의 패드를 위치시키는 단계와;Positioning a pad of two or more semiconductor packages of the semiconductor packages that are continuously formed on the needle;

상기 반도체 패키지들의 패드를 상기 니들에 접촉시키는 단계와;Contacting the pads of the semiconductor packages with the needle;

상기 니들에 신호를 인가하여 상기 반도체 패키지를 테스트하는 단계를 포함하여 구성된 반도체 패키지를 테스트하는 방법이 제공된다.A method is provided for testing a configured semiconductor package including applying a signal to the needle to test the semiconductor package.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.

도 3a와 3b은 본 발명에 따라 COF 패키지의 전극 패드를 테스트하는 방법을 설명하기 위한 COF 패키지의 개략적인 평면도로서, 복수개의 COF 패키지(121,122)는 베이스 필름(110)에 형성되어 있다.3A and 3B are schematic plan views of a COF package for explaining a method of testing electrode pads of a COF package according to the present invention, wherein a plurality of COF packages 121 and 122 are formed on the base film 110.

그리고, 각 COF 패키지(121,122)는 베이스 필름(110)에 전극라인들이 형성되어 있고, 이 전극라인들의 일단은 베이스 필름(110)의 양 가장자리에 배열된 패드들에 연결되어 있고, 전극라인들의 타단은 베이스 필름(110)의 중앙에 배열되어 있으며, 상기 전극라인들의 타단에 칩(Chip)(131,132)이 본딩되어 있는 구조로 이루어져 있다.Each COF package 121 and 122 has electrode lines formed on the base film 110, one end of which is connected to pads arranged at both edges of the base film 110, and the other ends of the electrode lines. Is arranged in the center of the base film 110 and has a structure in which chips 131 and 132 are bonded to the other ends of the electrode lines.

그러므로, 복수개의 COF 패키지(121,122)가 베이스 필름(110)에 연속적으로 형성되어 있는 것이다.Therefore, the plurality of COF packages 121 and 122 are continuously formed on the base film 110.

이러한 복수개의 COF 패키지 중, 본 발명은 적어도 2개 이상의 COF 패키지를 테스트하는 방법이다.Of these plurality of COF packages, the present invention is a method of testing at least two or more COF packages.

즉, 도 3a에 도시된 바와 같이, 베이스 필름에 연속적으로 형성되어 있는 COF 패키지들에서, 2개의 COF 패키지들(121,122)씩 동시에 테스트를 수행하거나, 도 3b와 같이, 3개의 COF 패키지들(121,122,123)씩 동시에 테스트를 수행하는 것이다.That is, as illustrated in FIG. 3A, in the COF packages continuously formed on the base film, two COF packages 121 and 122 are simultaneously tested, or as shown in FIG. 3B, three COF packages 121, 122, and 123 are performed. Are testing at the same time.

도 4a와 4b는 본 발명에 따른 반도체 패키지를 테스트하는 공정을 도시한 단면도로서, 먼저, 테스트를 위한 니들(Needle)(211,212,213,214)이 배열되어 있는 테스트 스테이지(200)를 준비한다.(도 4a)4A and 4B are cross-sectional views illustrating a process of testing a semiconductor package according to the present invention. First, a test stage 200 in which needles 211, 212, 213, and 214 are arranged for testing is prepared (FIG. 4A).

여기서, 상기 테스트 스테이지(200)에는 상기 니들(Needle)(211,212,213,214)이 구비된 통상적인 프로브 카드가 설치되어 있다.Here, the test stage 200 is provided with a conventional probe card provided with the needle (211, 212, 213, 214).

다만, 본 발명은 복수개의 반도체 패키지를 테스트하기 위한 니들들이 형성된 것이고, 반도체 패키지 구조에 따라 니들들의 배열이 변경된다.However, in the present invention, needles for testing a plurality of semiconductor packages are formed, and the arrangement of the needles is changed according to the semiconductor package structure.

예를 들어, 반도체 패키지가 COF 패키지인 경우, COF 패키지는 패키지 일측에 입력 패드가 있고, 타측에 출력 패드가 있으므로, 2개의 COF 패키지를 동시에 테스트하기 위해서는 입력 니들들, 출력 니들들, 입력 니들들과 출력 니들들의 순서로 배열된다.For example, if the semiconductor package is a COF package, since the COF package has an input pad on one side and an output pad on the other side, the input needle, output needle, and input needle are required to test two COF packages simultaneously. And the output needles are arranged in order.

여기서, 입력 니들들과 출력 니들들 각각은 일렬로 집단 배열되어 있으며, 이 집단 배열된 입력 니들들과 출력 니들들은 상호 이격되어 있다.Here, each of the input needles and the output needles is collectively arranged in a row, and the collectively arranged input needles and the output needles are spaced apart from each other.

그리고, 집단 배열된 입력 니들들과 출력 니들들 한 쌍이 하나의 COF 패키지를 테스트하기 위한 것이다.And, a pair of grouped input needles and output needles is for testing one COF package.

그 후, 상기 니들(211,212,213,214) 상부에, 연속적으로 형성되어 있는 반도체 패키지들 중 2개 이상 반도체 패키지들의 패드를 위치시킨다.Thereafter, the pads of two or more semiconductor packages among the semiconductor packages that are continuously formed are positioned on the needles 211, 212, 213, and 214.

여기서, 상기 반도체 패키지는 칩(310)이 베이스 필름에 실장되어 있고, 상 기 칩(310)과 연결된 전극라인의 패드(311,312)가 상기 베이스 필름의 하부면에 노출되어 있는 구조를 갖는 반도체 패키지로 정의한다.Here, the semiconductor package is a semiconductor package having a structure in which a chip 310 is mounted on a base film, and pads 311 and 312 of an electrode line connected to the chip 310 are exposed on a lower surface of the base film. define.

이때, 반도체 패키지의 구조에 따라, 칩과 패드는 베이스 필름 동일 평면상에 존재하거나, 다른 평면상에 존재하게 된다.At this time, according to the structure of the semiconductor package, the chip and the pad are present on the same plane of the base film or on another plane.

그리고, 더 세부적으로는 상기 반도체 패키지가 가장 바람직한 것은 칩 온 필름(Chip on Film, COF) 패키지, 테이프 캐리어 패키지(Tape Carrier Package, TCP)와 테이프 자동 본딩(Tape Automated Bonding, TAB) 패키지 중 어느 하나이다.In more detail, the semiconductor package is most preferably one of a chip on film (COF) package, a tape carrier package (TCP) and a tape automated bonding (TAB) package. .

또한, 도 4a와 같이, 카메라(400)를 이용하여, 상기 반도체 패키지와 니들을 정렬시키는 공정이 더 구비되는 것이 바람직하다.In addition, as shown in FIG. 4A, it is preferable to further include a process of aligning the semiconductor package and the needle using the camera 400.

이때, 상기 테스트 스테이지에는 상기 카메라의 촬영을 돕기 위해 개구부 또는 투명창(250)이 설치되는 것이 바람직하다.In this case, it is preferable that an opening or a transparent window 250 is installed in the test stage to assist in photographing the camera.

연이어, 상기 반도체 패키지들의 패드(311,312)를 상기 니들(211,212,213,214)에 접촉시킨다.(도 4b)Subsequently, the pads 311 and 312 of the semiconductor packages are brought into contact with the needles 211, 212, 213, and 214 (FIG. 4B).

여기서, 상기 반도체 패키지들의 패드(311,312)와 니들(211,212,213,214)을 접촉시키는 공정은, 상기 반도체 패키지들 상부에 푸셔 플레이트(Pusher Plate)(500)를 가압시켜 상기 반도체 패키지들의 패드와 니들의 접촉시키는 것이 바람직하다.The process of contacting the pads 311 and 312 and the needles 211, 212, 213 and 214 of the semiconductor packages may include pressing the pusher plate 500 over the semiconductor packages to contact the pads of the semiconductor packages with the needles. desirable.

그 다음, 상기 니들에 신호를 인가하여 상기 반도체 패키지를 테스트한다. The semiconductor package is then tested by applying a signal to the needle.

여기서, 상기 니들을 통해 인가된 신호는 반도체 패키지의 일측 패드를 통하 여 칩으로 입력되고, 반도체 패키지의 타측 패드로 출력된다.Here, the signal applied through the needle is input to the chip through one pad of the semiconductor package, and is output to the other pad of the semiconductor package.

그러므로, 상기 반도체 패키지의 타측 패드에서 출력된 신호를 다른 니들로 입력받아 반도체 패키지의 양품 또는 불량품을 판정하는 테스트를 수행하게 된다. Therefore, a test is performed to determine whether the semiconductor package is good or defective by receiving a signal output from the other pad of the semiconductor package with another needle.

전술된 바와 같은, 테스트를 수행하는 반도체 패키지가 COF 패키지인 경우, COF 패키지는 베이스 필름에 만들어져 있으므로, 롤(Roll)에 의해 COF 패키지들이 감겨져 있고, 이 COF 패키지들이 이송 및 정지를 반복적으로 수행하여 테스트를 수행하게 된다.When the semiconductor package under test is a COF package, as described above, the COF package is made of a base film, so that the COF packages are wound by a roll, and the COF packages are repeatedly carried out and stopped. Test will be performed.

도 5는 본 발명에 따른 반도체 패키지를 테스트하기 위한 푸셔 플레이트(Pusher Plate)의 저면도로서, 본 발명은 반도체 패키지들의 패드와 니들을 접촉시키기 위해서는, 상기 반도체 패키지들 상부를 가압시키는 푸셔 플레이트(Pusher Plate)(500)가 필요하다.FIG. 5 is a bottom view of a pusher plate for testing a semiconductor package according to the present invention. The present invention provides a pusher plate for pressing an upper portion of the semiconductor packages to contact a pad and a needle of the semiconductor packages. Plate 500 is required.

본 발명은 푸셔 플레이트(500)에 공기를 흡입할 수 있는 흡입공들을 형성하고, 이 흡입공들로 반도체 패키지를 진공 흡착시킨 후 가압하면, 반도체 패키지들의 패드와 니들의 접촉을 더 원활하게 할 수 있게 된다.According to the present invention, when the suction holes are formed in the pusher plate 500 to suck air, and the vacuum suction of the semiconductor package with the suction holes, the suction holes are pressed, the contact between the pads and the needles of the semiconductor packages can be made smoother. Will be.

그러므로, 본 발명은 반도체 패키지들의 패드와 니들의 접촉 불량으로 테스트 불량으로 판정되는 오류를 방지할 수 있는 것이다. Therefore, the present invention can prevent an error that is determined to be a test failure due to a poor contact between a pad and a needle of semiconductor packages.

이때, 본 발명은 하부면에 적어도 2개 이상의 칩 수용홈들(511,512)이 형성되어 있고, 그 칩 수용홈들(511,512) 주변의 하부면에 복수개의 공기 흡입공들(520)이 형성되어 있는 도 5와 같은 푸셔 플레이트(500)를 적용한다.In this case, at least two chip receiving grooves 511 and 512 are formed in the lower surface, and a plurality of air suction holes 520 are formed in the lower surface around the chip receiving grooves 511 and 512. A pusher plate 500 as shown in FIG. 5 is applied.

여기서, 칩 수용홈들(511,512)은 COF 패키지의 칩을 수용하는 것이고, 복수 개의 칩 수용홈들은 복수개의 반도체 패키지들을 가압할 때, 칩의 파손을 방지하기 위한 피난처이다.Here, the chip receiving grooves 511 and 512 accommodate chips of the COF package, and the plurality of chip receiving grooves are a refuge for preventing chip breakage when pressing the plurality of semiconductor packages.

한편, TCP 패키지를 위한 푸셔 플레이트는 패키지를 가압하는 면에 복수개의 공기 흡입공들(520)만 있으면 된다. Meanwhile, the pusher plate for the TCP package needs only a plurality of air suction holes 520 on the surface for pressing the package.

COF 패키지와 TCP 패키지에 따라 푸셔 플레이트의 구조가 다른 것은 양자간의 패키지 구조가 상이하기 때문이다.The structure of the pusher plate differs between the COF package and the TCP package because the package structure is different between the two.

도 6a와 6b는 본 발명에 따라 푸셔 플레이트로 COF 패키지를 가압시키기 위한 공정을 설명하기 위한 단면도로서, 도 5와 같은 푸셔 플레이트를 적용하게 되면, 도 4b에 도시된 반도체 패키지들의 패드를 니들에 접촉시키는 공정은, 먼저, 도 6a 같이, 푸셔 플레이트(500)를 적어도 2개 이상의 반도체 패키지들 상부면에 접촉시킨 후, 상기 푸셔 플레이트(500)의 공기 흡입공들로 상기 반도체 패키지들을 진공 흡착시킨다.6A and 6B are cross-sectional views illustrating a process for pressurizing a COF package with a pusher plate according to the present invention. When the pusher plate shown in FIG. 5 is applied, the pads of the semiconductor packages shown in FIG. 4B contact the needle. In the process of, first, as shown in Figure 6a, the pusher plate 500 is in contact with the upper surface of the at least two or more semiconductor packages, and then vacuum suction the semiconductor packages to the air suction holes of the pusher plate 500.

그 후, 상기 푸셔 플레이트(500)를 가압하여, 상기 반도체 패키지들의 패드(311,312)를 니들(211,212,213,214)에 접촉시킨다.(도 6b)Thereafter, the pusher plate 500 is pressed to bring the pads 311 and 312 of the semiconductor packages into contact with the needles 211, 212, 213, and 214 (FIG. 6B).

이상 상술한 바와 같이, 본 발명은 반도체 패키지를 적어도 2개 이상 테스트할 수 있어 테스트 공정의 생산성을 향상시킬 수 있는 효과가 있다.As described above, the present invention can test at least two or more semiconductor packages, thereby improving the productivity of the test process.

그리고, 푸셔 플레이트의 공기 흡입공들로 반도체 패키지를 흡착한 후 가압하여 반도체 패키지의 패드와 니들의 접촉을 원활하게 하여 테스트 오류를 방지할 수 있는 효과가 있다.Then, the semiconductor package is absorbed by the air suction holes of the pusher plate and pressurized to smoothly contact the pad and the needle of the semiconductor package, thereby preventing a test error.

본 발명은 구체적인 예에 대해서만 상세히 설명되었지만 본 발명의 기술사상 범위 내에서 다양한 변형 및 수정이 가능함은 당업자에게 있어서 명백한 것이며, 이러한 변형 및 수정이 첨부된 특허청구범위에 속함은 당연한 것이다.Although the invention has been described in detail only with respect to specific examples, it will be apparent to those skilled in the art that various modifications and variations are possible within the spirit of the invention, and such modifications and variations belong to the appended claims.

Claims (8)

테스트를 위한 니들(Needle)이 배열되어 있는 테스트 스테이지를 준비하는 단계와;Preparing a test stage in which needles for a test are arranged; 상기 니들 상부에, 연속적으로 형성되어 있는 반도체 패키지들 중 2개 이상 반도체 패키지들의 패드를 위치시키는 단계와;Positioning a pad of two or more semiconductor packages of the semiconductor packages that are continuously formed on the needle; 상기 반도체 패키지들 상부에 푸셔 플레이트(Pusher Plate)를 가압시켜 상기 반도체 패키지들의 패드와 니들을 접촉시키는 단계와;Pressing a pusher plate on the semiconductor packages to contact the pads and the needles of the semiconductor packages; 상기 니들에 신호를 인가하여 상기 반도체 패키지를 테스트하는 단계를 포함하여 구성되며,And applying a signal to the needle to test the semiconductor package. 상기 푸셔 플레이트는, The pusher plate, 상기 반도체 패키지를 가압하는 면에 복수개의 공기 흡입공들이 구비되어 있는 것을 특징으로 하는 반도체 패키지를 테스트하는 방법.A method for testing a semiconductor package, characterized in that a plurality of air suction holes are provided on the surface for pressing the semiconductor package. 삭제delete 제 1 항에 있어서, The method of claim 1, 상기 푸셔 플레이트는, The pusher plate, 하부면에 적어도 2개 이상의 칩 수용홈들이 형성되어 있고, At least two chip receiving grooves are formed in the lower surface, 그 칩 수용홈들 주변의 하부면에 상기 복수개의 공기 흡입공들이 형성되어 있는 것을 특징으로 하는 반도체 패키지를 테스트하는 방법.And a plurality of air suction holes formed in the lower surface of the chip receiving grooves. 삭제delete 제 1 항에 있어서, The method of claim 1, 상기 반도체 패키지들 상부에 푸셔 플레이트(Pusher Plate)를 가압시켜 상기 반도체 패키지들의 패드와 니들을 접촉시키는 공정은,Pressing a pusher plate on the semiconductor packages to contact the pads and the needles of the semiconductor packages, 상기 푸셔 플레이트를 적어도 2개 이상의 반도체 패키지들 상부면에 접촉시킨 후, 상기 푸셔 플레이트의 공기 흡입공들로 상기 반도체 패키지들을 진공 흡착시키는 공정과;Contacting the pusher plate with an upper surface of at least two semiconductor packages, and then vacuum adsorbing the semiconductor packages with air suction holes of the pusher plate; 상기 푸셔 플레이트를 가압하여, 상기 반도체 패키지들의 패드를 니들에 접촉시키는 공정으로 이루어진 것을 특징으로 하는 반도체 패키지를 테스트하는 방법.Pressing the pusher plate to contact pads of the semiconductor packages with a needle. 제 1 항에 있어서, The method of claim 1, 상기 반도체 패키지는,The semiconductor package, 칩이 베이스 필름에 실장되어 있고, 상기 칩과 연결된 전극라인의 패드가 상기 베이스 필름의 하부면에 노출되어 있는 구조를 갖는 반도체 패키지인 것을 특징으로 하는 반도체 패키지를 테스트하는 방법.The chip is mounted on the base film, the method of testing a semiconductor package, characterized in that the semiconductor package having a structure in which the pad of the electrode line connected to the chip is exposed on the lower surface of the base film. 제 1 항에 있어서, The method of claim 1, 상기 반도체 패키지는,The semiconductor package, 칩 온 필름(Chip on Film, COF) 패키지, 테이프 캐리어 패키지(Tape Carrier Package, TCP)와 테이프 자동 본딩(Tape Automated Bonding, TAB) 패키지 중 어느 하나인 것을 특징으로 하는 반도체 패키지를 테스트하는 방법.A chip on film (COF) package, Tape Carrier Package (TCP) and Tape Automated Bonding (TAB) package. 제 1 항에 있어서, The method of claim 1, 반도체 패키지들의 패드를 위치시키는 단계와 상기 반도체 패키지들의 패드를 상기 니들에 접촉시키는 단계 사이에,Between positioning pads of semiconductor packages and contacting the pads of semiconductor packages with the needle, 카메라를 이용하여, 상기 반도체 패키지와 니들을 정렬시키는 공정이 더 구비된 것을 특징으로 하는 반도체 패키지를 테스트하는 방법.And using the camera to align the needle with the semiconductor package.
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Citations (3)

* Cited by examiner, † Cited by third party
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JP2004170337A (en) 2002-11-22 2004-06-17 Kawasaki Microelectronics Kk Ic package tray, ic test apparatus and its test method
KR20050114215A (en) * 2003-02-21 2005-12-05 니혼 하츠쵸 가부시키가이샤 Chip-mounting tape inspecting method and probe unit used for inspection
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Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004170337A (en) 2002-11-22 2004-06-17 Kawasaki Microelectronics Kk Ic package tray, ic test apparatus and its test method
KR20050114215A (en) * 2003-02-21 2005-12-05 니혼 하츠쵸 가부시키가이샤 Chip-mounting tape inspecting method and probe unit used for inspection
KR20060106591A (en) * 2005-03-31 2006-10-12 후지쯔 가부시끼가이샤 Testing device and testing method of a semiconductor device

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