KR200368618Y1 - Carrier and also test board for semiconductor device test - Google Patents

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KR200368618Y1
KR200368618Y1 KR20-2004-0024556U KR20040024556U KR200368618Y1 KR 200368618 Y1 KR200368618 Y1 KR 200368618Y1 KR 20040024556 U KR20040024556 U KR 20040024556U KR 200368618 Y1 KR200368618 Y1 KR 200368618Y1
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Abstract

본 고안은, 테스트 보드를 상부 기판과 하부 기판으로 구성하고 양자에 의해 반도체소자를 고정함으로써 별도의 캐리어를 사용하지 않고도 FAB 공정에서 반도체소자를 테스트장비까지 이송하여 바로 테스트 공정을 진행할 수 있도록 하는 테스트보드에 관한 것이다. 본 고안은, 반도체소자가 삽입되어 안착되는 안착부를 포함하는 하부 기판과, 상기 하부 기판을 상면에서 덮음으로써 안착된 반도체소자를 고정하는 상부 기판으로 구성된다. 상기 하부 기판 또는 상부 기판 중 적어도 하나에는 상기 반도체소자의 각 단자와 접촉하는 패드 및 연결패턴이 형성된다.The present invention consists of a test board consisting of an upper substrate and a lower substrate, and by fixing the semiconductor device by both of the test to move the semiconductor device to the test equipment in the FAB process to proceed the test process immediately without using a separate carrier It is about the board. The present invention comprises a lower substrate including a seating portion into which a semiconductor element is inserted and seated, and an upper substrate which fixes the semiconductor element seated by covering the lower substrate on an upper surface thereof. At least one of the lower substrate and the upper substrate is provided with a pad and a connection pattern in contact with each terminal of the semiconductor device.

Description

반도체소자 캐리어 겸용 테스트보드 {Carrier and also test board for semiconductor device test}Semiconductor carrier carrier test board {Carrier and also test board for semiconductor device test}

본 고안은 반도체 시험용 장비(테스트지그 등)에 사용되는 캐리어 및 테스트 보드에 관한 것이다. 보다 구체적으로 본 고안은, 테스트 보드를 상부 기판과 하부 기판으로 구성하고 양자에 의해 반도체소자를 고정함으로써 별도의 캐리어를 사용하지 않고도 FAB 공정에서 반도체소자를 테스트장비까지 이송하여 바로 테스트 공정을 진행할 수 있도록 하는 테스트보드에 관한 것이다.The present invention relates to a carrier and a test board used in semiconductor test equipment (test jig, etc.). More specifically, the present invention consists of a test board composed of an upper substrate and a lower substrate and secures the semiconductor device by both, so that the semiconductor device can be transferred to the test equipment in the FAB process without the use of a separate carrier, and the test process can be immediately performed. It's about a test board that lets you do that.

다이조립 후에 패키지가 형성된 반도체소자의 전기적 특성을 시험하기 위하여 다수의 반도체소자를 캐리어에 담아 컨베이어를 통해 테스트 장비로 투입하면 테스트 장비에서는 캐리어로부터 반도체소자를 옮겨와 장비의 테스트 보드에 다시 탑재하여 전기적 시험을 진행한다.In order to test the electrical characteristics of the packaged semiconductor device after die assembly, a plurality of semiconductor devices are put in a carrier and put into a test device through a conveyor, and the test device moves the semiconductor device from the carrier and mounts it back on the test board of the device. Proceed with the test.

도1을 참고하여 구체적으로 설명하면, 소자 제조공정(FAB)에서 완성된 반도체소자 패키지(100)는 캐리어(10) 판에 실려서 컨베이어벨트(12)를 타고 테스트장비(14)로 이송된다.Specifically, referring to FIG. 1, the semiconductor device package 100 completed in the device manufacturing process FAB is loaded on a carrier 10 plate and transported to the test equipment 14 by a conveyor belt 12.

이송된 캐리어(10)에 실린 반도체소자 패키지(100)는 로봇에 의해 분리되어 테스트장비(14)의 테스트보드(16)로 옮겨져서 전기적 시험을 받게 된다. 시험 결과에 따라 양부 판정을 받은 소자는 양품빈 또는 불량빈에 수거되어 포장공정으로 이송된다.The semiconductor device package 100 loaded on the transferred carrier 10 is separated by a robot and transferred to the test board 16 of the test equipment 14 to undergo an electrical test. According to the test result, the device judged as good or bad is collected in good or bad bin and transferred to the packaging process.

이상과 같이 종래에는 패키지 공정 이후에 테스트 공정으로 이송될 때에, 소자를 캐리어에 싣는 과정, 캐리어를 이송하는 과정, 캐리어에서 소자를 분리하여 테스트보드에 탑재하는 과정이 필요하게 된다.As described above, when the package is transferred to the test process after the package process, a process of mounting the device on the carrier, transferring the carrier, and removing the device from the carrier is required to mount the test board.

상기와 같은 공정을 보다 단순화하기 위하여 본 출원인은 종래의 캐리어를 없애고 캐리어 대신에 테스트보드를 캐리어와 겸용한다면 상기의 캐리어에 관련된 과정이 생략될 수 있음에 착안하여 본 고안을 완성하게 되었다. 이를 위해서는 테스트보드의 구조를 변경할 필요가 있었다.In order to simplify the above process, the present inventors have completed the present invention by noting that a process related to the carrier may be omitted if the carrier is used instead of the carrier and the test board is used instead of the carrier. This required changing the structure of the test board.

따라서 본 고안의 목적은 테스트 보드를 상부 기판과 하부 기판으로 구성하고 양자에 의해 반도체소자를 고정함으로써 별도의 캐리어를 사용하지 않고도 FAB 공정에서 반도체소자를 테스트장비까지 이송하여 바로 테스트 공정을 진행할 수 있도록 하는 테스트보드를 제공하는 것이다.Therefore, the object of the present invention is to configure the test board as an upper substrate and a lower substrate and to fix the semiconductor device by both, so that the semiconductor device can be transferred to the test equipment in the FAB process without the use of a separate carrier so that the test process can be immediately performed. To provide a test board.

도1은 종래의 캐리어 및 테스트보드의 공정상 사용상태를 나타내는 모식도.1 is a schematic diagram showing a process use state of a conventional carrier and test board.

도2는 본 발명에 따른 캐리어 겸용 테스트보드의 전체 사시도.Figure 2 is a perspective view of the carrier combined test board according to the present invention.

도3a는 안착부의 상세도.Figure 3a is a detailed view of the seating portion.

도3b는 안착부에 반도체소자가 안착된 상태를 나타내는 상세도.Figure 3b is a detailed view showing a state in which the semiconductor element is seated on the mounting portion.

도3c는 도3b의 상태에서 상부 기판이 덮힌 상태를 나타내는 단면도.3C is a cross-sectional view illustrating a state in which an upper substrate is covered in the state of FIG. 3B.

도4는 하부 기판의 안착부의 다른 실시예도.Figure 4 is another embodiment of the mounting portion of the lower substrate.

도5는 BGA형 반도체소자의 경우에 적용되는 다른 실시예도.5 is another embodiment applied in the case of a BGA type semiconductor element.

본 고안은, 테스트 장비(미도시)의 테스트회로와 연결되어 반도체소자를 시험하는 테스트보드에 관한 것으로서, 반도체소자가 삽입되어 안착되는 안착부를 포함하는 하부 기판과, 상기 하부 기판을 상면에서 덮음으로써 안착된 반도체소자를 고정하는 상부 기판으로 구성된다. 상기 하부 기판 또는 상부 기판 중 적어도 하나에는 상기 반도체소자의 각 단자와 접촉하는 패드 및 연결패턴이 형성된다.The present invention relates to a test board for testing a semiconductor device connected to a test circuit of a test equipment (not shown), and includes a lower substrate including a seating portion into which a semiconductor element is inserted and seated, and covering the lower substrate on an upper surface thereof. It is composed of an upper substrate for fixing the seated semiconductor device. At least one of the lower substrate and the upper substrate is provided with a pad and a connection pattern in contact with each terminal of the semiconductor device.

상기 안착부는 하부 기판을 관통하여 형성되고, 관통된 안착부의 주위에는 반도체소자의 리드가 접촉되는 다수의 패드가 형성된다. 또는, 상기 안착부는 하부 기판을 관통하지 않도록 홈 형태로 형성되며, 이 안착홈에 삽입되는 반도체소자의 단자 위치에 상응하는 위치의 상부 기판에 패드가 형성된다.The seating portion penetrates through the lower substrate, and a plurality of pads are formed in contact with the lead of the semiconductor device around the penetrating seating portion. Alternatively, the seating portion is formed in a groove shape so as not to penetrate the lower substrate, and a pad is formed on the upper substrate at a position corresponding to the terminal position of the semiconductor device inserted into the seating groove.

이하, 도면을 참조하여 본 고안에 따른 테스트보드의 실시에를 설명한다. 본 실시예의 전체 구성은 도2와 같다. 도2에서 하부 기판(20)과 상부 기판(30)으로 크게 구성된다. 이들 기판 중 적어도 하부 기판(20)은 테스트보드 역할을 해야 하므로 반도체소자의 각 단자와 접촉하는 패드와 연결패턴 및 기타 부품(저항, 콘덴서 등)에 관련된 패턴을 포함하는 인쇄회로기판인 것이 바람직하다. 상부 기판(30)도 배선이 필요한 경우에는 인쇄회로기판을 사용하는 것이 바람직하지만, 단순히 하부 기판(20)을 덮어서 반도체소자를 고정하는 역할만 한다면 반드시 인쇄회로기판일필요는 없다.Hereinafter, with reference to the drawings will be described an embodiment of the test board according to the present invention. The overall configuration of this embodiment is shown in FIG. In FIG. 2, the lower substrate 20 and the upper substrate 30 are large. Since at least the lower substrate 20 of these substrates should serve as a test board, it is preferable that the lower substrate 20 is a printed circuit board including pads and contact patterns and other components (resistors, capacitors, etc.) in contact with each terminal of the semiconductor device. . If the upper substrate 30 also requires wiring, it is preferable to use a printed circuit board, but it is not necessarily a printed circuit board as long as it merely covers the lower substrate 20 to fix the semiconductor device.

하부 기판(20)에는 반도체소자(100)가 안착되는 안착부(22)가 다수 배열되어 형성된다. 안착부(22)는 도3a에 상세히 나타내었는바, 기판을 관통하여 형성되는 것으로서, 그 관통된 형상은 안착시킬 반도체소자 패키지의 형상에 좌우된다(도3b,c 참조). 안착부(22)의 주위에는 반도체소자의 리드가 접촉되는 다수의 패드(24)가 형성된다. 패드(24)에는 반도체소자의 리드가 수시로 접촉되므로 금도금을 하는 것이 바람직하다. 패드(24)에는 연결패턴(26)이 연결되어 테스트회로를 이루고 있다. 한편, 도3b는 상기 안착부(22)에 반도체소자(100)가 안착된 것을 나타낸다. 안착부(22)를 이루는 관통홈에 반도체소자(100)가 삽입되고, 반도체소자(100)의 단자(28)가 패드(24)에 접촉된다.The lower substrate 20 is formed by arranging a plurality of mounting portions 22 on which the semiconductor device 100 is mounted. As shown in FIG. 3A, the seating part 22 is formed to penetrate the substrate, and its penetrating shape depends on the shape of the semiconductor device package to be seated (see FIGS. 3B and C). A plurality of pads 24 in contact with the leads of the semiconductor element are formed around the seating portion 22. Since the lead of the semiconductor element is in contact with the pad 24 from time to time, gold plating is preferable. The connection pattern 26 is connected to the pad 24 to form a test circuit. 3B illustrates that the semiconductor device 100 is seated on the seating part 22. The semiconductor device 100 is inserted into the through hole forming the seating part 22, and the terminal 28 of the semiconductor device 100 contacts the pad 24.

이렇게 안착부에 반도체소자가 삽입된 상태에서 위에 상부 기판(30)을 덮고 적절한 압력으로 누르면 반도체소자(100)가 이탈되지 않는다. 도3c에 단면도로서 이를 보충 설명하고 있다.In this way, the semiconductor device 100 is not separated from the semiconductor substrate 100 when the semiconductor device is inserted into the mounting portion and the upper substrate 30 is covered and pressed at an appropriate pressure. This is supplemented as a cross-sectional view in Fig. 3C.

하부 기판(20)과 상부 기판(30)의 확고한 결합을 위하여 양자의 결합시 정렬을 도와주는 정렬부(32a 및 32b)가 포함된다. 정렬부는 도2에서는 하부 기판(20)에 부착된 정렬핀(32a)과 이 정렬핀(32a)에 대응하는 위치의 상부 기판(30)에 형성된 정렬공(32b)으로 구성될 수 있지만, 이러한 방식에 한정되는 것은 물론 아니다. 정렬부의 결합상태에 대해서도 도3c에 나타내었다.Alignment portions 32a and 32b are included to assist the alignment of the lower substrate 20 and the upper substrate 30 in order to firmly combine the lower substrate 20 and the upper substrate 30. The alignment portion may be composed of an alignment pin 32a attached to the lower substrate 20 in FIG. 2 and an alignment hole 32b formed in the upper substrate 30 at a position corresponding to the alignment pin 32a. Of course not limited to. The coupling state of the alignment part is also shown in FIG. 3C.

상부 기판(30)에도 하부 기판(20)과의 결합시에 반도체소자(100)를 확고히 고정하기 위하여 반도체소자(100)와 상응하는 위치에 홈(34)이 형성될 수 있다. 그러나 상부 기판(30)의 이 홈(34)은 반도체소자(100)의 패키지 형태가 하부 기판(20)의 표면으로부터 위로 돌출되는 형태일 때에는 반드시 필요하지만 그렇지 않은 경우에는 굳이 형성되지 않아도 관계없다. 도3c의 예는 반도체기판(100)이 하부 기판(20)의 표면 위로 돌출되지 않기 때문에 상부 기판(30)에 홈을 형성하지 않은 상태를 나타내고 있다.In the upper substrate 30, a groove 34 may be formed at a position corresponding to the semiconductor device 100 to firmly fix the semiconductor device 100 when the lower substrate 20 is coupled to the upper substrate 30. However, this groove 34 of the upper substrate 30 is necessary when the package form of the semiconductor device 100 protrudes upward from the surface of the lower substrate 20, but otherwise it does not need to be formed. The example of FIG. 3C illustrates a state in which the groove is not formed in the upper substrate 30 because the semiconductor substrate 100 does not protrude above the surface of the lower substrate 20.

하부 기판(20)에는 또한 일부 영역에 테스트 장비(미도시)의 테스트회로와 연결되는 연결부(40)가 형성되어 있다. 이 연결부(40)는 도2에서와 같이 테스트 장비의 테스트핀에 접촉되는 패드배열 식으로 형성될 수도 있지만, 기타 코넥터 방식 등을 사용할 수도 있다. 테스트 회로와 테스트보드의 연결 방식은 공지의 기술이므로 구체적 설명을 생략한다.The lower substrate 20 is also provided with a connection portion 40 connected to the test circuit of the test equipment (not shown) in some areas. The connection portion 40 may be formed as a pad arrangement in contact with the test pins of the test equipment as shown in FIG. 2, but other connector methods may be used. Since the connection method between the test circuit and the test board is a well-known technique, a detailed description thereof will be omitted.

도3c와 같은 상태에서, 하부 기판(20)과 상부 기판(30)은 곧 캐리어 역할을 하게 되어 컨베이어를 통해 FAB 공정에서 테스트 공정으로 이송될 수 있고, 테스트 공정으로 옮겨지면 그 상태 그대로 테스트 장비의 테스트핀과 연결부(40)가 연결되어 반도체소자에 대한 전기적 시험이 진행된다.In the state as shown in FIG. 3C, the lower substrate 20 and the upper substrate 30 soon serve as carriers, and may be transferred from the FAB process to the test process through a conveyor. The test pin and the connection part 40 are connected to perform an electrical test on the semiconductor device.

앞의 실시예에서, 안착부(22)는 하부 기판(20)을 관통하여 형성하는 예를 들었지만, 물론 반드시 이에 한정되는 것은 아니다. 예를 들어, 도4에서와 같이 하부 기판(20')이 충분히 두꺼운 경우라면 반도체소자(100')가 들어갈 수 있는 홈을 파는 것으로도 충분한다.In the above embodiment, the mounting portion 22 is an example of forming through the lower substrate 20, but is not necessarily limited thereto. For example, when the lower substrate 20 'is sufficiently thick as shown in FIG. 4, it is enough to dig a groove into which the semiconductor device 100' can enter.

또한 앞의 실시예는 반도체소자(100)로서 TSOP형 패키지의 경우에 적용할 수 있는 테스트보드 형태를 소개하였지만, 이외에도 MLF, RCC, QFN 등과 같은 패키지에도 당업자에 의해 용이하게 변형하여 실시할 수 있다.In addition, the above embodiment has introduced a test board form that can be applied to the TSOP type package as the semiconductor device 100, but in addition to the package such as MLF, RCC, QFN can be easily modified by those skilled in the art .

만약 반도체소자의 단자가 패키지 바닥면으로만 노출되는 형태의 패키지(가령, BGA 패키지)인 경우에는 도5와 같이 본 고안을 적용할 수 있다.If the terminal of the semiconductor device is a package (eg, BGA package) of the type exposed only to the bottom surface of the package can be applied as the present invention as shown in FIG.

즉, 하부 기판(20")에 홈을 형성하고 그 안에 BGA패키지(100")를 단자(102)가 위로 향하도록 삽입하고 그 위를 상부 기판(30")으로 덮는다. 물론, 이 경우에는 상부 기판(30")에 패드(36)와 연결패턴(미도시)이 형성되어야 한다. BGA 패키지(100")와 상부 기판(30")의 패드(36)와의 접촉 안정성을 확보하기 위하여 본 출원인이 선출원한 바 있는 "집적화된 실리콘 콘택터(출원번호: 10-2001-75606)"를 중간에 개재시킬 수도 있고 다양한 공지의 방식(가령, 별도의 인터포저나 포고핀 등)을 적용할 수도 있다.That is, a groove is formed in the lower substrate 20 ", and the BGA package 100" is inserted therein so that the terminal 102 faces upwards, and the upper substrate 30 "is covered thereon. A pad 36 and a connection pattern (not shown) should be formed on the substrate 30 ". In order to secure contact stability between the BGA package 100 " and the pad 36 of the upper substrate 30 ", the " integrated silicon contactor (application number: 10-2001-75606) " It may be interposed in a variety of known methods (eg, a separate interposer, pogo pin, etc.) may be applied.

이상에서 본 고안의 기술사상을 몇가지 실시예로 구현가능한 것을 설명하였으나, 본 고안의 기술적 범위는 상기 실시예 설명 및 도면에 한정되는 것은 아니며, 첨부한 청구범위의 합리적 해석에 의해 결정되는 것이다.Although the technical idea of the present invention has been described in some embodiments, the technical scope of the present invention is not limited to the above-described embodiment and drawings, and is determined by reasonable interpretation of the appended claims.

이상에서와 같이, 본 고안에 따르면 종래의 캐리어와 테스트보드를 결합함으로써 공정이 단순화되고 제조원가가 절감된다.As described above, according to the present invention by combining the conventional carrier and the test board, the process is simplified and the manufacturing cost is reduced.

Claims (6)

테스트 장비(미도시)의 테스트회로와 연결되어 반도체소자를 시험하는 테스트보드로서,A test board connected to a test circuit of a test equipment (not shown) to test a semiconductor device, 반도체소자가 삽입되어 안착되는 안착부를 포함하는 하부 기판(20)과A lower substrate 20 including a mounting portion into which a semiconductor device is inserted and seated; 상기 하부 기판을 상면에서 덮음으로써 안착된 반도체소자를 고정하는 상부 기판(30)으로 구성되며,The upper substrate 30 is fixed to the semiconductor device seated by covering the lower substrate on the upper surface, 상기 하부 기판 또는 상부 기판 중 적어도 하나에는 상기 반도체소자의 각 단자와 접촉하는 패드 및 연결패턴이 형성되는 것을 특징으로 하는, 반도체소자 캐리어 겸용 테스트보드.And at least one of the lower substrate and the upper substrate is formed with a pad and a connection pattern in contact with each terminal of the semiconductor device. 제1항에 있어서, 상기 하부 기판 또는 상부 기판 중 적어도 하나는 인쇄회로기판인 것을 특징으로 하는 반도체소자 캐리어 겸용 테스트보드.The test board of claim 1, wherein at least one of the lower substrate and the upper substrate is a printed circuit board. 제1항에 있어서,The method of claim 1, 상기 안착부는 하부 기판을 관통하여 형성되고,The seating portion is formed through the lower substrate, 관통된 안착부의 주위에는 반도체소자의 리드가 접촉되는 다수의 패드가 형성되는 것을 특징으로 하는 반도체소자 캐리어 겸용 테스트보드.And a plurality of pads in contact with the leads of the semiconductor device are formed around the perforated seating portion. 제1항에 있어서,The method of claim 1, 상기 안착부는 하부 기판(20")을 관통하지 않도록 홈 형태로 형성되며,The seating portion is formed in a groove shape so as not to penetrate the lower substrate 20 ″. 이 안착홈에 삽입되는 반도체소자의 단자 위치에 상응하는 위치의 상부 기판(30")에는 패드(36)가 형성되는 것을 특징으로 하는 반도체소자 캐리어 겸용 테스트보드.And a pad (36) formed on the upper substrate (30 ") at a position corresponding to the terminal position of the semiconductor element inserted into the seating groove. 제1~4중 어느 한 항에 있어서,The method according to any one of claims 1 to 4, 하부 기판(20)과 상부 기판(30)의 확고한 결합을 위하여 양자를 결합시 양자의 위치를 정렬하는 정렬부(32a 및 32b)가 추가로 포함되는 것을 특징으로 하는 반도체소자 캐리어 겸용 테스트보드.In order to firmly connect the lower substrate (20) and the upper substrate (30), the semiconductor device carrier test board, characterized in that it further comprises an alignment portion (32a and 32b) for aligning the position of both when combined. 제1~4중 어느 한 항에 있어서, 상부 기판에The upper substrate according to any one of claims 1 to 4, wherein 하부 기판(20)에 안착되는 반도체소자(100)의 패키지 위치에 상응하는 위치에 홈(34)이 형성되는 것을 특징으로 하는 반도체소자 캐리어 겸용 테스트보드.The semiconductor device carrier test board, characterized in that the groove 34 is formed in a position corresponding to the package position of the semiconductor device 100 seated on the lower substrate (20).
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