KR100832204B1 - Linearizer - Google Patents

Linearizer Download PDF

Info

Publication number
KR100832204B1
KR100832204B1 KR1020077007193A KR20077007193A KR100832204B1 KR 100832204 B1 KR100832204 B1 KR 100832204B1 KR 1020077007193 A KR1020077007193 A KR 1020077007193A KR 20077007193 A KR20077007193 A KR 20077007193A KR 100832204 B1 KR100832204 B1 KR 100832204B1
Authority
KR
South Korea
Prior art keywords
linearizer
bias
capacitor
diode
gain
Prior art date
Application number
KR1020077007193A
Other languages
Korean (ko)
Other versions
KR20070047843A (en
Inventor
히후미 노토
가즈히사 야마우치
요시히로 하마마츠
도모카즈 하마다
마사토시 나카야마
Original Assignee
미쓰비시덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미쓰비시덴키 가부시키가이샤 filed Critical 미쓰비시덴키 가부시키가이샤
Priority to KR1020077007193A priority Critical patent/KR100832204B1/en
Publication of KR20070047843A publication Critical patent/KR20070047843A/en
Application granted granted Critical
Publication of KR100832204B1 publication Critical patent/KR100832204B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/32—Modifications of amplifiers to reduce non-linear distortion
    • H03F1/3241—Modifications of amplifiers to reduce non-linear distortion using predistortion circuits
    • H03F1/3276—Modifications of amplifiers to reduce non-linear distortion using predistortion circuits using the nonlinearity inherent to components, e.g. a diode
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/32—Modifications of amplifiers to reduce non-linear distortion
    • H03F1/3223—Modifications of amplifiers to reduce non-linear distortion using feed-forward
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/468—Indexing scheme relating to amplifiers the temperature being sensed

Abstract

리니어라이저의 이득 특성을, 이득이 감소한 후에 증가하는 마루 특성으로 한다. RF 신호의 입력 단자(1), 입력측 바이어스 저지용 캐패시터(4), 서로 역극성의 다이오드(8, 12), 출력측 바이어스 저지용 캐패시터(5), 및 RF 신호의 출력 단자(2)가 순차적으로 직렬 접속된 신호로와, 입력측 바이어스 저지용 캐패시터(4)와 다이오드쌍(8, 12) 사이의 신호로와 바이어스 단자(3)의 사이에 저항(7)이 마련된 바이어스 회로와, 바이어스 단자(3)와 저항(7) 사이의 바이어스 회로에 한쪽 끝이 접속되고 다른 쪽 끝은 접지된 RF 단락용 캐패시터(6)와, 다이오드쌍(8, 12)과 출력측 바이어스 저지용 캐패시터(5) 사이의 신호로에 한쪽 끝이 접속되고 다른 쪽 끝은 접지된 DC 피드용 인덕터(11)를 마련했다.

Figure 112007024633009-pct00001

The gain characteristic of a linearizer is made into the floor characteristic which increases after a gain decreases. The input terminal 1 of the RF signal, the input bias biasing capacitor 4, the diodes 8 and 12 of opposite polarity to each other, the output bias biasing capacitor 5, and the output terminal 2 of the RF signal are sequentially A bias circuit in which a resistor 7 is provided between the signal path connected in series, the signal path between the input side bias blocking capacitor 4 and the diode pairs 8 and 12 and the bias terminal 3, and the bias terminal 3 Signal between the RF short capacitor 6 and the diode pair 8 and 12 and the output side bias blocking capacitor 5 which are connected to a bias circuit between the resistor 7 and the other end and grounded. The inductor 11 for DC feed provided with one end connected to the furnace and the other end grounded.

Figure 112007024633009-pct00001

Description

리니어라이저{LINEARIZER}Linearizer {LINEARIZER}

본 발명은, 위성 통신용 증폭기, 이동체 통신용 증폭기, 및 지상 마이크로파 통신용 증폭기에 적용되어, 진폭 비선형성 및 위상 비선형성을 보상하는 저 왜곡 증폭기용 리니어라이저에 관한 것이다.The present invention relates to a satellite communication amplifier, a mobile communication amplifier, and a terrestrial microwave communication amplifier, and relates to a linearizer for a low distortion amplifier that compensates for amplitude nonlinearity and phase nonlinearity.

도 23은 종래예 1에 따른 리니어라이저를 나타내는 회로도이다(예컨대, 특허문헌 1 참조). 도 23에 나타내는 종래예 1에 따른 리니어라이저는, 무선 주파수대의 신호(RF 신호)를 입력하는 입력 단자(1), 입력측 바이어스 저지용 캐패시터(4), 다이오드(8), 출력측 바이어스 저지용 캐패시터(5), 및 무선 주파수대의 신호를 출력하는 출력 단자(2)가 순차적으로 직렬 접속된 신호로와, 입력측 바이어스 저지용 캐패시터(4)와 다이오드(8) 사이의 신호로와 바이어스 단자(3) 사이에 제 1 저항(7)이 접속된 바이어스 회로와, 바이어스 단자(3)와 제 1 저항(7) 사이의 바이어스 회로에 한쪽 끝이 접속되고 다른 쪽 끝은 접지된 RF 단락용 캐패시터(6)와, 다이오드(8)와 출력측 바이어스 저지용 캐패시터(5) 사이의 신호로에 한쪽 끝이 접속되고 다른 쪽 끝은 접지된 바이어스 단락용 인덕터(11)와, 다이오드(8)와 병렬 접 속된 제 2 저항(9) 및 제 1 캐패시터(10)로 이루어지는 직렬 회로를 구비하고 있다.It is a circuit diagram which shows the linearizer which concerns on the prior art example 1 (for example, refer patent document 1). The linearizer according to the conventional example 1 shown in FIG. 23 includes an input terminal 1 for inputting a signal (RF signal) in the radio frequency band, an input bias bias capacitor 4, a diode 8, and an output bias bias capacitor ( 5) and a signal in which an output terminal 2 for outputting a signal in a radio frequency band is sequentially connected in series, between a signal path between the input bias bias capacitor 4 and the diode 8 and the bias terminal 3; A bias circuit having a first resistor 7 connected thereto, an RF shorting capacitor 6 having one end connected to a bias circuit between the bias terminal 3 and the first resistor 7, and the other end being grounded. A bias short circuit inductor 11 connected at one end to the signal path between the diode 8 and the output bias suppressing capacitor 5 and the other end is grounded, and a second resistor connected in parallel with the diode 8. 9 and the first capacitor 10 And a series circuit.

이 리니어라이저는, 아날로그ㆍ프리디스토션형 리니어라이저의 일례이다. 이와 같은 리니어라이저는, 증폭기의 전단(前段) 또는 후단(後段)에 직렬로 접속함으로써, 입력 전력의 증가에 대하여 이득이 증가하고, 위상이 지연되는 특성을 갖는 증폭기의 왜곡 보상을 행하는 것이다. 이 리니어라이저는, 바이어스 전압, 저항(9) 및 캐패시터(10)의 값을 변화시킴으로써, 입력 전력에 대한 이득 특성(AM－AM 특성)과 입력 전력에 대한 위상 특성(AM－PM 특성)을 조정할 수 있다.This linearizer is an example of an analog predistortion linearizer. Such a linearizer is connected to the front end or the rear end of the amplifier in series to compensate for the distortion of the amplifier having the characteristics of increasing the gain and delaying the phase with respect to the increase in the input power. The linearizer adjusts gain characteristics (AM-AM characteristics) for input power and phase characteristics (AM-PM characteristics) for input power by changing the values of the bias voltage, resistance 9 and capacitor 10. Can be.

또한, 도 24는 종례예 2에 따른 리니어라이저를 나타내는 회로도이다(예컨대, 특허문헌 2 참조). 도 24에서, 도 23과 동일 부분은 동일 부호를 부여하여 그 설명은 생략한다. 도 24에 나타내는 종례예 2에 따른 리니어라이저는, 2개의 다이오드(8, 12)가 RF 신호에 대해서는 서로 역극성으로 병렬로 사용되고, 직류 바이어스는 다이오드의 순극성에 직렬로 접속하고 있다. 또한, 이 2개의 다이오드(8, 12)에 저항(21, 22)이 병렬로 마련되어 있으며, 바이어스는 저항(19, 20)을 거쳐 행해지고 있다.24 is a circuit diagram which shows the linearizer which concerns on the example 2 (for example, refer patent document 2). In Fig. 24, the same parts as those in Fig. 23 are denoted by the same reference numerals and description thereof will be omitted. In the linearizer according to the example 2 shown in FIG. 24, two diodes 8 and 12 are used in parallel with each other in reverse polarity with respect to an RF signal, and the direct current bias is connected in series with the forward polarity of the diode. In addition, the resistors 21 and 22 are provided in parallel in these two diodes 8 and 12, and the bias is performed through the resistors 19 and 20. FIG.

이와 같은 리니어라이저는, 증폭기의 전단 또는 후단에 직렬로 접속함으로써, 입력 전력의 증가에 대하여 이득이 증가하고, 위상이 지연되는 특성을 갖는 증폭기의 왜곡 보상을 행하는 것이다. 저항(21, 22)의 값을 변화시킴으로써, 입력 전력에 대한 이득 특성(AM－AM 특성)과 입력 전력에 대한 위상 특성(AM－PM 특성)을 미조정할 수 있다.Such a linearizer is connected to the front end or the rear end of the amplifier in series, so that the gain is increased with respect to the increase in the input power and the distortion compensation of the amplifier having the characteristic of delayed phase is performed. By changing the values of the resistors 21 and 22, the gain characteristic (AM-AM characteristic) for the input power and the phase characteristic (AM-PM characteristic) for the input power can be finely adjusted.

도 25는 종례예 3에 따른 리니어라이저를 나타내는 회로도이다(예컨대, 특허문헌 3 참조). 도 25에서, 도 23과 동일 부분은 동일 부호를 부여하여 그 설명은 생략한다. 도 25에 나타내는 종례예 3에 따른 리니어라이저에서, 2개의 다이오드(23, 24)는 서로 역극성으로 병렬로 마련된 다이오드쌍이며, RF 신호에 대하여 한쪽은 접지되어 있다. 또한, 저항(31, 32)이 분압기로서 이용되고 있다.25 is a circuit diagram illustrating a linearizer according to Exemplary Example 3 (see Patent Document 3, for example). In FIG. 25, the same parts as in FIG. 23 are assigned the same reference numerals and description thereof will be omitted. In the linearizer according to the example 3 shown in FIG. 25, the two diodes 23 and 24 are diode pairs provided in parallel with each other in reverse polarity, and one side is grounded with respect to an RF signal. In addition, resistors 31 and 32 are used as voltage dividers.

도 26은 종례예 4에 따른 고조파 믹서(harmonic mixer)를 나타내는 회로도이다(예컨대, 특허문헌 4 참조). 도 26에 나타내는 종례예 4에 따른 고조파 믹서에서, IF 입력 단자(30)와 IF 입력 단자(29) 사이의 경로에는, 로우패스 필터(28)와 DC 컷(27)이 마련되고, 로우패스 필터(28)와 DC 컷(27) 사이의 접속점과 그라운드 사이에는, 서로 역극성으로 병렬 접속된 2개의 다이오드(23, 24)와, 국부(local) 신호에 대하여 λ／4 파장인 선로(25)가 마련되어 있다. 참조 부호 26은 국부 신호에 대하여 λ／4 파장인 선로이며, 참조 부호 31은 국부 신호 입력 단자를 나타낸다.FIG. 26 is a circuit diagram showing a harmonic mixer according to Example 4 (see Patent Document 4, for example). In the harmonic mixer according to the example 4 shown in FIG. 26, the low pass filter 28 and the DC cut 27 are provided in the path between the IF input terminal 30 and the IF input terminal 29, and the low pass filter is provided. Between the connection point between the 28 and the DC cut 27 and the ground, two diodes 23 and 24 connected in parallel to each other in reverse polarity and a line 25 having a λ / 4 wavelength with respect to a local signal. Is provided. Reference numeral 26 denotes a line having a lambda / 4 wavelength with respect to the local signal, and reference numeral 31 denotes a local signal input terminal.

(특허문헌 1) 일본 공개 특허 공보 제 2002－76784호 (도 1)(Patent Document 1) Japanese Unexamined Patent Publication No. 2002-76784 (Fig. 1)

(특허문헌 2) 일본 공개 실용신안 공보 소61－68517호 (도 1)(Patent Document 2) Japanese Unexamined Utility Model Publication No. S61-68517 (Fig. 1)

(특허문헌 3) 일본 공개 실용신안 공보 평5－023612호 (도 1)(Patent Document 3) JP-A-5-023612 (Fig. 1)

(특허문헌 4) 일본 공개 특허 공보 평9－130236호 (도 5)(Patent Document 4) Japanese Unexamined Patent Publication No. Hei 9-130236 (Fig. 5)

(발명이 해결하고자 하는 과제)(Tasks to be solved by the invention)

상술한 종래예 1에서는, 도 23의 리니어라이저의 바이어스 전압, 저항(9) 및 캐패시터(10)의 값을 변화시킴으로써, 입력 전력에 대한 이득 특성(AM－AM 특성)과 입력 전력에 대한 위상 특성(AM－PM 특성)을 조정하고 있었다.In the above-described conventional example 1, the gain characteristics (AM-AM characteristics) for the input power and the phase characteristics for the input power are varied by changing the values of the bias voltage, the resistor 9, and the capacitor 10 of the linearizer of FIG. (AM-PM characteristic) was adjusted.

그러나, 도 27과 같은 이득 특성을 갖는 증폭기에 도 23에 나타내는 구성의 리니어라이저를 적용하면, 고 입력 영역에서 리니어라이저와 증폭기의 이득 특성이 감소가 되므로, 선형 이득으로부터 2㏈ 이득이 내려가는 점으로서의 규정 이득 압축점(예컨대, P2㏈ : 2㏈ 이득 압축점)에서의 출력 전력이 내려간다고 하는 문제가 있었다.However, if the linearizer having the configuration shown in Fig. 23 is applied to the amplifier having the gain characteristics as shown in Fig. 27, the gain characteristics of the linearizer and the amplifier are reduced in the high input region, so that the gain of 2 dB decreases from the linear gain. There has been a problem that the output power at the specified gain compression point (for example, P 2 ㏈ : 2 ㏈ gain compression point) decreases.

이 원리를, 도면을 참조하여 설명한다.This principle is demonstrated with reference to drawings.

종래예 1에 따른 리니어라이저를 도 27과 같은 증폭기의 이득 특성으로 이용하는 경우, 도 27에 나타내는 이득 특성에서 이득이 증가하고 있는 부분을 평탄하게 하기 위해 리니어라이저가 이용된다. 증폭기의 이득을 평탄하게 하기 위해서는, 리니어라이저의 이득 특성을 증폭기의 이득 특성의 반대 특성으로 할 필요가 있다. 종래예 1에 따른 리니어라이저에서는, 다이오드(8)에 인가하는 전압과 저항(9)과 캐패시터(10)의 값을 조정함으로써 증폭기의 이득 특성의 반대 특성을 얻고 있었다. 그 때의 리니어라이저의 특성은 도 28과 같다.When the linearizer according to the prior art example 1 is used as the gain characteristic of the amplifier as shown in Fig. 27, the linearizer is used to flatten the portion where the gain is increased in the gain characteristic shown in Fig. 27. In order to make the gain of the amplifier flat, it is necessary to make the gain characteristic of the linearizer the opposite characteristic of the gain characteristic of the amplifier. In the linearizer according to the conventional example 1, the opposite characteristic of the gain characteristic of the amplifier was obtained by adjusting the voltage applied to the diode 8, the values of the resistor 9, and the capacitor 10. The characteristics of the linearizer at that time are as shown in FIG.

이득 특성이 도 27과 같은 증폭기에 이득 특성이 도 28과 같은 리니어라이저를 적용하면, 이득 특성은 도 29와 같이 된다. 이 때의 규정 이득 압축점을 도 29의 사각형으로 나타내고 있다. 원래의 증폭기의 이득 특성(실선)보다 리니어라이저 적용 후의 이득 특성이 규정 이득 압축점의 입력 레벨이 낮게 되어 있는 것을 알 수 있다. 다시 말해, 증폭기의 입출력 특성을 나타내는 도 30에서, 규정 이득 압축점의 출력 레벨이 원래의 증폭기의 특성보다 낮게 된다. 상기 리니어라이저를 적용한 증폭기를, 예컨대, 피드포워드(feedfoward) 증폭기에 적용한 경우, 규정 이득 압축점이 내려가므로, 보다 출력이 큰 증폭기를 이용하지 않으면 안되어, 전력 효율이 저하하고 회로 면적이 커진다고 하는 문제가 있었다.If the gain characteristic is applied to the amplifier as shown in FIG. 27 and the linearizer as shown in FIG. 28 is obtained, the gain characteristic is as shown in FIG. The specified gain compression point at this time is shown by the rectangle in FIG. It can be seen that the input characteristic of the prescribed gain compression point is lower in the gain characteristic after the linearizer is applied than the gain characteristic (solid line) of the original amplifier. In other words, in Fig. 30 showing the input / output characteristics of the amplifier, the output level of the specified gain compression point is lower than that of the original amplifier. When the amplifier to which the linearizer is applied is applied to, for example, a feedforward amplifier, the specified gain compression point is lowered, so that an amplifier with a larger output must be used, resulting in a problem of lowering power efficiency and increasing circuit area. there was.

또한, 도 24에 나타내는 종례예 2에서는, RF 전력에 대하여 2개의 다이오드쌍(8, 12)은 역극성이 되지만, 직류 바이어스에 대하여 순방향 바이어스가 된다. 이 때문에, RF 전력이 커지면, 저항(19)의 전압 강하에 의해 다이오드(8)의 신호에 대한 내부 저항치가 증가한다. 이 때문에, 리니어라이저의 이득 특성은 입력 전력에 대하여 감소한다. 또한, 병렬의 저항(21, 22)으로 그 감소량을 조정할 수 있지만, 고 입력 영역에서 리니어라이저와 증폭기의 이득 특성이 감소가 되므로, 규정 이득 압축점에서의 출력 전력이 내려간다고 하는 문제가 있었다.In addition, in the example 2 shown in FIG. 24, although two diode pairs 8 and 12 become reverse polarity with respect to RF power, they become forward bias with respect to a direct current bias. For this reason, when the RF power becomes large, the internal resistance to the signal of the diode 8 increases due to the voltage drop of the resistor 19. For this reason, the gain characteristics of the linearizer decrease with respect to the input power. In addition, although the reduction amount can be adjusted with the parallel resistors 21 and 22, there is a problem that the output power at the specified gain compression point is lowered because the gain characteristics of the linearizer and the amplifier are reduced in the high input region.

또한, 도 25에 나타내는 종례예 3에서는, 2개의 저항(31, 32)이 분압 회로로서 동작하고 있으며, 이 분압 회로를 거쳐 다이오드쌍(23, 24)이 접속되어 있다. 종례예 3에 따른 리니어라이저를 이용하는 것에 의해, 입력 신호가 작을 때, 다이오드에 인가되는 전압이 다이오드의 순전압에 비해 낮으므로, 입력 신호는 그대로 출력된다. 역으로, 입력 신호가 클 때에는, 다이오드에 인가되는 전압이 높게 되어, 신호 파형이 클립된다. 이 때문에, 입력 신호의 크기가 커질수록, 출력 신호는 입력 신호에 비해 작아진다. 다시 말해, 이득 특성이 신호의 크기에 대하여 감소로 되어 있다. 따라서, 저항으로 이득의 감소량을 조정할 수 있지만, 고 입력 영역에서 리니어라이저와 증폭기의 이득 특성이 감소가 되므로, 규정 이득 압축점에서의 출력 전력이 내려간다고 하는 문제가 있었다.In Example 3 shown in FIG. 25, two resistors 31 and 32 operate as a voltage divider circuit, and diode pairs 23 and 24 are connected via the voltage divider circuit. By using the linearizer according to the example 3, when the input signal is small, since the voltage applied to the diode is lower than the forward voltage of the diode, the input signal is output as it is. Conversely, when the input signal is large, the voltage applied to the diode becomes high, and the signal waveform is clipped. For this reason, the larger the magnitude of the input signal, the smaller the output signal compared to the input signal. In other words, the gain characteristic is reduced with respect to the magnitude of the signal. Therefore, although the amount of gain reduction can be adjusted with a resistor, the gain characteristics of the linearizer and the amplifier are reduced in the high input region, and thus there is a problem that the output power at the specified gain compression point is lowered.

또한, 종례예 4에서는, 믹서의 일부로서 2개의 다이오드(23, 24)를 이용하고 있으므로 바이어스는 인가하지 않는다. 2개의 다이오드(23, 24)는 다이오드의 정류 작용을 이용하여 국부 신호의 2배파를 상쇄하기 위해 존재한다. 따라서, 다이오드(23, 24)는 리니어라이저로서 동작되고 있지 않다.In Example 4, since two diodes 23 and 24 are used as part of the mixer, no bias is applied. Two diodes 23 and 24 exist to cancel the double wave of the local signal using the rectifying action of the diode. Therefore, the diodes 23 and 24 are not operating as linearizers.

본 발명은 상술한 종래예에 따른 과제를 해결하기 위해 이루어진 것으로, 이득 특성을, 이득이 감소한 후에 증가하는 마루 특성으로 할 수 있는 리니어라이저를 제공하는 것을 목적으로 한다.This invention is made | formed in order to solve the subject which concerns on the prior art mentioned above, It aims at providing the linearizer which can make a gain characteristic into a floor characteristic which increases after a gain decreases.

(과제를 해결하기 위한 수단)(Means to solve the task)

본 발명에 따른 리니어라이저는, RF 신호의 입력 단자, 입력측 바이어스 저지용 캐패시터, 서로 역극성의 다이오드쌍, 출력측 바이어스 저지용 캐패시터, 및 RF 신호의 출력 단자가 순차적으로 직렬 접속된 신호로와, 상기 입력측 바이어스 저지용 캐패시터와 상기 다이오드쌍 사이의 신호로와 상기 바이어스 단자의 사이에 저항이 마련된 바이어스 회로와, 상기 바이어스 단자와 상기 저항 사이의 바이어스 회로에 한쪽 끝이 접속되고 다른 쪽 끝은 접지된 RF 단락용 캐패시터와, 상기 다이오드쌍과 상기 출력측 바이어스 저지용 캐패시터 사이의 신호로에 한쪽 끝이 접속되고 다른 쪽 끝은 접지된 DC 피드용 인덕터를 구비한 것이다.The linearizer according to the present invention is a signal in which an input terminal of an RF signal, an input bias bias capacitor, a diode pair of opposite polarity to each other, an output bias bias capacitor, and an output terminal of the RF signal are sequentially connected in series, and An RF circuit having one end connected to a bias circuit having a resistance between the bias terminal and an input side bias blocking capacitor and the diode pair and the bias terminal, and a bias circuit between the bias terminal and the resistor and the other end of which is grounded. And a shorting capacitor and a DC feed inductor having one end connected to the signal path between the diode pair and the output bias suppressing capacitor and the other end to ground.

(발명의 효과)(Effects of the Invention)

본 발명에 의하면, 바이어스 단자로부터 인가되는 바이어스 전압에 의해 통과 이득 또는 통과 위상의 특성을 조정함으로써, 이득을, 이득이 감소한 후에 증가하는 마루 특성으로 할 수 있다.According to the present invention, by adjusting the characteristics of the pass gain or the pass phase by the bias voltage applied from the bias terminal, the gain can be set to the floor characteristic which increases after the gain decreases.

도 1은 본 발명의 실시예 1에 따른 리니어라이저의 회로도,1 is a circuit diagram of a linearizer according to Embodiment 1 of the present invention;

도 2는 본 발명의 실시예 1에 따른 리니어라이저의 이득 특성 및 위상 특성을 나타내는 특성도,2 is a characteristic diagram showing gain characteristics and phase characteristics of the linearizer according to Embodiment 1 of the present invention;

도 3은 본 발명의 리니어라이저의 이득 특성도,3 is a gain characteristic diagram of the linearizer of the present invention;

도 4는 도 27에 나타내는 이득 특성을 갖는 증폭기에 도 3에 나타내는 이득 특성을 갖는 리니어라이저를 적용한 경우의 이득 특성도,4 is a gain characteristic diagram when a linearizer having the gain characteristic shown in FIG. 3 is applied to an amplifier having the gain characteristic shown in FIG. 27;

도 5는 도 3에 나타내는 이득 특성을 갖는 리니어라이저 적용 후의 증폭기의 입출력 특성도,5 is an input / output characteristic diagram of the amplifier after the linearizer having the gain characteristics shown in FIG. 3 is applied;

도 6은 본 발명의 실시예 2에 따른 리니어라이저의 회로도,6 is a circuit diagram of a linearizer according to Embodiment 2 of the present invention;

도 7은 도 2에 나타내는 실시예 1에 따른 리니어라이저의 이득 특성 및 위상 특성과 비교하여 나타내는 실시예 2에 따른 리니어라이저의 이득 특성 및 위상 특 성을 나타내는 특성도,7 is a characteristic diagram showing the gain characteristics and the phase characteristics of the linearizer according to the second embodiment shown in comparison with the gain characteristics and the phase characteristics of the linearizer according to the first embodiment shown in FIG.

도 8은 본 발명의 실시예 3에 따른 리니어라이저의 회로도,8 is a circuit diagram of a linearizer according to Embodiment 3 of the present invention;

도 9는 도 2에 나타내는 실시예 1에 따른 리니어라이저의 이득 특성 및 위상 특성과 비교하여 나타내는 실시예 3에 따른 리니어라이저의 이득 특성 및 위상 특성을 나타내는 특성도,9 is a characteristic diagram showing the gain characteristics and the phase characteristics of the linearizer according to the third embodiment shown in comparison with the gain characteristics and the phase characteristics of the linearizer according to the first embodiment shown in FIG.

도 10은 본 발명의 실시예 4에 따른 리니어라이저의 회로도,10 is a circuit diagram of a linearizer according to Embodiment 4 of the present invention;

도 11은 도 7에 나타내는 실시예 2에 따른 리니어라이저의 이득 특성 및 위상 특성과 비교하여 나타내는 실시예 4에 따른 리니어라이저의 이득 특성 및 위상 특성을 나타내는 특성도,11 is a characteristic diagram showing the gain characteristics and the phase characteristics of the linearizer according to the fourth embodiment shown in comparison with the gain characteristics and the phase characteristics of the linearizer according to the second embodiment shown in FIG.

도 12는 본 발명의 실시예 5에 따른 리니어라이저의 회로도,12 is a circuit diagram of a linearizer according to Embodiment 5 of the present invention;

도 13은 도 11에 나타내는 실시예 4에 따른 리니어라이저의 이득 특성 및 위상 특성과 비교하여 나타내는 실시예 5에 따른 리니어라이저의 이득 특성 및 위상 특성을 나타내는 특성도,13 is a characteristic diagram showing the gain characteristics and the phase characteristics of the linearizer according to the fifth embodiment shown in comparison with the gain characteristics and the phase characteristics of the linearizer according to the fourth embodiment shown in FIG. 11;

도 14는 본 발명의 실시예 6에 따른 리니어라이저의 회로도,14 is a circuit diagram of a linearizer according to Embodiment 6 of the present invention;

도 15는 본 발명의 실시예 7에 따른 리니어라이저의 회로도,15 is a circuit diagram of a linearizer according to Embodiment 7 of the present invention;

도 16은 본 발명의 실시예 8에 따른 리니어라이저의 회로도,16 is a circuit diagram of a linearizer according to Embodiment 8 of the present invention;

도 17은 도 11에 나타내는 실시예 4에 따른 리니어라이저의 이득 특성 및 위상 특성과 비교하여 나타내는 실시예 8에 따른 리니어라이저의 이득 특성 및 위상 특성을 나타내는 특성도,17 is a characteristic diagram showing the gain characteristics and the phase characteristics of the linearizer according to the eighth embodiment shown in comparison with the gain characteristics and the phase characteristics of the linearizer according to the fourth embodiment shown in FIG. 11;

도 18은 본 발명의 실시예 8에 따른 리니어라이저의 회로도,18 is a circuit diagram of a linearizer according to Embodiment 8 of the present invention;

도 19는 도 11에 나타내는 실시예 4에 따른 리니어라이저의 이득 특성 및 위상 특성과 비교하여 나타내는 실시예 9에 따른 리니어라이저의 이득 특성 및 위상 특성을 나타내는 특성도,19 is a characteristic diagram showing the gain characteristics and the phase characteristics of the linearizer according to the ninth embodiment shown in comparison with the gain characteristics and the phase characteristics of the linearizer according to the fourth embodiment shown in FIG.

도 20은 본 발명의 실시예 10에 따른 리니어라이저의 회로도,20 is a circuit diagram of a linearizer according to Embodiment 10 of the present invention;

도 21은 본 발명의 실시예 11에 따른 리니어라이저의 회로도,21 is a circuit diagram of a linearizer according to Embodiment 11 of the present invention;

도 22는 본 발명의 실시예 12에 따른 리니어라이저의 회로도,22 is a circuit diagram of a linearizer according to Embodiment 12 of the present invention;

도 23은 종래예 1에 따른 리니어라이저를 나타내는 회로도,23 is a circuit diagram showing a linearizer according to a conventional example 1;

도 24는 종례예 2에 따른 리니어라이저를 나타내는 회로도,24 is a circuit diagram showing a linearizer according to case example 2;

도 25는 종례예 3에 따른 리니어라이저를 나타내는 회로도,25 is a circuit diagram showing a linearizer according to case example 3;

도 26은 종례예 4에 따른 리니어라이저를 나타내는 회로도,26 is a circuit diagram showing a linearizer according to case example 4;

도 27은 통상의 증폭기가 갖는 이득 특성도,27 is a gain characteristic diagram of a conventional amplifier;

도 28은 종래의 리니어라이저의 이득 특성도,28 is a gain characteristic diagram of a conventional linearizer,

도 29는 도 27에 나타내는 이득 특성을 갖는 증폭기에 도 28의 이득 특성을 갖는 리니어라이저를 적용한 경우의 이득 특성도,29 is a gain characteristic diagram when the linearizer having the gain characteristic of FIG. 28 is applied to the amplifier having the gain characteristic shown in FIG. 27;

도 30은 도 28의 이득 특성을 갖는 리니어라이저 적용 후의 증폭기의 입출력 특성도이다.30 is an input / output characteristic diagram of the amplifier after the linearizer having the gain characteristic of FIG. 28 is applied.

(실시예 1)(Example 1)

이하, 본 발명의 실시예에 대하여 도면을 참조하여 설명한다.Best Mode for Carrying Out the Invention Embodiments of the present invention will be described below with reference to the drawings.

도 1은 본 발명의 실시예 1에 따른 리니어라이저의 회로도이며, 도 2는 본 발명의 실시예 1에 따른 리니어라이저의 신호 전력 Pin에 대한 이득 특성(Gain) 및 위상 특성(Phase)을 나타내는 특성도이다.1 is a circuit diagram of a linearizer according to Embodiment 1 of the present invention, and FIG. 2 is a characteristic showing gain and phase characteristics of a signal power Pin of the linearizer according to Embodiment 1 of the present invention. It is also.

도 1에 나타내는 리니어라이저는, RF 신호의 입력 단자(1), 입력측 바이어스 저지용 캐패시터(4), 서로 역극성의 다이오드쌍(8, 12), 출력측 바이어스 저지용 캐패시터(5), 및 RF 신호의 출력 단자(2)가 순차적으로 직렬 접속된 신호로와, 입력측 바이어스 저지용 캐패시터(4)와 다이오드쌍(8, 12) 사이의 신호로와 바이어스 단자(3)의 사이에 저항(7)이 마련된 바이어스 회로와, 바이어스 단자(3)와 저항(7) 사이의 바이어스 회로에 한쪽 끝이 접속되고 다른 쪽 끝은 접지된 RF 단락용 캐패시터(6)와, 다이오드쌍(8, 12)과 출력측 바이어스 저지용 캐패시터(5) 사이의 신호로에 한쪽 끝이 접속되고 다른 쪽 끝은 접지된 DC 피드용 인덕터(11)를 구비하고, 바이어스 단자(3)로부터 인가되는 바이어스 전압에 의해 통과 이득 또는 통과 위상의 특성이 조정되도록 되어 있다.The linearizer shown in FIG. 1 includes an input terminal 1 of an RF signal, an input bias bias capacitor 4, diode pairs 8 and 12 of opposite polarity to each other, an output bias bias capacitor 5, and an RF signal. Of the output terminal 2 is connected in series with the signal between the input side bias blocking capacitor 4 and the diode pair (8, 12) and the bias terminal (3) between the bias terminal (3) One end is connected to the provided bias circuit and the bias circuit between the bias terminal 3 and the resistor 7 and the other end is grounded RF shorting capacitor 6, the diode pairs 8 and 12 and the output side bias. One end is connected to the signal path between the blocking capacitors 5 and the other end is provided with a grounded DC feed inductor 11, and the pass gain or the pass phase by the bias voltage applied from the bias terminal 3; Is to be adjusted.

도 1에 나타내는 회로에서, 바이어스 단자(3)로부터 정의 바이어스를 인가하면, 저항(7)을 거쳐 다이오드(8)에는 순방향 바이어스가 인가되고, 다이오드(12)에는 역방향 바이어스가 인가된다. RF 신호의 입력 단자(1)로부터 신호 전력 Pin이 입력되면, 다이오드(8)에 의해 신호 파형은 클립되어, 직류 전류가 발생한다. 이 직류 전류에 의해, 저항(7)에서 전압 강하가 발생하여, 다이오드(8)에 인가되는 바이어스 전압이 저하함으로써, 다이오드(8)의 신호에 대한 내부 저항치가 증가한다.In the circuit shown in FIG. 1, when a positive bias is applied from the bias terminal 3, a forward bias is applied to the diode 8 via the resistor 7, and a reverse bias is applied to the diode 12. When the signal power Pin is input from the input terminal 1 of the RF signal, the signal waveform is clipped by the diode 8 to generate a direct current. Due to this direct current, a voltage drop occurs in the resistor 7 and the bias voltage applied to the diode 8 decreases, thereby increasing the internal resistance value of the signal of the diode 8.

또한, 신호 전력 Pin을 증가시키면, 다이오드(12)에 의해서도 클립되어, 다 이오드(8)의 직류 전류와 역방향의 직류 전류가 발생한다. 다시 말해, 신호 전류를 다이오드(12)로 검파하여, 어떤 일정한 전력 이상으로 되면 다이오드(8)의 직류 전류가 억압되어, 다이오드(8)의 내부 저항이 감소된다. 따라서, 이득 Gain은 감소하지만, 어떤 일정한 전력 이상으로 되면 증가하기 시작하여, 도 2 및 도 3에 나타내는 바와 같이, 이득 특성은, 신호 전력 Pin에 대하여 감소한 후, 증가하는 마루 특성이 된다.In addition, when the signal power Pin is increased, it is also clipped by the diode 12, so that the direct current of the diode 8 and the direct current of the reverse direction are generated. In other words, when the signal current is detected by the diode 12 and above a certain constant power, the direct current of the diode 8 is suppressed, so that the internal resistance of the diode 8 is reduced. Therefore, the gain is reduced, but starts to increase when it is equal to or greater than a certain power, and as shown in Figs. 2 and 3, the gain characteristic decreases with respect to the signal power Pin, and becomes an increasing floor characteristic.

이러한 리니어라이저는, 도 27과 같이 AB급 앰프의 경우처럼 포화 전에 이득이 상승하는 증폭기의 왜곡을 보상하는데 특히 유효하다. 그 원리는, 리니어라이저의 이득 특성은, 도 3과 같이 이득이 감소하고, 그 후에 증가하는 특성인 것에 의해, 선형 이득(이득이 일정한 곳)보다 이득이 내려가더라도, 전력이 적용 전후에 있어서 쉽게 내려가지 않는 것에 근거한다. 따라서, 리니어라이저 적용 후의 입출력 특성은, 종래예 1의 리니어라이저 적용 후의 규정 압축점에 비해 높아지게 된다(도 5, 도 30 참조).This linearizer is particularly effective for compensating for the distortion of the amplifier whose gain rises before saturation as in the case of the class AB amplifier as shown in FIG. The principle is that the gain characteristic of the linearizer is such that the gain decreases and then increases as shown in Fig. 3, so that even if the gain is lower than the linear gain (where the gain is constant), the power is easily before and after application. Based on not going down. Therefore, the input / output characteristic after linearizer application becomes high compared with the prescribed compression point after the linearizer application of the prior art example 1 (refer FIG. 5, FIG. 30).

또한, 종래예 1에 따른 리니어라이저로 이득이 상승하는 이득 특성이 있는 증폭기의 왜곡을 보상하는 경우, 도 30과 같이 보상 후와 보상 전의 규정의 이득 압축점을 내려 버리지만, 본 발명에 따른 리니어라이저를 이용하면, 도 5의 왜곡 보상 후의 입출력 특성과 같이 규정의 이득 압축점을 내리지 않고, 이득의 선형성을 개선할 수 있다. 규정의 이득 압축점을 내리지 않는 이점은, 특히 피드포워드 증폭기에 본 발명을 이용할 때에 있다. 피드포워드 증폭기에서는, 규정 이득 압축점이 내려가면, 왜곡을 개선하는 최대의 전력점도 내려가기 때문이다.In addition, in the case of compensating for the distortion of an amplifier having a gain characteristic in which the gain rises with the linearizer according to the conventional example 1, the gain compression point specified after and before compensation is lowered as shown in FIG. 30, but the linear according to the present invention is reduced. By using the riser, the gain linearity can be improved without lowering the prescribed gain compression point as in the input / output characteristics after the distortion compensation in FIG. The advantage of not lowering the specified gain compression point lies in particular when using the present invention in feedforward amplifiers. This is because in the feedforward amplifier, when the prescribed gain compression point is lowered, the maximum power point which improves distortion is also lowered.

(실시예 2)(Example 2)

도 6은 본 발명의 실시예 2에 따른 리니어라이저의 회로도이다.6 is a circuit diagram of a linearizer according to Embodiment 2 of the present invention.

도 6에 나타내는 실시예 2에 따른 리니어라이저는, 도 1에 나타내는 실시예 1에 따른 리니어라이저의 구성에 대하여, 다이오드쌍(8, 12)과 병렬로 저항(13)과 캐패시터(14)의 직렬 접속체를 접속하고 있다. 그 밖의 구성은 도 1과 마찬가지이다. 또, 도 6에서는, 다이오드쌍(8, 12)과 병렬로 저항(13)과 캐패시터(14)의 직렬 접속체를 접속하고 있지만, 저항(13)과 캐패시터(14) 중 어느 한쪽을 접속하더라도 좋다.In the linearizer according to the second embodiment shown in FIG. 6, in the configuration of the linearizer according to the first embodiment shown in FIG. 1, the resistor 13 and the capacitor 14 are connected in series with the diode pairs 8 and 12. The connecting body is connected. The other structure is the same as that of FIG. In addition, although the series connection body of the resistor 13 and the capacitor 14 is connected in parallel with the diode pairs 8 and 12, either one of the resistor 13 and the capacitor 14 may be connected. .

또한, 도 7은 도 2에 나타내는 실시예 1에 따른 리니어라이저의 이득 특성 및 위상 특성과 비교하여 나타내는 실시예 2에 따른 리니어라이저의 이득 특성 및 위상 특성을 나타내는 특성도이다.7 is a characteristic diagram which shows the gain characteristic and phase characteristic of the linearizer which concerns on Example 2 compared with the gain characteristic and phase characteristic of the linearizer which concerns on Example 1 shown in FIG.

본 실시예 2에 의하면, 실시예 1의 구성에 대하여, 저항(13)과 캐패시터(14)를 더 마련함으로써, 도 7에 나타내는 바와 같이 이득 특성과 위상 특성을 더 조정할 수 있다.According to the second embodiment, by providing the resistor 13 and the capacitor 14 with respect to the configuration of the first embodiment, the gain characteristic and the phase characteristic can be further adjusted as shown in FIG.

(실시예 3)(Example 3)

도 8은 본 발명의 실시예 3에 따른 리니어라이저의 회로도이다.8 is a circuit diagram of a linearizer according to Embodiment 3 of the present invention.

도 8에 나타내는 실시예 3에 따른 리니어라이저는, 도 1에 나타내는 실시예 1에 따른 리니어라이저의 구성에 대하여, 다이오드쌍(8, 12) 중 어느 한쪽의 다이오드, 예컨대, 역극성의 다이오드(12)에, 저항(15)을 직렬 접속하여 그 접속체를 다이오드(8)와 병렬 접속하고 있다. 그 밖의 구성은 도 1과 마찬가지이다. 또, 저항(15)과 역극성의 다이오드(12)의 접속 순서는 반대라도 좋고, 또한, 저항(15) 대신에, 인덕터를 마련하더라도 좋다.In the linearizer according to the third embodiment shown in FIG. 8, the diode of any one of the diode pairs 8 and 12, for example, the reverse polarity diode 12, has a structure of the linearizer according to the first embodiment shown in FIG. 1. The resistor 15 is connected in series, and the connection body is connected in parallel with the diode 8. The other structure is the same as that of FIG. In addition, the connection order of the resistor 15 and the reverse polarity diode 12 may be reversed, and an inductor may be provided instead of the resistor 15.

또한, 도 9는 도 2에 나타내는 실시예 1에 따른 리니어라이저의 이득 특성 및 위상 특성과 비교하여 나타내는 실시예 3에 따른 리니어라이저의 이득 특성 및 위상 특성을 나타내는 특성도이다.9 is a characteristic diagram which shows the gain characteristic and phase characteristic of the linearizer which concerns on Example 3 compared with the gain characteristic and phase characteristic of the linearizer which concerns on Example 1 shown in FIG.

본 실시예 3에 의하면, 저항(15)은 이득 특성의 증가의 경사를 조정할 수 있고, 저항(15)에 의해 다이오드(12)에서 클립되어 발생한 전류를 억제하는 기능을 가져, 도 9에 나타내는 바와 같이 이득의 마루 특성의 증가량을 억제할 수 있다.According to the third embodiment, the resistor 15 can adjust the inclination of the increase in gain characteristics, and has a function of suppressing a current generated by being clipped by the diode 12 by the resistor 15, as shown in FIG. Likewise, the amount of increase in the floor characteristics of the gain can be suppressed.

(실시예 4)(Example 4)

도 10은 본 발명의 실시예 4에 따른 리니어라이저의 회로도이다.10 is a circuit diagram of a linearizer according to Embodiment 4 of the present invention.

도 10에 나타내는 실시예 4에 따른 리니어라이저는, 도 6에 나타내는 실시예 2에 따른 리니어라이저의 구성에 대하여, 다이오드쌍(8, 12) 중 어느 한쪽의 다이오드, 예컨대, 역극성의 다이오드(12)에, 저항(15)을 직렬 접속하여 그 접속체를 다이오드(8)와 병렬 접속하고 있다. 그 밖의 구성은 도 6과 마찬가지이다. 또, 저항(15)과 역극성의 다이오드(12)의 접속 순서는 반대라도 좋고, 또한, 저항(15) 대신에, 인덕터를 마련하더라도 좋다.In the linearizer according to the fourth embodiment shown in FIG. 10, the diode of any one of the diode pairs 8 and 12, for example, the reverse polarity diode 12, has a structure of the linearizer according to the second embodiment shown in FIG. 6. The resistor 15 is connected in series, and the connection body is connected in parallel with the diode 8. The other structure is the same as that of FIG. In addition, the connection order of the resistor 15 and the reverse polarity diode 12 may be reversed, and an inductor may be provided instead of the resistor 15.

또한, 도 11은 도 7에 나타내는 실시예 2에 따른 리니어라이저의 이득 특성 및 위상 특성과 비교하여 나타내는 실시예 4에 따른 리니어라이저의 이득 특성 및 위상 특성을 나타내는 특성도이다.11 is a characteristic diagram which shows the gain characteristic and phase characteristic of the linearizer which concerns on Example 4 compared with the gain characteristic and phase characteristic of the linearizer which concerns on Example 2 shown in FIG.

본 실시예 4에 의하면, 저항(15)을 마련함으로써, 이득의 감소량과 증가량을 조정함과 아울러 위상 특성도 조정할 수 있다.According to the fourth embodiment, by providing the resistor 15, the amount of decrease and increase of the gain can be adjusted and the phase characteristic can be adjusted.

(실시예 5)(Example 5)

도 12는 본 발명의 실시예 5에 따른 리니어라이저의 회로도이다.12 is a circuit diagram of a linearizer according to Embodiment 5 of the present invention.

도 12에 나타내는 실시예 5에 따른 리니어라이저는, 도 10에 나타내는 실시예 4에 따른 리니어라이저의 구성에 대하여, DC 피드용 인덕터(11)와 바이어스 저지용 캐패시터(5) 사이의 신호로에, 인덕터와 캐패시터로 이루어지는 위상 특성을 조정하기 위한 회로를 마련한 것이다. 그 밖의 구성은 도 10과 마찬가지이다. 또, 위상 특성을 조정하기 위한 회로는, 인덕터와 캐패시터 외에, 저항, 인덕터, 캐패시터로 이루어지는 회로이더라도 좋다. 또한, 이 회로를, 다이오드쌍(8, 12)과 DC 피드용 인덕터(11) 사이의 신호로에 마련하더라도 좋다.The linearizer according to the fifth embodiment shown in FIG. 12 is a signal path between the DC feed inductor 11 and the bias blocking capacitor 5 in the configuration of the linearizer according to the fourth embodiment shown in FIG. The circuit for adjusting the phase characteristic which consists of an inductor and a capacitor was prepared. The other structure is the same as that of FIG. The circuit for adjusting the phase characteristics may be a circuit composed of a resistor, an inductor and a capacitor in addition to the inductor and the capacitor. In addition, this circuit may be provided in the signal path between the diode pairs 8 and 12 and the DC feed inductor 11.

또한, 도 13은 도 11에 나타내는 실시예 4에 따른 리니어라이저의 이득 특성 및 위상 특성과 비교하여 나타내는 실시예 5에 따른 리니어라이저의 이득 특성 및 위상 특성을 나타내는 특성도이다.13 is a characteristic diagram which shows the gain characteristic and phase characteristic of the linearizer which concerns on Example 5 compared with the gain characteristic and phase characteristic of the linearizer which concerns on Example 4 shown in FIG.

본 실시예 5에 의하면, 위상 특성을 조정하기 위한 회로를 마련함으로써, 도 13에 나타내는 바와 같이 위상 특성을 조정할 수 있다.According to the fifth embodiment, by providing a circuit for adjusting the phase characteristics, the phase characteristics can be adjusted as shown in FIG. 13.

(실시예 6)(Example 6)

도 14는 본 발명의 실시예 6에 따른 리니어라이저의 회로도이다. 도 14에 나타내는 실시예 6에서는, 실시예 1∼실시예 4와 마찬가지인 리니어라이저(16)의 신호 입출력 단자에, 분리기, 증폭기 또는 감쇠기(attenuator)(17, 18)가 마련되어 있다. 또, 이 분리기, 증폭기 또는 감쇠기는, 리니어라이저(16)의 신호 입력 단자 또는 출력 단자 중 어느 쪽에 마련되어 있더라도 좋다.14 is a circuit diagram of a linearizer according to Embodiment 6 of the present invention. In the sixth embodiment shown in FIG. 14, separators, amplifiers, or attenuators 17 and 18 are provided in the signal input / output terminals of the linearizer 16 similar to the first to fourth embodiments. This separator, amplifier or attenuator may be provided in either the signal input terminal or the output terminal of the linearizer 16.

이러한 구성으로 함으로써, 외부 임피던스의 영향을 작게 할 수 있다. 또한, 리니어라이저(16)의 신호 입출력 단자에 증폭기를 마련함으로써, 리니어라이저의 삽입 손실을 증폭기로 보상할 수 있다.By setting it as such a structure, the influence of an external impedance can be made small. In addition, by providing an amplifier at the signal input / output terminal of the linearizer 16, the insertion loss of the linearizer can be compensated by the amplifier.

(실시예 7)(Example 7)

도 15는 본 발명의 실시예 7에 따른 리니어라이저의 회로도이다.15 is a circuit diagram of a linearizer according to Embodiment 7 of the present invention.

도 15에 나타내는 실시예 7에 따른 리니어라이저는, 도 14에 나타내는 실시예 6에 따른 리니어라이저(16)의 신호 입출력 단자에 마련되는 감쇠기(17, 18)를 저항 R1, R2의 조합으로 구성하고, 출력측 바이어스 저지용 캐패시터(5)와 감쇠기(17)를 교체하여, DC 피드용 인덕터(11)를 감쇠기(17)로 대용하고 있다.The linearizer according to the seventh embodiment shown in FIG. 15 comprises attenuators 17 and 18 provided in the signal input / output terminals of the linearizer 16 according to the sixth embodiment shown in FIG. 14 in combination of resistors R1 and R2. The output bias bias capacitor 5 and the attenuator 17 are replaced to replace the DC feed inductor 11 with the attenuator 17.

이러한 구성으로 함으로써, 인덕터(11)와 감쇠기를 공용할 수 있어, 소형화가 도모된다. 또한, 저항으로 구성된 감쇠기는 리니어라이저에서 본 외부 임피던스의 변화를 경감시켜, 넓은 범위에서 주파수 특성을 경감할 수 있다.With such a configuration, the inductor 11 and the attenuator can be shared, and the size can be reduced. In addition, the attenuator constituted by the resistor can reduce the change in the external impedance seen from the linearizer and can reduce the frequency characteristic in a wide range.

(실시예 8)(Example 8)

도 16은 본 발명의 실시예 8에 따른 리니어라이저의 회로도이다.16 is a circuit diagram of a linearizer according to Embodiment 8 of the present invention.

도 16에 나타내는 실시예 8에 따른 리니어라이저는, 도 15에 나타내는 실시예 7에 따른 리니어라이저의 다이오드쌍(8, 12)을, 복수개 직렬 접속한 다이오드 직렬 접속체의 쌍으로 구성한 것이다. 다른 구성은 도 15와 마찬가지이다.The linearizer according to the eighth embodiment shown in FIG. 16 is configured by a pair of diode series connectors in which a plurality of diode pairs 8 and 12 of the linearizer according to the seventh embodiment shown in FIG. 15 are connected in series. The other structure is the same as that of FIG.

또한, 도 17은 도 11에 나타내는 실시예 4에 따른 리니어라이저의 이득 특성 및 위상 특성과 비교하여 나타내는 실시예 8에 따른 리니어라이저의 이득 특성 및 위상 특성을 나타내는 특성도이다.17 is a characteristic diagram which shows the gain characteristic and phase characteristic of the linearizer which concerns on Example 8 compared with the gain characteristic and phase characteristic of the linearizer which concerns on Example 4 shown in FIG.

이러한 구성으로 함으로써, 이득 특성과 위상 특성의 조정이 가능하게 된다.With such a configuration, the gain characteristic and the phase characteristic can be adjusted.

또한, 다이오드와 직렬 또는 병렬로 저항, 인덕터, 캐패시터를 마련하더라도 적용된다.The same applies to the provision of resistors, inductors, and capacitors in series or in parallel with the diodes.

(실시예 9)(Example 9)

도 18은 본 발명의 실시예 9에 따른 리니어라이저의 회로도이다.18 is a circuit diagram of a linearizer according to Embodiment 9 of the present invention.

도 18에 나타내는 실시예 9에 따른 리니어라이저는, 도 15에 나타내는 실시예 7에 따른 리니어라이저의 다이오드쌍(8, 12)을, 복수개 병렬로 마련한 것이다. 다른 구성은 도 15와 마찬가지이다.In the linearizer according to the ninth embodiment shown in FIG. 18, a plurality of diode pairs 8 and 12 of the linearizer according to the seventh embodiment shown in FIG. 15 are provided in parallel. The other structure is the same as that of FIG.

또한, 도 19는 도 11에 나타내는 실시예 4에 따른 리니어라이저의 이득 특성 및 위상 특성과 비교하여 나타내는 실시예 9에 따른 리니어라이저의 이득 특성 및 위상 특성을 나타내는 특성도이다.19 is a characteristic diagram which shows the gain characteristic and phase characteristic of the linearizer which concerns on Example 9 compared with the gain characteristic and phase characteristic of the linearizer which concerns on Example 4 shown in FIG.

이러한 구성으로 함으로써, 이득 특성과 위상 특성의 조정이 가능하게 된다.With such a configuration, the gain characteristic and the phase characteristic can be adjusted.

또한, 다이오드와 병렬 또는 직렬로 저항, 인덕터, 캐패시터를 마련하더라도 적용된다.The same applies to providing resistors, inductors, and capacitors in parallel or in series with the diodes.

또한, 실시예 8과 같이 직렬로 복수개 다이오드를 마련하고 있더라도 적용된다.The same applies to the case where a plurality of diodes are provided in series as in the eighth embodiment.

(실시예 10)(Example 10)

도 20은 본 발명의 실시예 10에 따른 리니어라이저의 회로도이다.20 is a circuit diagram of a linearizer according to Embodiment 10 of the present invention.

도 20에 나타내는 실시예 10에 따른 리니어라이저는, 실시예 1∼실시예 9의 리니어라이저(33)에 대하여, 리니어라이저의 온도, 예컨대, 주요한 열 발생원이 되는 다이오드쌍의 온도를 검출하는 온도 센서(34)와, 온도 센서(34)로부터 보내져 온 온도, 리니어라이저(33)의 입력 신호, 출력 신호에 따라 바이어스 단자(3)로부터 인가되는 전압을 제어하는 바이어스 제어 회로(35)를 구비하고 있다.The linearizer according to the tenth embodiment shown in FIG. 20 is a temperature sensor that detects the temperature of the linearizer, for example, the temperature of a diode pair serving as a major heat source, with respect to the linearizers 33 of the first to ninth embodiments. And a bias control circuit 35 for controlling the voltage applied from the bias terminal 3 in accordance with the temperature sent from the temperature sensor 34, the input signal of the linearizer 33, and the output signal. .

이러한 구성으로 함으로써, 온도, 입력 신호, 출력 신호에 대하여 이득 특성과 위상 특성의 조정이 가능하게 된다.With such a configuration, the gain characteristic and the phase characteristic can be adjusted with respect to the temperature, the input signal, and the output signal.

(실시예 11)(Example 11)

도 21은 본 발명의 실시예 11에 따른 리니어라이저의 회로도이다.21 is a circuit diagram of a linearizer according to Embodiment 11 of the present invention.

도 21에 나타내는 실시예 11에 따른 리니어라이저는, 실시예 1∼실시예 10의 리니어라이저(36)를, 싱글엔드 증폭기 또는 푸시풀 증폭기(37)의 전단에 접속한 것이다. 또, 리니어라이저(36)를, 싱글엔드 증폭기 또는 푸시풀 증폭기(37)의 후단에 접속하더라도 좋다.The linearizer according to the eleventh embodiment shown in FIG. 21 connects the linearizer 36 of the first to tenth embodiments to the front end of the single-ended amplifier or the push-pull amplifier 37. In addition, the linearizer 36 may be connected to the rear end of the single-ended amplifier or the push-pull amplifier 37.

이러한 구성으로 함으로써, 싱글엔드 증폭기 또는 푸시풀 증폭기를 고효율과 저 왜곡으로 동작시킬 수 있다.With such a configuration, the single-ended amplifier or the push-pull amplifier can be operated with high efficiency and low distortion.

(실시예 12)(Example 12)

도 22는 본 발명의 실시예 12에 따른 리니어라이저의 회로도이다.Fig. 22 is a circuit diagram of a linearizer according to Embodiment 12 of the present invention.

도 22에 나타내는 실시예 12에 따른 리니어라이저는, 실시예 1∼실시예 10의 리니어라이저(36)를, 피드포워드 증폭기(38)를 구성하는 주 증폭기(39)와 오차 증폭기(40)에 전치한 것이다. 또, 리니어라이저(36)를, 피드포워드 증폭기(38)를 구성하는 주 증폭기(39)와 오차 증폭기(40)에 후치하더라도 좋다.The linearizer according to the twelfth embodiment shown in FIG. 22 transposes the linearizers 36 of the first to tenth embodiments to the main amplifier 39 and the error amplifier 40 constituting the feedforward amplifier 38. It is. In addition, the linearizer 36 may be postponed to the main amplifier 39 and the error amplifier 40 constituting the feedforward amplifier 38.

이러한 구성으로 함으로써, 피드포워드 증폭기(38)에 이용하고 있는 증폭기(39, 40)의 왜곡 특성이 향상하여, 왜곡 특성을 한층 더 개선할 수 있다.By such a configuration, the distortion characteristics of the amplifiers 39 and 40 used in the feed forward amplifier 38 are improved, and the distortion characteristics can be further improved.

Claims (12)

RF 신호의 입력 단자, 입력측 바이어스 저지용 캐패시터, 서로 역극성의 다이오드쌍, 출력측 바이어스 저지용 캐패시터, 및 RF 신호의 출력 단자가 순차적으로 직렬 접속된 신호로와,An input terminal of an RF signal, an input bias bias capacitor, a reverse polarity diode pair, an output bias bias capacitor, and an output terminal of the RF signal are sequentially connected in series; 상기 입력측 바이어스 저지용 캐패시터와 상기 다이오드쌍 사이의 신호로와 상기 바이어스 단자의 사이에 저항이 마련된 바이어스 회로와,A bias circuit provided with a resistance between the signal path between the input bias bias capacitor and the diode pair and the bias terminal; 상기 바이어스 단자와 상기 저항 사이의 바이어스 회로에 한쪽 끝이 접속되고 다른 쪽 끝은 접지된 RF 단락용 캐패시터와,An RF shorting capacitor having one end connected to a bias circuit between the bias terminal and the resistor and the other end grounded; 상기 다이오드쌍과 상기 출력측 바이어스 저지용 캐패시터 사이의 신호로에 한쪽 끝이 접속되고 다른 쪽 끝은 접지된 DC 피드용 인덕터Inductor for DC feed in which one end is connected to the signal path between the diode pair and the output bias bias capacitor and the other end is grounded 를 구비한 리니어라이저.Linearizer with. 제 1 항에 있어서,The method of claim 1, 상기 다이오드쌍과 병렬로 저항과 캐패시터 중 적어도 어느 한쪽을 접속한 것을 특징으로 하는 리니어라이저.At least one of a resistor and a capacitor is connected in parallel with the diode pair. 제 1 항에 있어서,The method of claim 1, 상기 다이오드쌍 중 적어도 어느 한쪽의 다이오드 쪽에 그 다이오드와 직렬로 저항 또는 인덕터를 마련한 것을 특징으로 하는 리니어라이저.A linearizer comprising a resistor or an inductor provided in series with at least one diode side of the diode pair. 제 2 항에 있어서,The method of claim 2, 상기 다이오드쌍 중 적어도 어느 한쪽의 다이오드 쪽에 그 다이오드와 직렬로 저항 또는 인덕터를 마련한 것을 특징으로 하는 리니어라이저.A linearizer comprising a resistor or an inductor provided in series with at least one diode side of the diode pair. 제 4 항에 있어서,The method of claim 4, wherein 상기 다이오드쌍과 상기 DC 피드용 인덕터 사이의 신호로, 또는 상기 DC 피드용 인덕터와 상기 출력측 바이어스 저지용 캐패시터 사이의 신호로에, 저항, 인덕터, 또는 캐패시터로 이루어지는 위상 특성 조정용 회로를 마련한 것을 특징으로 하는 리니어라이저.A phase characteristic adjustment circuit comprising a resistor, an inductor, or a capacitor is provided in a signal path between the diode pair and the DC feed inductor, or between the DC feed inductor and the output side bias blocking capacitor. Linearizer. 제 1 항에 있어서,The method of claim 1, 상기 입력 단자와 상기 출력 단자 중 적어도 어느 한쪽에, 감쇠기(attenuator), 분리기(isolator) 또는 증폭기를 마련한 것을 특징으로 하는 리니어라이저.An attenuator, an isolator, or an amplifier is provided in at least one of the said input terminal and the said output terminal, The linearizer characterized by the above-mentioned. 제 6 항에 있어서,The method of claim 6, 상기 감쇠기를 저항으로 구성한 것을 특징으로 하는 리니어라이저.A linearizer comprising the attenuator as a resistor. 제 7 항에 있어서,The method of claim 7, wherein 상기 다이오드쌍을, 복수개 직렬 접속한 다이오드의 직렬 접속체의 쌍으로 구성한 것을 특징으로 하는 리니어라이저.A linearizer comprising the pair of diodes constituted by a pair of series connectors of diodes connected in series. 제 7 항에 있어서,The method of claim 7, wherein 상기 다이오드쌍을, 복수개 병렬로 나열한 것을 특징으로 하는 리니어라이저.And a plurality of the diode pairs arranged in parallel. 제 1 항에 있어서,The method of claim 1, 리니어라이저의 온도를 검출하는 온도 센서와,A temperature sensor for detecting the temperature of the linearizer, 상기 온도 센서에 의한 검출 온도, 리니어라이저의 입력 신호, 출력 신호에 따라 상기 다이오드쌍에 인가하는 바이어스 전압을 제어하는 바이어스 제어 회로A bias control circuit for controlling the bias voltage applied to the diode pair according to the detected temperature by the temperature sensor, the input signal of the linearizer, and the output signal. 를 구비한 것을 특징으로 하는 리니어라이저.Linearizer having a. 청구항 1에 기재된 리니어라이저를, 싱글엔드 증폭기 또는 푸시풀 증폭기의 전단 또는 후단에 접속한 것을 특징으로 하는The linearizer according to claim 1 is connected to a front end or a rear end of a single-ended amplifier or a push-pull amplifier. 리니어라이저.Linearizer. 청구항 1에 기재된 리니어라이저를, 피드포워드 증폭기를 구성하는 증폭기에 전치 또는 후치한 것을 특징으로 하는The linearizer according to claim 1 is placed before or after the amplifier constituting the feedforward amplifier. 리니어라이저.Linearizer.
KR1020077007193A 2007-03-29 2004-10-28 Linearizer KR100832204B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020077007193A KR100832204B1 (en) 2007-03-29 2004-10-28 Linearizer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020077007193A KR100832204B1 (en) 2007-03-29 2004-10-28 Linearizer

Publications (2)

Publication Number Publication Date
KR20070047843A KR20070047843A (en) 2007-05-07
KR100832204B1 true KR100832204B1 (en) 2008-05-23

Family

ID=38272525

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020077007193A KR100832204B1 (en) 2007-03-29 2004-10-28 Linearizer

Country Status (1)

Country Link
KR (1) KR100832204B1 (en)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09232901A (en) * 1996-02-28 1997-09-05 Mitsubishi Electric Corp Distortion compensation circuit
JP2002076784A (en) * 2000-08-29 2002-03-15 Mitsubishi Electric Corp Distortion compensating circuit

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09232901A (en) * 1996-02-28 1997-09-05 Mitsubishi Electric Corp Distortion compensation circuit
JP2002076784A (en) * 2000-08-29 2002-03-15 Mitsubishi Electric Corp Distortion compensating circuit

Also Published As

Publication number Publication date
KR20070047843A (en) 2007-05-07

Similar Documents

Publication Publication Date Title
US7288987B2 (en) RF amplifier employing active load linearization
US8340604B2 (en) RF power amplifier controller circuit including calibrated phase control loop
US7933570B2 (en) Power amplifier controller circuit
US7839217B2 (en) High-frequency amplifier, high-frequency module, and mobile wireless apparatus using the same
US7420416B2 (en) Tunable predistorter
JP2001223539A (en) Linear power amplifier based on active feedforward type predistortion
US7557654B2 (en) Linearizer
JP2002368546A (en) Distortion pre-compensator and linear amplifier using the same
JP2000174559A (en) Microwave power amplifier
JP2010283556A (en) High frequency amplifier, and high frequency module using the same
KR100832204B1 (en) Linearizer
JP3951521B2 (en) Distortion compensation circuit and method of using the same
KR100394328B1 (en) Reflection type low phase shift attenuator
US11463060B2 (en) Power amplifier circuit
KR101678132B1 (en) Distributed power amplifier with active matching
JP4739717B2 (en) Distortion compensation circuit
JP2002076784A (en) Distortion compensating circuit
JP2004254095A (en) Distortion compensation circuit and low distortion semiconductor amplifier
JP2005184258A (en) High-frequency amplifier
JP3393514B2 (en) Monolithically integrated low phase distortion power amplifier
JPH09232901A (en) Distortion compensation circuit
CN115882795B (en) Power amplifier with linearization compensation structure
EP4346098A1 (en) Amplifier device with phase slope adjustment circuitry
KR20050037588A (en) Enhanced efficiency ldmos based feed forward amplifier
JP2001230635A (en) Pre-distorter circuit provided with power monitor function, and adaptive control type high-frequency amplifier

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120423

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee