KR100824250B1 - Semiconductor package featuring metal lid member - Google Patents
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Abstract
반도체 패키지에 있어서, 반도체 칩 (12) 은 배선 보드 또는 패키지 보드 (11) 상에 실장된다. 리드 부재 (141, 142) 는 반도체 칩을 수용하기 위한 리세스를 한정하고, 반도체 칩이 리드 부재의 리세스에 수용되도록 패키지 보드 상에 실장된다. 제 1 접착제 층 (16) 은, 리드 부재의 주변부 (141B, 141C; 141B, 141C, 141D; 142B) 가 제 1 접착제 층을 사용하여 패키지 보드 상에 접착되도록 패키지 보드 상에 형성된다. 제 2 접착제 층 (17) 은, 리드 부재의 중앙부가 제 2 접착제 층을 사용하여 반도체 칩에 부착되도록 반도체 칩 상에 형성된다. 다음의 관계, 즉,
25㎛
h-d 300㎛이 설정되며, 여기서, "d" 는 리드 부재의 리세스의 깊이이고, "h" 는, 반도체 칩의 두께와 제 2 접착제 층의 두께의 합계이다.
패키지 보드, 리세스, 리드 부재, 접착제 층
In the semiconductor package, the semiconductor chip 12 is mounted on the wiring board or the package board 11. The lead members 141 and 142 define a recess for accommodating the semiconductor chip, and are mounted on the package board so that the semiconductor chip is accommodated in the recess of the lead member. The first adhesive layer 16 is formed on the package board such that the peripheral portions 141B, 141C; 141B, 141C, 141D; 142B of the lead member are adhered onto the package board using the first adhesive layer. The second adhesive layer 17 is formed on the semiconductor chip such that the central portion of the lead member is attached to the semiconductor chip using the second adhesive layer. The following relationship,
25 μm
hd 300㎛Is set, where "d" is the depth of the recess of the lead member, and "h" is the sum of the thickness of the semiconductor chip and the thickness of the second adhesive layer.
Package board, recess, lead member, adhesive layer
Description
도 1 은, 종래 기술의 반도체 패키지의 부분 단면도.1 is a partial cross-sectional view of a semiconductor package of the prior art.
도 2 는, 본 발명에 따른 BGA 유형의 반도체 패키지의 제 1 실시형태의 부분 단면도.2 is a partial cross-sectional view of a first embodiment of a BGA type semiconductor package according to the present invention;
도 3a 내지 도 3d 는, 도 2 의 BGA 유형의 반도체 패키지를 제조하는 방법을 설명하기 위한 설명도.3A to 3D are explanatory diagrams for explaining a method for manufacturing the BGA type semiconductor package of FIG. 2.
도 4a 는, 마더보드 상에 실장된, 도 3d 의 BGA 유형의 반도체 패키지의 부분 단면도.4A is a partial cross-sectional view of the BGA type semiconductor package of FIG. 3D mounted on a motherboard.
도 4b 는, 내부 열 응력으로 인해 휜, 도 4a 의 BGA 유형의 반도체 패키지의 부분 단면도.4B is a partial cross-sectional view of the BGA type semiconductor package of FIG. 4A due to internal thermal stress.
도 5 는, 도 2 의 BGA 유형의 반도체 패키지에서 이용된 수지-계 접착제 층의 특성을 도시한 그래프.FIG. 5 is a graph showing the properties of the resin-based adhesive layer used in the BGA type semiconductor package of FIG. 2. FIG.
도 6 은, 도 2 의 BGA 유형의 반도체 패키지에서 이용된 수지-계 접착제 층의 또 다른 특성을 도시한 그래프.FIG. 6 is a graph showing another characteristic of the resin-based adhesive layer used in the BGA type semiconductor package of FIG. 2. FIG.
도 7 은, 본 발명에 따른 BGA 유형의 반도체 패키지의 제 2 실시형태의 부분 단면도.7 is a partial cross-sectional view of a second embodiment of a BGA type semiconductor package according to the present invention.
도 8 은, 본 발명에 따른 BGA 유형의 반도체 패키지의 제 3 실시형태의 부분 단면도.8 is a partial cross-sectional view of a third embodiment of a BGA type semiconductor package according to the present invention.
도 9 는, 본 발명에 따른 BGA 유형의 반도체 패키지의 제 4 실시형태의 부분 단면도.9 is a partial cross-sectional view of a fourth embodiment of a BGA type semiconductor package according to the present invention.
*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
11: 패키지 보드 12: 반도체 칩11: package board 12: semiconductor chip
12A: 금속 범프 13: 수지 실12A: metal bump 13: resin seal
141: 금속 리드 부재 141A: 최상의 중앙부141:
141B: 스커트부 141C: 플랜지부141B:
15: 밀봉 공간 16: 접착제 층15: sealing space 16: adhesive layer
17: 접착제 층 18: 금속 볼17: adhesive layer 18: metal ball
본 발명은, 패키지 보드, 그 패키지 보드 상에 실장된 반도체 칩, 및 반도체 칩이 금속 리드 부재와 밀봉되도록 패키지 보드 상에 제공된 금속 리드 부재를 포함하는 반도체 패키지에 관한 것이다.The present invention relates to a semiconductor package including a package board, a semiconductor chip mounted on the package board, and a metal lead member provided on the package board so that the semiconductor chip is sealed with the metal lead member.
예를 들어, JP-2000-150695 A 및 JP-2001-210761 A 에 개시된 바와 같이, 종래 기술의 반도체 패키지는, 배선 보드 또는 패키지 보드, 그들 사이에 전기 접속을 설정하기 위하여 패키지 보드 상에 실장되는 반도체 칩, 및 그 반도체 칩이 금 속 리드 부재와 밀봉되어 반도체 칩을 보호하도록 패키지 보드 상에 실장되는 금속 리드 부재를 포함한다.For example, as disclosed in JP-2000-150695 A and JP-2001-210761 A, a semiconductor package of the prior art is mounted on a package board or package board, in order to establish an electrical connection therebetween. A semiconductor chip, and a metal lead member mounted on a package board so that the semiconductor chip is sealed with a metal lead member and protects a semiconductor chip.
금속 리드 부재는, 최상의 중앙부, 및 그 최상의 중앙부가 연장되는 주변부를 가지며, 이로써 반도체 칩을 수용하기 위한 리세스를 한정한다. 즉, 패키지 보드 상으로의 금속 리드 부재의 실장이 수행되어, 반도체 칩이 금속 리드 부재의 리세스에 수용되며, 금속 리드 부재의 리세스는 패키지 보드에 의해 폐쇄된다. 금속 리드 부재는, 통상, 드로 성형 프로세스 (draw forming process) 를 이용함으로써 구리 (Cu) 판 소재로부터 생성된다. The metal lead member has a top center portion and a periphery where the top center portion extends, thereby defining a recess for accommodating the semiconductor chip. That is, mounting of the metal lead member onto the package board is performed so that the semiconductor chip is received in the recess of the metal lead member, and the recess of the metal lead member is closed by the package board. The metal lead member is usually produced from a copper (Cu) plate material by using a draw forming process.
패키지 보드 상으로의 금속 리드 부재의 실장시에, 금속 리드 부재의 주변부는, 적절한 수지 접착제를 이용함으로써 패키지 보드의 상면 상에 접착된다. 또한, 금속 리드 부재의 최상의 중앙부는, 높은 열 도전성을 나타내는 은 (Ag) 페이스트를 이용함으로써 반도체 칩에 접착된다. 즉, 금속 리드 부재는, 반도체 칩에 대한 보호물로서 이용될 수 있을 뿐만 아니라, 금속 리드 부재는, 반도체 칩에 대한 열 방사체로서 기능한다. At the time of mounting the metal lead member onto the package board, the periphery of the metal lead member is adhered onto the top surface of the package board by using an appropriate resin adhesive. In addition, the uppermost center portion of the metal lead member is adhered to the semiconductor chip by using a silver (Ag) paste exhibiting high thermal conductivity. That is, the metal lead member can be used as a protective material for the semiconductor chip, and the metal lead member functions as a heat radiator for the semiconductor chip.
다음으로, 상술된 종래 기술의 반도체 패키지는, 후술되는 바와 같이 해결되어야 할 문제점이 있음을 알 수 있다. Next, it can be seen that the above-described prior art semiconductor package has a problem to be solved as will be described later.
반도체 칩으로의 금속 리드 부재의 최상의 중앙부의 접착이 보장되기 이전에, 은 (Ag) 페이스트가 패키지 보드 상으로의 금속 리드 부재의 실장 이전에 반도체 칩 상에 은 페이스트 층으로서 도포 (apply) 되어야 한다. Before adhesion of the best center of the metal lead member to the semiconductor chip is ensured, silver (Ag) paste must be applied as a silver paste layer on the semiconductor chip prior to mounting of the metal lead member onto the package board. .
말하자면, 복수의 금속 리드 부재가 드로 성형 프로세스에 의해 생성될 경우, 금속 리드 부재의 리세스의 깊이는 변동한다. 리세스의 깊이가 너무 크면, 금속 리드 부재의 최상의 중앙부는 반도체 칩에 적절히 및 충분히 접착될 수 없다. 한편, 리세스의 깊이가 너무 작을 경우, 수지 접착제에 의해 금속 리드 부재의 주변부와 패키지 보드의 최상면과의 사이에 큰 접착력을 획득하기 어렵다. 이들 문제점은 이하에 상세히 검토된다. In other words, when a plurality of metal lead members are produced by the draw forming process, the depth of the recess of the metal lead members varies. If the depth of the recess is too large, the best center portion of the metal lead member may not be properly and sufficiently adhered to the semiconductor chip. On the other hand, when the depth of the recess is too small, it is difficult to obtain a large adhesive force between the periphery of the metal lead member and the top surface of the package board by the resin adhesive. These problems are discussed in detail below.
본 발명의 제 1 양태에 따라서, 패키지 보드, 그 패키지 보드 상에 실장된 반도체 칩, 그 반도체 칩을 수용하기 위한 리세스를 한정하고 반도체 칩이 리드 부재의 리세스에 수용되도록 패키지 보드 상에 실장되는 리드 부재, 리드 부재의 주변부가 제 1 접착제 층을 사용하여 패키지 보드 상에 접착되도록 패키지 보드 상에 형성되는 제 1 접착제 층, 및 리드 부재의 중앙부가 제 2 접착제 층을 사용하여 칩에 접착되도록 반도체 칩 상에 형성되는 제 2 접착제 층을 포함하는 반도체 패키지가 제공되었다. According to the first aspect of the present invention, a package board, a semiconductor chip mounted on the package board, a recess for accommodating the semiconductor chip is defined and mounted on the package board such that the semiconductor chip is received in the recess of the lead member. The lead member being formed, the first adhesive layer formed on the package board such that the periphery of the lead member is adhered onto the package board using the first adhesive layer, and the central portion of the lead member being adhered to the chip using the second adhesive layer. A semiconductor package is provided that includes a second adhesive layer formed on a semiconductor chip.
본 발명의 제 1 양태에서, 다음의 관계, 즉,In a first aspect of the invention, the following relationship, i.e.
25 ㎛ h-d 300 ㎛25 μm hd 300 μm
이 설정된다. 여기서 "d" 는 리드 부재의 리세스의 깊이이고, "h" 는, 반도체 칩의 두께와 제 2 접착제 층의 두께의 합계이다.Is set. Here, "d" is the depth of the recess of the lead member, and "h" is the sum of the thickness of a semiconductor chip and the thickness of a 2nd adhesive bond layer.
본 발명의 제 2 양태에 따라서, 패키지 보드, 그 패키지 보드 상에 실장된 반도체 칩, 그 반도체 칩을 밀봉하여 인캡슐링하는 몰딩 수지 인벨로퍼 (molded resin enveloper), 몰딩 수지 인벨로퍼를 수용하기 위한 리세스를 한정하고 몰딩 수지 인벨로퍼가 리드 부재의 리세스에 수용되도록 패키지 보드 상에 실장되는 리드 부재, 리드 부재의 주변부가 제 1 접착제 층을 사용하여 패키지 보드 상에 접착되도록 패키지 보드 상에 형성되는 제 1 접착제 층, 및 리드 부재의 중앙부가 제 2 접착제 층을 사용하여 몰딩 수지 인벨로퍼에 접착되도록 몰딩 수지 인벨로퍼 상에 형성되는 제 2 접착제 층을 포함하는 반도체 패키지가 제공되었다. According to a second aspect of the present invention, there is provided a package board, a semiconductor chip mounted on the package board, a molded resin enveloper for encapsulating and encapsulating the semiconductor chip, for receiving a molded resin enveloper. A lead member mounted on the package board to define the recess and receive the molding resin envelope in the recess of the lead member, the peripheral portion of the lead member being formed on the package board such that the first adhesive layer is bonded onto the package board A semiconductor package is provided that includes a first adhesive layer to be formed, and a second adhesive layer formed on the molding resin envelope so that a central portion of the lead member is adhered to the molding resin envelope using the second adhesive layer.
본 발명의 제 2 양태에서, 다음의 관계, 즉, In a second aspect of the invention, the following relationship, i.e.
25 ㎛ h-d 300 ㎛25 μm hd 300 μm
가 설정된다. 여기서, "d" 는 리드 부재의 리세스의 깊이이고, "h" 는, 몰딩 수지 인벨로퍼의 두께와 제 2 접착제 층의 두께의 합계이다.Is set. Here, "d" is the depth of the recess of the lead member, and "h" is the sum of the thickness of the molding resin envelope and the thickness of the second adhesive layer.
본 발명의 제 1 및 제 2 양태에 있어서, 제 1 접착제 층은, 1 MPa 내지 3 GPa 의 범위 내에 있는 탄성 계수를 나타내는 수지-계 접착제로 제조되는 것이 바람직하다.In the first and second aspects of the present invention, the first adhesive layer is preferably made of a resin-based adhesive exhibiting an elastic modulus in the range of 1 MPa to 3 GPa.
반도체 칩은, 최상면에 본딩되는 복수의 금속 범프를 갖는 플립-칩 유형의 반도체 칩으로서 형성될 수도 있으며, 플립-칩 유형의 반도체 칩의 실장은, 반도체 칩과 패키지 보드 사이에 전기 접속을 설정하기 위하여 패키지 보드 상에 본딩되도록 수행된다. 이 경우에는, 수지 실 (seal) 이 패키지 보드와 플립-칩 유형의 반도체 칩과의 사이에 금속 범프를 밀봉하기 위해 형성될 수도 있다. The semiconductor chip may be formed as a flip-chip type semiconductor chip having a plurality of metal bumps bonded to the top surface, and the mounting of the flip-chip type semiconductor chip may be used to establish an electrical connection between the semiconductor chip and the package board. In order to be bonded onto the package board. In this case, a resin seal may be formed to seal the metal bumps between the package board and the flip-chip type semiconductor chip.
리드 부재는, 드로 성형 프로세스에 의해 형상 구리 판 (shaped copper plate) 으로서 형성될 수도 있다.The lead member may be formed as a shaped copper plate by a draw molding process.
리드 부재의 주변부는, 중앙부의 주변 에지로부터 서스펜딩되는 스커트부 (skirt portion) , 및 그 스커트부로부터 연장하는 플랜지부를 포함할 수도 있다. 옵션으로, 리드 부재의 주변부는, 플랜지부의 외부 주변 에지로부터 돌출한 림부 (rim protion) 를 더 포함할 수도 있다. The periphery of the lead member may include a skirt portion suspended from the peripheral edge of the center portion, and a flange portion extending from the skirt portion. Optionally, the perimeter of the lead member may further comprise a rim protruding from the outer peripheral edge of the flange portion.
또한, 리드 부재의 주변부는, 중앙부의 주변 에지로부터 서스펜딩된 두꺼운 플랜지부로서 형성될 수도 있다. Further, the periphery of the lead member may be formed as a thick flange portion suspended from the peripheral edge of the center portion.
제 1 접착제 층은, 실리콘-계 접착제, 및 에폭시-계 접착제로 구성된 그룹으로부터 선택되는 수지-계 접착제로 제조되는 것이 바람직하다. 유사하게는, 제 2 접착제 층은 수지-계 접착제로 제조될 수도 있지만, 제 2 접착제 층은, 높은 열 도전성을 나타내는 은 페이스트로 제조되는 것이 바람직하다. The first adhesive layer is preferably made of a resin-based adhesive selected from the group consisting of a silicone-based adhesive and an epoxy-based adhesive. Similarly, the second adhesive layer may be made of a resin-based adhesive, but the second adhesive layer is preferably made of silver paste that exhibits high thermal conductivity.
이하, 본 발명은, 첨부된 도면을 참조하여, 종래 기술과 비교해서 기술하는 설명으로부터 더 명백히 이해될 것이다.Hereinafter, the present invention will be more clearly understood from the description described in comparison with the prior art with reference to the accompanying drawings.
바람직한 실시형태의 상세한 설명Detailed Description of the Preferred Embodiments
본 발명의 실시형태의 설명 이전에, 본 발명을 더 잘 이해하기 위하여, 상술된 JP-2000-150695 A 및 JP-2001-210761 A 에서 설명된 바와 같이, 종래 기술의 반도체 패키지가 도 1 을 참조하여 설명될 것이다. Prior to description of embodiments of the present invention, in order to better understand the present invention, as described in JP-2000-150695 A and JP-2001-210761 A described above, a prior art semiconductor package refers to FIG. 1. Will be explained.
부분 단면도인 도 1 을 참조하면, 종래 기술의 반도체 패키지는, 에폭시-계 수지, 폴리이미드-계 수지, 폴리아미드-계 수지, 글라스 에폭시, 세라믹 등과 같은 적절한 재료로 제조될 수도 있는 개재물 (interposer) 또는 패키지 보드 (11) 를 포함한다. 패키지 보드 (11) 는, 그 최상면 상에 형성된 최상의 배선 패턴 층 (미도시), 그 내부에 형성된 내부 배선 패턴 층 (미도시), 및 그 저면 상에 형성된 복수의 저부 전극 패드 (미도시) 를 갖는다. 최상의 배선 패턴 층은, 패키지 보드 (11) 내에 형성된 복수의 비아 플러그 (미도시) 를 통해 내부 배선 패턴 층에 적절히 접속되고, 그 내부 배선 패턴 층은, 패키지 보드 (11) 내에 형성된 복수의 비아 플러그 (미도시) 를 통해 저부 전극 패드에 접속된다. Referring to FIG. 1, which is a partial cross-sectional view, a semiconductor package of the prior art is an interposer that may be made of a suitable material such as epoxy-based resin, polyimide-based resin, polyamide-based resin, glass epoxy, ceramic, and the like. Or a
또한, 종래 기술의 반도체 패키지는, 플립-칩 (flip-chip; FC) 유형의 반도체 칩으로서 형성되고, 패키지 보드 (11) 의 최상면 상에 실장되는 반도체 칩 (12) 을 포함한다. 특히, FC 유형의 반도체 칩 (12) 은, 그 최상면에 본딩된 복수의 금속 범프 (12A) 를 갖는다. 한편, 패키지 보드 (11) 의 최상의 배선 층은, 금속 범프 (12A) 의 배열에 대하여 거울상 관계 (mirror image relationship) 을 갖도록 배열되는 복수의 전극 패드 (미도시) 를 갖는다. FC 유형의 반도체 칩 (12) 은, 금속 범프 (12A) 가 그 각각의 전극 패드와 정렬되어 그 전극 패드에 본딩되도록 패키지 보드 (11) 의 최상의 배선 패턴 층 위로 상하가 뒤집혀 실장된다.In addition, the semiconductor package of the prior art is formed as a semiconductor chip of flip-chip (FC) type and includes a
전극 패드로의 금속 범프 (12A) 의 본딩은, 금속 범프 (12A) 가 뜨거운 공기에 노출되는 리플로우 프로세스 (reflow process) 에 의해 수행될 수도 있다. 금속 범프 (12A) 는, 공융 (共融) 솔더, 고-온 솔더, 주석/은 합금 계 솔더 등과 같은 무연 솔더로 제조되는 것이 바람직하다. Bonding of the metal bumps 12A to the electrode pads may be performed by a reflow process in which the metal bumps 12A are exposed to hot air. The metal bumps 12A are preferably made of lead-free solder such as eutectic solder, high-temperature solder, tin / silver alloy solder, and the like.
종래 기술의 반도체 패키지는, 패키지 보드 (11) 의 최상면과 FC 유형의 반도체 칩 (12) 의 최상면과의 사이의 공간에 충진되는 수지 실 (13) 을 더 포함하며, 그 FC 유형의 반도체 칩 (12) 의 측면이 그 수지 실 구조물 (resin seal structure; 13) 로 커버링된다. 수지 실 구조물 (13) 은, 실리콘-계 수지, 에폭시-계 수지 등과 같은 적절한 수지 재료로 제조될 수도 있으며, 예를 들어, 수지 하부충진 프로세스를 이용함으로써 수지 실 구조물 (13) 의 형성을 수행하는 것이 가능하다. The semiconductor package of the prior art further includes a
즉, FC 유형의 반도체 칩 (12) 은, 수지 실 구조물 (13) 로 패키지 보드 (11) 상에 단단히 고정되기 때문에, 금속 범프 (12A) 는, 반도체 패키지가 온도 변동으로 인한 열 응력에 영향받게 될 경우에, 손상되거나 크래킹되는 것으로부터 방지될 수 있다. That is, since the FC
또한, 최근에는, 더 작은 유전 상수를 나타내는 로우-k (예를 들어, SiOCH) 층이 더 높은 성능 및 더 높은 속도의 요구를 충족하도록 반도체 칩 내에서 절연 층으로서 이용되지만, 로우-k 층은, 반도체 패키지가 온도 변동으로 인한 열 응력에 영향받게 될 경우에 박리되기 쉽다. FC 유형의 반도체 칩 (12) 이 로우-k 층을 갖는 경우, 수지 실 구조물 (13) 로 인해 로우-k 층의 박리작용을 방지하는 것이 가능하다. 수지 실 구조물 (13) 은, 로우-k 층의 박리작용이 효과적으로 방지되기 이전에, 대략 10GPa 정도의 높은 탄성 계수를 가져야 한다. Also, in recent years, low-k (e.g., SiOCH) layers exhibiting smaller dielectric constants have been used as insulating layers in semiconductor chips to meet the demands of higher performance and higher speeds, while low-k layers are When the semiconductor package is subjected to thermal stress due to temperature fluctuations, the semiconductor package is likely to peel off. In the case where the FC
또한, 종래 기술의 반도체 패키지는 패키지 보드 (11) 상에 제공된 금속 리드 부재 (14) 를 포함하여, FC 유형의 반도체 칩 (12) 이 패키지 보드와 금속 리드 부재 사이에 한정된 밀봉 공간 (15) 에 인캡슐링된다. 금속 리드 부재 (14) 는, 도 1 에 도시된 바와 같은 형상이 되기 위하여 드로 성형 프로세스를 이용함으로써 구리 (Cu) 판 소재를 생성시킨다. 즉, 금속 리드 부재 (14) 는, 최상의 중앙부 (14A), 그 최상의 중앙부 (14A) 의 주변으로부터 완전히 서스펜딩된 스커트부 (14B), 및 최상의 중앙부 (14A) 와 평행으로 스커트부 (14B) 의 주변 에지로부터 완전히 연장되는 플랜지부 (14C) 를 포함한다. 스커트부 (14B) 와 플랜지 (14C) 모두는 금속 리드 부재 (14) 의 주변부를 한정한다. In addition, the semiconductor package of the prior art includes a
금속 리드 부재 (14) 는, 접착제 층 (16) 으로 플랜지부 (14C) 에서 패키지 보드 (11) 에 접착되고, 또한, 접착제 층 (17) 으로 FC 유형의 반도체 칩 (12) 의 저면에 접착되며, 이로써 FC 유형의 반도체 칩 (12) 을 인캡슐링하기 위한 밀봉 공간 (15) 을 한정시킨다. 즉, FC 유형의 반도체 칩 (12) 은 금속 리드 부재 (14) 에 의해 보호된다. The
접착제 층 (16) 에 대해서는, 수지 실 구조물 (13) 과 실질적으로 동일한 수지로 제조된 적절한 수지 접착제를 이용하는 것이 가능하다. 즉, 접착제 층 (16) 은, 실리콘-계 수지 접착제, 에폭시-계 수지 접착제 등과 같은 적절한 수지 접착제로 제조될 수도 있다. 한편, 접착제 층 (17) 에 대해서는, 금속 리드 부재 (14) 가 FC 유형의 반도체 칩 (12) 에 대한 열 방사체로서 기능하기도 하기 때문에, 높은 열 도전성을 나타내는 은 (Ag) 페이스트를 이용하는 것이 바람직하다. 그렇지만, 필요하다면, 접착제 층 (17) 은, 접착제 층 (16) 과 동일한 수지 접착제로 형성될 수도 있다. For the
종래 기술의 반도체 패키지에는, 패키지 보드 (11) 의 저면 상에 형성된 각각의 전극 패드에 본딩되는 복수의 금속 볼 (18) 이 제공된다. 금속 볼 (18) 각각은 외부의 전극 단자로서 기능하며, 금 (Au), 구리 (Cu), 은/주석 합금 (Ag/Sn) 등과 같은 적절한 금속 재료로 제조된다. 즉, 반도체 패키지는, 볼 그리드 어레이 (BGA) 유형의 반도체 패키지로서 형성된다.The semiconductor package of the prior art is provided with a plurality of
상술된 종래 기술의 반도체 패키지에서, 금속 리드 부재 (14) 가 패키지 보드 (11) 상에 실장될 경우에, 우선, 비경화 수지 접착제가 접착제 층 (16) 의 형성을 위해 패키지 보드 (11) 의 최상면 상에 도포되고, 은 페이스트가 접착제 층 (17) 의 형성을 위해 FC 유형의 반도체 칩 (12) 의 저면 상에 도포된다. 그 후, 금속 리드 부재 (14) 가 패키지 보드 (11) 상의 적소에 놓여, 최상의 중앙부 (14A) 와 플랜지부 (14C) 가 도포된 은 페이스트와 도포된 수지 접착제에 대해 각각 접한다. 그 후, 도포된 수지 접착제와 도포된 은 페이스트 모두는, 압력이 금속 리드 부재 (14) 상에 알맞게 인가된 채, 각각, 경화되어 세팅되기 위하여 베이킹 가공되어, 접착제 층 (16 및 17) 이 형성된다. 따라서, 접착제 층 (16 및 17) 을 사용한 패키지 보드 (11) 상으로의 금속 리드 부재 (14) 의 실장이 완료된다. In the above-described semiconductor package of the prior art, when the
그렇지만, 금속 리드 부재의 최상의 중앙부 (14A) 는, 상술된 드로 성형 프로세스에 의한 금속 리드 부재 (14) 의 생성시에 수반되는 치수 변동으로 인해 FC 유형의 반도체 칩의 저면에 충분히 부착될 수 없는 경우가 있을 수도 있다. However, when the
특히, 금속 리드 부재 (14) 는, 페이스트-형 접착제 층 (17) 과 FC 유형의 반도체 칩 (12) 을 수용하도록 최상의 중앙부 (14A) 와 스커트부 (14B) 에 의해 한정되는 리세스를 갖지만, 리세스의 깊이 "D" 는, 드로 성형 프로세스에 의한 금속 리드 부재 (14) 의 생성시에 변동한다. In particular, the
리세스의 깊이 "D" 가 너무 클 경우, 플랜지부 (14C) 가 비경화 수지 접착제 (16) 에 대해 너무 가까이 접하기 때문에, 패키지 보드 (11) 상으로의 금속 리드 부재의 실장 동안에, 최상의 중앙부 (14A) 는 도포된 은 페이스트 (17) 에 대해 단단히 접할 수 없다. 결과로서, 최상의 중앙부 (14A) 는, 접착제 층 (17) 으로 FC 유형의 반도체 칩 (12) 의 저면에 완전히 접착될 수 없다. 최악으로, 최상의 중앙부 (14A) 가 접착제 층 (17) 으로부터 심지어 이격되는 경우가 있을 수도 있다. 충분한 열 접속이 FC 유형의 반도체 칩 (12) 과 금속 리드 부재 (14) 사이에 설정되지 않을 경우에, 금속 리드 부재 (14) 는 열 방사체로서 기능할 수 없다. If the depth "D" of the recess is too large, since the
충분한 열 접속이 FC 유형의 반도체 칩 (12) 과 금속 리드 부재 (14) 사이에 설정되지 않은 반도체 패키지는 결함이 있는 제품으로서 배제되어야 하지만, 접착제 층 (17) 이 외부로 관찰될 수 없기 때문에, 최상의 중앙부 (14A) 가 접착제 층 (17) 으로 FC 유형의 반도체 칩 (12) 의 저면에 적절히 접착되었는지 여부를 검사하기는 매우 어렵고 곤란하다. Since a semiconductor package in which sufficient thermal connection is not established between the FC
한편, 리세스의 깊이 "D" 가 너무 작은 경우, 금속 리드 부재 (14) 의 최상의 중앙부 (14A) 는 도포된 은 페이스트 (17) 에 대해 적절히 접할 수 있지만, 패키지 보드 (11) 의 최상면과 금속 리드 부재 (14) 의 플랜지부 (14C) 와의 사이의 공간이 더 커져, 접착제 층 (16) 에 의해, 패키지 보드 (11) 의 최상면과 금속 리드 부재 (14) 의 플랜지부 (14C) 와의 사이의 큰 접착력을 획득하기가 어렵다. On the other hand, when the depth "D" of the recess is too small, the
특히, 일반적으로, 접착제 층 (16) 을 형성하기 위해 이용되는 비경화 수지 접착제는 비교적 큰 점도를 나타낸다. 비경화 수지 접착제가 패키지 보드 (11) 의 최상면 상에 드롭 (drop) 으로서 도포되는 경우에, 드롭의 높이는 드롭의 저부 직경의 대략 1/3 이다. 따라서, 예를 들어, 도포된 수지 접착제가 1.5mm 의 폭을 갖도록 비경화 수지 접착제 (16) 가 패키지 보드 (11) 의 최상면 상에 도포되는 경우에, 그 도포된 수지 접착제는 대략 500㎛ (0.5mm) 의 높이를 갖는다. In particular, in general, the uncured resin adhesive used to form the
이 경우에, 패키지 보드 (11) 의 최상면과 금속 리드 부재 (14) 의 플랜지부 (14c) 와의 사이의 공간이 비경화 수지 접착제로 충분히 충진되고, 그로 인해, 그들 사이에 큰 접착력을 획득하기 이전에, 관련 공간은 최대 300㎛ 의 높이를 가져야 한다. In this case, the space between the top surface of the
제 1 실시형태1st Embodiment
다음으로, 부분 단면도인 도 2 를 참조하여, 본 발명에 따른 BGA 유형의 반도체 패키지의 제 1 실시형태가 설명된다.Next, referring to FIG. 2, which is a partial sectional view, a first embodiment of a BGA type semiconductor package according to the present invention is described.
BGA 유형의 반도체 패키지는, 금속 리드 부재 (141) 가 도 1 의 금속 리드 부재 (14) 로 대체된다는 것을 제외하고는 도 1 의 종래 기술의 BGA 유형의 반도체 패키지와 동일하다. 금속 리드 부재 (14) 와 유사하게, 금속 리드 부재 (141) 는 도 2 에 도시된 바와 같은 형상이 되기 위하여 드로 성형 프로세스를 이용함으로써 구리 (Cu) 판 소재로 제조된다. 즉, 금속 리드 부재 (141) 는, 최상의 중앙부 (141A), 그 최상의 중앙부 (141A) 의 주변으로부터 완전히 서스펜딩되는 스커트부 (141B), 및 최상의 중앙부 (141A) 와 평행으로 스커트부 (141B) 의 주변 에지로부터 완전히 연장되는 플랜지부 (141C) 를 포함한다. 또한, 금속 리드 부재 (141) 는, 0.5mm 내지 1.0mm 의 범위 내에 있는 두께를 갖는다. The BGA type semiconductor package is the same as the BGA type semiconductor package of FIG. 1 except that the
금속 리드 부재 (141) 를 생성하기 위한 구리 (Cu) 판 소재는 니켈 (Ni) 과 도금될 수도 있다. 또한, 구리 (Cu) 판 소재를 위해, 구리 (Cu) 의 것과 유사한 물리적 특성을 나타내는 또 다른 금속 판 소재를 이용하는 것이 가능하다. The copper (Cu) plate material for producing the
도 2 에서, 금속 리드 부재 (141) 는, 최상의 중앙부 (141A) 와 스커트부 (141B) 에 의해 한정되는 리세스의 깊이 "d" 를 가지며, 페이스트-형 접착제 층 (17) 을 구비하는 FC 유형의 반도체 칩은 높이 "h" 를 갖는다. In FIG. 2, the
본 발명에 의하면, 금속 리드 부재 (141) 는, 치수 "d" 와 "h" 에 의해 상대적으로 피쳐링된다. 즉, 금속 리드 부재 (141) 의 생성은, 다음의 관계, 즉,According to the present invention, the
25 ㎛ h-d 300 ㎛25 μm hd 300 μm
이 설정된다.Is set.
금속 리드 부재 (141) 가 패키지 보드 (11) 상에 실장되는 경우, 수지 접착제 층 (16) 의 두께 "T" 는, When the
T=h-d T = h-d
로서 한정된다.It is limited as
상술된 바와 같이, 수지 접착제 층 (16) 의 형성을 위해, 도포된 수지 접착제가 1.5mm 의 폭을 갖도록 비경화 수지 접착제 (16) 가 패키지 보드 (11) 의 최상면 상에 도포되는 경우에, 그 도포된 수지 접착제는 대략 500㎛ (0.5 mm) 의 높이를 갖는다. 이 경우에, 패키지 보드 (11) 의 최상면과 금속 리드 부재 (141) 의 플랜지부 (141C) 와의 공간은, 그 공간이 비경화 수지 접착제로 충분히 충진되 고, 이로써, 그들 사이에 큰 접착력을 획득하기 이전에, 최대 300㎛ 의 높이를 가져야 한다. As described above, for the formation of the
도 2 에는, 수지 접착제 층 (16) 이 과장되어 도시되기 때문에, 그 도시된 수지 접착제 층 (16) 의 치수는 완전히 부정확하다. 또한, 접착제 층 (17) 의 두께는 과장되어 도시되었지만, 실제로는, 수지 접착제 층 (16) 의 두께와 비교해 보면 상당히 얇다. Since the
한편, 패키지 보드 (11) 의 최상면과 금속 리드 부재 (141) 의 플랜지부 (141C) 와의 사이의 공간은, 금속 리드 부재 (141) 의 최상의 중앙부 (141A) 가 접착제 층 (17) 에 적절히 접착되고, 이로써 FC 유형의 반도체 칩 (12) 과 금속 리드 부재 (141) 와의 사이에 충분한 열 접속을 설정하기 이전에, 25㎛ 이상의 높이를 가져야 한다. On the other hand, in the space between the top surface of the
즉, 금속 리드 부재 (141) 의 생성시에, 25㎛ 로부터 300㎛ 까지의 오차가 금속 리드 부재 (141) 의 깊이 "d" 에 대해 허용된다. 금속 리드 부재 (141) 의 깊이 "d" 가 25㎛ 로부터 300㎛ 까지의 오차 내에 있는 한, 충분한 열 접속은 접착제 층 (17) 에 의해 FC 유형의 반도체 칩 (12) 과 금속 리드 부재 (141) 사이에 충분히 설정될 수 있을 뿐만 아니라, 금속 리드 부재 (141) 의 플랜지부 (141C) 가 수지 접착제 층 (16) 에 의해 패키지 보드 (11) 의 최상면에 적절하고도 단단히 고정될 수 있다. That is, in the generation of the
이하, 도 3a 내지 도 3d 를 참조하면, 도 2 의 상술된 BGA 유형의 반도체 패키지를 제조하는 방법이 설명된다.3A-3D, a method of manufacturing the above-described BGA type semiconductor package of FIG. 2 is described.
우선, 부분 단면도인 도 3a 를 참조하면, 패키지 보드 (11) 가 마련되고, FC 유형의 반도체 패키지 (12) 는, 금속 범프 (12A) 가 패키지 보드 (11) 의 최상면 상에 형성된 배선 패턴 층 (미도시) 에 포함되는 각각의 전극 패드에 본딩되도록 패키지 보드 (11) 위로 상하가 뒤집혀 실장된다. 이미 도 1 을 참조하여 설명한 바와 같이, 전극 패드로의 금속 범프 (12A) 의 본딩은, 금속 범프 (12A) 가 뜨거운 공기에 노출되는 리플로우 프로세스에 의해 수행될 수도 있다.First, referring to FIG. 3A, which is a partial cross-sectional view, a
그 후, 수지 실 구조물 (13) 은, 패키지 보드 (11) 의 최상면과 FC 유형의 반도체 칩 (12) 의 최상면과의 사이의 공간에 충진되며 FC 유형의 반도체 칩 (12) 의 측면을 커버하기 위하여 형성된다. 수지 하부충진 프로세스는, 수지 실 구조물 (13) 의 형성을 수행하기 위해 이용될 수도 있다.The
다음으로, 부분 단면도인 도 3b 를 참조하면, 비경화 수지 접착제 (16') 가 패키지 보드 (11) 의 최상면 상의 적소에 도포되고, 은 페이스트 (17') 는 FC 유형의 반도체 칩 (12) 의 저면 상에 도포된다. Next, referring to FIG. 3B, which is a partial cross-sectional view, an uncured resin adhesive 16 ′ is applied in place on the top surface of the
다음으로, 부분 단면도인 도 3c 를 참조하면, 금속 리드 부재 (141) 가 패키지 보드 (11) 의 최상면 상에 놓여, 금속 리드 부재 (141) 의 최상의 중앙부 (141A) 와 플랜지부 (141C) 가 도포된 은 페이스트 (17') 와 도포된 수지 접착제 (16') 에 대해 각각 접한다. 이어서, 도포된 수지 접착제 (16') 와 도포된 은 페이스트 (17') 모두는, 압력이 금속 리드 부재 (141) 상에 알맞게 인가된 채, 각각 경화되어 세팅되기 위하여 베이킹 가공되어, 접착제 층 (16 및 17) 이 형성된다. 따라서, 접착제 층 (16 및 17) 을 사용하여, 패키지 보드 (11) 상으로의 금속 리드 부재 (141) 의 실장이 완료되고, FC 유형의 반도체 칩 (12) 이 패키지 보드 (11) 와 금속 리드 부재 (141) 사이에 한정된 밀봉 공간 (15) 에 인캡슐링된다.Next, referring to FIG. 3C, which is a partial cross-sectional view, the
이 때에, 접착제 수지 층 (16) 이 25㎛ 로부터 300㎛ 까지의 오차 내에 있는 경우, 그것은, 접착제 층 (16 및 17) 을 사용하여 패키지 보드 (11) 상으로의 금속 리드 부재 (141) 의 실장이 성공적으로 수행됨을 의미한다. 한편, 접착제 수지 층 (16) 의 두께 "T" 가 25㎛ 로부터 300㎛ 까지의 오차의 범위 밖에 있는 경우, 그것은, 관련 제품이 결함이 있음을 의미한다. 접착제 수지 층 (16) 은 외부로 관찰될 수 있기 때문에, 접착제 수지 층 (16) 의 두께 "T" 의 측정을 수행하기가 매우 용이할 수 있다. 즉, 최상의 중앙부 (14A) 가 접착제 층 (17) 을 사용하여 FC 유형의 반도체 칩 (12) 의 저면에 적절히 부착되는지 여부를 검사하기가 용이할 수 있기 때문에, 결함 있는 제품이 낮은 비용으로 배제될 수 있다. At this time, when the
다음으로, 부분 단면도인 도 3d 를 참조하면, 금속 볼 (18) 이 패키지 보드 (11) 의 저면 상에 형성된 각각의 전극 패드에 본딩되어, BGA 유형의 반도체 패키지의 생성이 완료된다. Next, referring to FIG. 3D, which is a partial cross sectional view,
부분 단면도인 도 4a 를 참조하면, BGA 유형의 반도체 패키지가 전자 장비의 적절한 피스의 마더보드 (19) 상에 실장되어, 금속 볼 (18) 이 마더보드 (19) 의 최상면 상에 형성된 각각의 전극 패드 (미도시) 상에 본딩된다. 온도가 변하는 다양한 환경에서 전자 장비의 피스가 이용될 수도 있기 때문에, BGA 유형의 반도체 패키지는, 그들 사이의 열 팽창의 차이로 인해, 패키지 보드 (11) 와 금속 리드 부 재 (141) 내에 발생되는 내부 열 응력에 영향받게 된다. Referring to FIG. 4A, which is a partial cross sectional view, a BGA type semiconductor package is mounted on a
부분 단면도인 도 4b 에서 과장하여 도시된 바와 같이, BGA 유형의 반도체 패키지가 고온하에 놓이게 될 경우, 그 패키지는, 금속 리드 부재 (141) 의 열 팽창이 패키지 보드 (11) 의 열 팽창보다 더 크기 때문에 휘게 된다. 이 때, 수지 접착제 층 (16) 에 전단 응력이 발생된다. 따라서, 수지 접착제 층 (16) 이 높은 탄성 계수를 나타내면, 수지 접착제 층 (16) 이 손상되어, 금속 리드 부재 (141) 가 패키지 보드 (11) 로부터 제거될 수도 있다. As exaggerated in FIG. 4B, which is a partial cross-sectional view, when a BGA type semiconductor package is brought under high temperature, the package has a thermal expansion of the
도 4b 에서, 거리 "W" 는, 패키지 보드 (11) 가 영향받은 휨의 크기 (magnitude) 를 나타내고, 금속 리드 부재 (141) 의 두께는 참조부호 "t" 로 나타내진다. In FIG. 4B, the distance "W" indicates the magnitude of warpage in which the
발명자는, 수지 접착제 층의 탄성 계수가 4 가지 경우 (a), (b), (c) 및 (d) 에 있어서, 0℃ 내지 125℃ 의 온도 범위에서 변경될 경우에 수지 접착제 층 (16) 내의 최대 전단 응력이 얼마나 변하는지를 알기 위해 제 1 시뮬레이션을 수행하였다. 경우 (a) 에서, t=0.5mm, 및 T=100㎛ 이고; 경우 (b) 에서, t=0.5mm, 및 T=300㎛ 이며; 경우 (c) 에서, t=0.5mm, 및 T=25㎛이며; 경우 (d) 에서, t=1.0mm, 및 T=100㎛ 이다. 또한, 금속 리드 부재 (141) 가 구리 (Cu) 로 제조되는 것으로 가정한다. The inventors of the
제 1 시뮬레이션의 결과가 도 5 의 그래프에 도시된다.The results of the first simulation are shown in the graph of FIG. 5.
도 5 의 그래프에 도시된 바와 같이, 모든 경우 (a), (b), (c), 및 (d) 에서, 수지 접착제 층 (16) 의 탄성 계수가 3000MPa (3GPa) 를 초과할 경우, 전단 응 력이 급격하게 상승하는 것을 알 수 있었다. 이것은, 수지 접착제 층 (16) 이 손상으로부터 방지되기 이전에, 수지 접착제 층 (16) 이 낮은 탄성 계수를 가져야 함을 의미한다. As shown in the graph of FIG. 5, in all cases (a), (b), (c), and (d), when the elastic modulus of the
또한, 경우 (a), (b), 및 (c) 의 결과로부터는, 수지 접착제 층 (16) 의 두께 "T" 가 25㎛ 로부터 300㎛ 까지의 오차 내에 있을 경우, 및 수지 접착제 층 (16) 의 탄성 계수가 3GPa 미만일 경우, 전단 응력이 상당히 감소될 수 있었음을 알 수 있었다. 한편, 경우 (a) 와 경우 (d) 의 결과로부터는, 금속 리드 부재 (141) 의 두께 "t" 가 0.5mm 내지 1.0mm 의 범위 내에 있을 경우에, 전단 응력의 상당한 감소가 획득될 수 있었음을 알 수 있었다.In addition, from the results of cases (a), (b), and (c), when the thickness "T" of the
따라서, 수지 접착제 층 (16) 이 손상되는 것을 방지하기 위하여, 수지 접착제 층 (16) 은 약 3,000MPa 미만의 탄성 계수를 가져야 한다. Therefore, in order to prevent the
또한, 발명자는, 상술된 바와 같이 동일한 경우 (a), (b), (c), 및 (d) 에서, 수지 접착제 층의 탄성 계수가 0℃ 내지 125℃ 의 온도 범위에서 변경될 경우에, 패키지 보드 (11) 의 최대 거리 "W" 가 얼마나 변하는지를 알기 위해 제 2 시뮬레이션을 수행하였다. 상술된 제 1 시뮬레이션과 유사하게, 금속 리드 부재 (141) 는 구리 (Cu) 로 제조되는 것으로 가정한다.Further, the inventors, in the same case as described above, in (a), (b), (c), and (d), when the elastic modulus of the resin adhesive layer is changed in a temperature range of 0 ° C to 125 ° C, A second simulation was performed to see how the maximum distance "W" of the
제 2 시뮬레이션 결과가 도 6 의 그래프에 도시된다.The second simulation result is shown in the graph of FIG.
도 6 의 그래프에 도시된 바와 같이, 경우 (a), (b), (c), 및 (d) 에서, 수지 접착제 층 (16) 의 탄성 계수가 1MPa (3GPa) 미만일 경우, 거리 "W" 가 420㎛ 보다 약간 위의 지점에서는 변하지 않음을 알 수 있었다. 이것은, 수지 접착제 층 (16) 의 탄성 계수가 1MPa 미만일 경우에는, 금속 리드 부재 (141) 가 수지 접착제 층 (16) 에 의해 패키지 보드 (11) 에 실질적으로 접착되지 않음을 의미한다. 즉, 수지 접착제 층 (16) 의 탄성 계수가 너무 작다는 (1MPa 미만) 사실로 인해, 금속 리드 부재 (141) 의 움직임 (movement) 이 실질적으로 억제될 수 없음을 알 수 있었다. 또한, 이 특성은, 수지 접착제 층 (16) 의 두께 "T" 가 25㎛ 로부터 300㎛ 까지의 오차 내에 있다는 조건이나 금속 리드 부재 (141) 의 두께 "t" 가 0.5mm 내지 1.0mm 의 범위 내에 있다는 조건 중 하나의 조건하에서는 변하지 않는다. As shown in the graph of FIG. 6, in cases (a), (b), (c), and (d), when the elastic modulus of the
따라서, 두께 "t" (0.5mm 내지 1.0mm) 를 갖는 금속 리드 부재 (141) 가 수지 접착제 층 (16) 에 의해 패키지 보드 (11) 상에 효과적으로 접착되기 이전에, 두께 "T" (25㎛ 내지 300㎛) 를 갖는 수지 접착제 층 (16) 이 1MPa 를 초과하는 탄성 계수를 가져야 함을 알 수 있었다. 수지 접착제 층 (16) 이 3GPa 를 초과하는 탄성 계수를 가질 경우에, 거리 "W" 는 한정된 값으로 공급됨을 알 수 있었다.Therefore, before the
즉, 수지 접착제 층 (16) 의 두께 "T" 가 25㎛ 내지 300㎛ 의 범위 내에 있을 경우, 수지 접착제 층 (16) 이 손상되지 않고도, 금속 리드 부재 (141) 의 플랜지부 (141C) 가 패키지 보드 (11) 상에 적절히 접착되기 이전에, 1MPa 내지 3GPa 의 범위 내에 있는 탄성 계수를 가져야 한다. That is, when the thickness "T" of the
상술된 이유로, 수지 접착제 층 (16) 은 1MPa 내지 3GPa 의 범위 내에 있는 탄성 계수를 갖는 것이 바람직하지만, 수지 접착제 층 (16) 의 두께 "T" 가 25㎛ 내지 300㎛ 의 범위 내에 있는 한, FC 유형의 반도체 칩 (12) 의 저면으로의 최상 의 중앙부 (141A) 의 단단한 접착으로 인해, 패키지 보드 (11) 상으로의 금속 리드 부재 (141) 의 고정이 충분히 보장될 수 있기 때문에, 수지 접착제 층 (16) 의 탄성 계수는 1MPa 내지 3GPa 의 범위 밖에 있을 수도 있다.For the reasons described above, the
제 2 실시형태2nd Embodiment
부분 단면도인 도 7 을 참조하면, 본 발명에 따른 BGA 유형의 반도체 패키지의 제 2 실시형태가 도시된다.Referring to Fig. 7, which is a partial cross sectional view, a second embodiment of a BGA type semiconductor package according to the present invention is shown.
제 2 실시형태는, 수지 실 구조물 (131) 이 수지 실 구조물 (13) 로 대체된다는 것을 제외하고는 도 2 의 제 1 실시형태와 실질적으로 동일하다. 특히, 수지 실 구조물 (131) 이 패키지 보드 (11) 의 최상면 상에 몰딩 수지 인벨로퍼로서 형성되어, 금속 범프 (12A) 와 FC 유형의 반도체 칩 (12) 이 몰딩 수지 실 인벨로퍼 (131) 내에 완전히 밀봉되어 인캡슐링된다. 수지 전달 몰딩 프로세스를 이용함으로써 몰딩 수지 실 인벨로퍼 (131) 의 형성을 수행하는 것이 가능하다. 또한, 몰딩 수지 실 구조물 (131) 은, 실리콘-계 수지, 에폭시-계 수지 등과 같은 적절한 수지 재료로 제조될 수도 있다.The second embodiment is substantially the same as the first embodiment of FIG. 2 except that the
제 2 실시형태에서, 높이 "h" 는, 몰딩 수지 실 인벨로퍼 (131) 의 두께와 접착제 층 (17) 의 두께의 합계이다.In the second embodiment, the height "h" is the sum of the thickness of the molding
또한, FC 유형의 반도체 칩 (12) 을 완전히 인캡슐링하는 몰딩 수지 인벨로퍼 (131) 를 이용한 제 2 실시형태에서, 비-FC 유형의 반도체 칩이 FC 유형의 반도체 칩 (12) 으로 대체될 수도 있다.Further, in the second embodiment using the
제 3 실시형태Third embodiment
부분 단면도인 도 8 을 참조하면, 본 발명에 따른 BGA 유형의 반도체 패키지의 제 3 실시형태가 도시된다.Referring to Fig. 8, which is a partial cross sectional view, a third embodiment of a BGA type semiconductor package according to the present invention is shown.
도 3 실시형태는, 금속 리드 부재 (141) 에, 플랜지부 (141C) 의 외부 주변 에지로부터 완전히 돌출한 림부 (141D) 가 추가로 제공되는 것을 제외하고는 도 2 의 제 1 실시형태와 실질적으로 동일하다. 림부 (141D) 의 추가 제공으로 인해, 금속 리드 부재 (141), 특히, 플랜지부 (141c) 의 강도 (rigidity) 를 상당히 향상시키는 것이 가능하다.3 embodiment is substantially the same as the first embodiment of FIG. 2, except that the
제 3 실시형태에서, 스커트부 (141A), 플랜지부 (141B) 및 림부 (141C) 는, 금속 리드 부재 (141) 의 주변부를 한정한다.In the third embodiment, the
필요하다면, 림부 (141D) 를 피쳐링하는 금속 리드 부재 (141) 가 도 7 의 제 2 실시형태에서 이용될 수도 있다.If necessary, a
제 4 실시형태Fourth embodiment
부분 단면도인 도 9 를 참조하면, 본 발명에 따른 BGA 유형의 반도체 패키지의 제 4 실시형태가 도시된다.9, which is a partial cross sectional view, a fourth embodiment of a BGA type semiconductor package according to the present invention is shown.
제 4 실시형태는, 금속 리드 부재 (142) 가 도 2 의 금속 리드 부재 (141) 로 대체된다는 것을 제외하고는 도 2 의 제 1 실시형태와 실질적으로 동일하다. 금속 리드 부재 (142) 는, 최상의 중앙부 (142A) 및 그 최상의 중앙부 (142A) 의 주변 에지로부터 완전히 서스펜딩되는 두꺼운 플랜지부 (142B) 를 포함하며, 그 두꺼운 플랜지부 (142B) 는, 수지 접착제 층 (16) 에 의해 패키지 보드 (11) 의 최상면에 부착된다.The fourth embodiment is substantially the same as the first embodiment of FIG. 2 except that the
도 9 의 제 4 실시형태에서, 금속 리드 부재 (142) 는, 페이스트-형 접착제 층 (17) 과 FC 유형의 반도체 칩 (12) 을 수용하도록, 최상의 중앙부 (142A) 와 두꺼운 플랜지부 (142B) 에 의해 한정되는 리세스를 갖는다.In the fourth embodiment of FIG. 9, the
필요하다면, 금속 리드 부재 (142) 가 도 7 의 제 2 실시형태에서 이용될 수도 있다.If necessary, the
마지막으로, 전술의 설명은 패키지 및 방법의 바람직한 실시형태의 설명이며, 본 발명의 사상 및 범주에서 벗어남 없이 다양한 변경 및 변형이 실시될 수도 있음을 당업자는 이해할 것이다.Finally, the foregoing description is a description of preferred embodiments of the package and method, and those skilled in the art will understand that various changes and modifications may be made without departing from the spirit and scope of the invention.
상술한 바와 같이 본 발명에 의하면, 금속 리드 부재를 피쳐링할 수 있다.As described above, according to the present invention, the metal lead member can be featured.
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