KR100813808B1 - 분해능이 향상된 전류 계측 회로 및 제어 방법과 이를이용한 디지털 보호 계전기 - Google Patents

분해능이 향상된 전류 계측 회로 및 제어 방법과 이를이용한 디지털 보호 계전기 Download PDF

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Abstract

본 발명은 분해능이 향상된 전류 계측 회로 및 그 제어방법과 이를 이용한 디지털 보호 계전기에 관한 것으로서, 2 개의 샘플/홀드를 샘플링 주기 간격으로 서로 교대로 샘플링 신호를 출력하도록 제어하고, 감산기를 이용하여 교대로 출력된 샘플링 신호의 차이에 해당하는 신호를 출력하며, 감산기에서 출력된 신호를 PGA(Programmable Gain Amplifier)를 통해 증폭시켜 디지털 변환하는 것을 특징으로 한다.
본 발명에 의하면, 2개의 샘플/홀드에서 교대로 출력되는 신호의 차이에 해당하는 신호를 증폭시킴으로써, 전류 계측 회로 및 디지털 보호 계전기의 분해능을 향상시킬 수 있다.
분해능, 샘플/홀더, PGA, ADC, 전류, 계측

Description

분해능이 향상된 전류 계측 회로 및 제어 방법과 이를 이용한 디지털 보호 계전기{ Current Measurement Circuit with Improved Resolution and Controlling Method Thereof and Digital Protection Relay of Using the same }
도 1은 종래의 PGA(Programmable Gain Amplifier)를 이용한 전류 계측 회로의 회로도.
도 2는 종래의 전류 계측 회로에 있어서, PGA(Programmable Gain Amplifier)의 응답 특성을 나타낸 그래프.
도 3은 종래의 PGA(Programmable Gain Amplifier)를 이용한 전류 계측 회로의 제어 순서도.
도 4는 본 발명의 분해능이 향상된 전류 계측 회로의 회로도.
도 5는 마이크로 프로세서가 제1 및 제2 샘플/홀드를 제어하는 순서를 나타낸 그래프.
도 6은 제1 및 제2 샘플/홀드가 마이크로 프로세서의 제어에 따라 교대로 샘플링 및 홀드하는 상태를 나타낸 그래프.
도 7은 입력되는 아날로그 신호가 디지털 신호로 변환되는 상태를 나타낸 그래프.
도 8은 일반적인 디지털 보호 계전기의 전류 입력단을 나타낸 회로도.
도 9는 본 발명이 적용된 디지털 보호 계전기의 전류 입력단을 나타낸 회로도.
* 도면의 주요 부분에 대한 부호의 설명 *
103 : 제1 샘플/홀더 106 : 제2 샘플/홀더
110 : 감산기 120 : 멀티플렉서
130 : PGA 140 : ADC
150 : 마이크로 프로세서
본 발명은 분해능을 향상시킨 전류 계측 회로 및 제어 방법과 이를 이용한 디지털 보호 계전기에 관한 것이다.
일반적으로, 전력계통은 발전기에서 생성된 전력을 수용가에 공급하기 위하여 여러 가지 전송설비를 갖추고 있는데, 발전기에서 생성된 전력은 중간에 여러 가지 송/수전 설비를 거쳐 수용가측에 공급된다.
전력설비는 정상적인 전력의 흐름을 기준으로 설계되어 있으나, 고장이 발생하면 과전압, 부족전압, 과전류, 주파수 변동 등 수용가측에 공급지장을 초래하고 설비에도 악영향을 미치게 되므로, 고장 초기에 신속히 고장 구간을 분리하여 고장을 제거해야 한다.
이러한 고장을 감지하고 차단기에 차단 신호를 보내는 장치를 보호 계전기라 고 하는데, 상기 보호 계전기가 과거의 유도형이나 정지형 계전기에서 디지털 계전기로 바뀌면서 보다 광범위한 정정 범위를 갖고 정확한 범위의 전류를 검출할 것을 요구하고 있다.
한편, 전압 및 전류 등의 아날로그 물리량을 측정하여 컴퓨터로 제어 또는 분석하려면 디지털 값으로 변환하여 읽어 들여야 하므로 A/D 컨버터가 필요하며, 정확한 범위의 전류를 검출하기 위해서는 분해능이 높은 A/D 컨버터가 요구된다.
여기서, 분해능(Resolution)이란 디지털 출력 값을 한 등급만큼 변화시키기 위한 아날로그 입력의 최소 변화를 의미한다.
그리고, 상기 A/D 컨버터에 입력되는 신호가 작은 크기를 갖는 경우, 정확한 디지털 값으로 변환하기 어려우므로 입력되는 신호를 증폭시키기 위해 PGA(Programmable Gain Amplifier)를 사용한다.
도 1은 종래의 PGA(Programmable Gain Amplifier)를 이용한 전류 계측 회로도이다.
이에 도시된 바와 같이, 종래의 전류 계측 장비의 회로도는 샘플/홀드(Sample and Hold : S&H)(10), PGA(Programmable Gain Amplifier)(20), ADC(Analog-to-Digital Converter)(30), 마이크로 프로세서(40)로 이루어진다.
여기서, 상기 샘플/홀드(S&H)(10)는 입력되는 아날로그 신호(x)를 샘플링(Sampling)하고 다음 샘플이 얻어질 때까지 그 샘플 값을 홀드(Hold)한다.
상기 PGA(Programmable Gain Amplifier)(20)는 입력되는 신호를 게인(Gain) K의 비율로 증폭하여 출력한다.
상기 ADC(Analog-to-Digital Converter)(30)는 입력되는 아날로그 신호를 디지털 신호로 변환하여 마이크로 프로세서(40)로 출력한다.
상기 마이크로 프로세서(40)는 상기 샘플/홀드(S&H)(10)를 제어하는 신호를 출력하고, 상기 PGA(20)의 게인을 제어하는 신호를 출력한다.
이와 같이 구성된 종래의 PGA를 이용한 전류 계측 장비에 있어서, 입력되는 아날로그 신호(x)는 상기 샘플/홀드(S&H)(10)에서 고정되고, PGA(20)에서 증폭되며, ADC(30)에서 디지털 값으로 변화된다.
상기 PGA(20)는 입력되는 아날로그 신호(x)의 크기에 따라 다른 게인(Gain)을 가지게 되는데, 입력되는 아날로그 신호(x)가 일정한 값 이하일 때는 게인(Gain) K를 m(여기서, m 〉1)으로 설정하고, 입력되는 아날로그 신호(x)가 일정한 값 이상일 때는 게인(Gain) K를 1로 설정한다.
이와 같이, PGA(20)의 게인 K를 입력되는 아날로그 신호(x)의 크기에 따라 변화시키면, 작은 크기의 아날로그 신호가 입력된 경우에도 이를 증폭시켜 원하는 해상도의 디지털 변환 값을 얻을 수 있다.
즉, PGA(20)의 게인 K가 1인 경우, 상기 PGA(20)에 입력되는 아날로그 신호(x)의 크기가 작으면 상기 ADC(30)에 입력되는 신호 역시 작은 크기를 가진다.
그러나, 이렇게 작은 크기의 신호는 ADC(30)에서 정확한 값으로 변환되지 않는다. 따라서, PGA(20)에 입력되는 아날로그 신호(x)가 일정한 값 이하일 때는 게인(Gain) K를 m으로 설정하여, 상기 ADC(30)에 입력되는 신호를 m배로 증폭시킨다.
이렇게 PGA(20)의 게인(Gain) K를 m으로 설정하면, ADC(30)에 입력되는 아날로그 신호가 m배로 커지므로 보다 정확한 디지털 값으로 변환시킬 수 있다. 그리고, 상기 PGA(20)의 게인(Gain) K를 증가시킬수록 작은 크기의 아날로그 신호를 보다 정확하게 디지털 값으로 변환할 수 있다.
도 2는 종래의 전류 계측 회로에 있어서, PGA(Programmable Gain Amplifier)의 응답 특성을 나타낸 그래프이다. 여기서, x축은 PGA에 입력되는 아날로그 신호(x)의 크기를 나타내며, y축은 PGA에서 출력되는 아날로그 신호(Kx)의 크기를 나타낸다.
이에 도시된 바와 같이, PGA에 입력되는 아날로그 신호(x)의 크기가 a 이하일 경우에는 PGA의 게인 K를 m(직선 1)으로 설정하고, PGA에 입력되는 아날로그 신호(x)의 크기가 a 이상일 경우에는 PGA의 게인 K를 1(직선 2)로 설정한다.
여기서, 아날로그 신호(x)의 크기 값 a는 ADC(Analog-to-Digital Converter)에서 원하는 해상도로 변환될 수 있는 임계값을 의미한다.
도 3은 종래의 PGA(Programmable Gain Amplifier)를 이용한 전류 계측 회로의 제어 순서도이다.
이에 도시된 바와 같이, 먼저 마이크로 프로세서(40)는 아날로그 신호가 입력되는지를 확인하여(단계 S 10), 아날로그 신호가 입력되면 샘플/홀드(10)를 제어하여 입력되는 아날로그 신호(x)를 샘플링(Sampling)하고 다음 샘플이 얻어질 때까 지 그 샘플 값을 홀드(Hold)한다(단계 S 20).
다음으로, 샘플/홀드(10)에서 출력되는 아날로그 신호에 대해 PGA(20)는 게인 K를 1로 설정하여 출력한다(단계 S 30).
이어서, ADC(30)는 상기 PGA(20)에서 출력되는 신호를 아날로그-디지털 변환하여 디지털 값(y)를 출력한다(단계 S 40).
연이어, 마이크로 프로세서(40)는 상기 디지털 값(y)의 크기가 기설정된 임계 값(a)보다 큰 값인지를 판단하여(단계 S 50), 상기 디지털 값(y)의 크기가 임계 값(a)보다 크면 상기 디지털 값(y)을 최종 A/D 변환된 값으로 한다(단계 S 60).
상기 단계 S 50의 판단 결과, 상기 디지털 값(y)이 임계 값(a)보다 작으면,마이크로 프로세서(40)는 게인을 m(여기서, m 〉1)으로 하는 게인 제어 신호를 상기 PGA(20)로 출력한다(단계 S 70).
다음으로, PGA(20)는 상기 게인 제어 신호에 따라 게인 K를 m으로 설정한 후, 입력되는 아날로그 신호의 크기를 m배 증폭시켜 출력한다(단계 S 80).
이어서, ADC(30)는 상기 PGA(20)를 통해 크기가 m배 증폭된 아날로그 신호를 아날로그-디지털 변환하여 디지털 값(y)를 출력하고, 마이크로 프로세서(40)는 이 값을 최종 A/D 변환된 값으로 한다(단계 S 90).
이와 같이, 종래의 PGA를 이용한 전류 계측 회로에서는 입력되는 아날로그 신호의 크기가 기설정된 임계값 보다 작을 때는 PGA의 게인을 변화시켜 분해능을 증가시키는 효과를 얻을 수 있지만, 입력되는 아날로그 신호의 크기가 기설정된 임계값 보다 클 때는 이와 같은 효과를 얻을 수 없다는 단점이 있다.
그리고, 종래의 PGA에서 설정되는 게인 K의 최대 값은 도 2에서 b/a로 나타낼 수 있는데, 만약 입력되는 아날로그 신호의 크기가 크면 ADC의 입력 범위를 벗어날 수 있다는 문제점이 있다.
따라서, 본 발명의 목적은 2 개의 샘플/홀더를 이용하여 샘플링 주기 간격으로 서로 교대로 샘플링 신호를 출력하도록 제어하고, 감산기를 이용하여 교대로 출력된 샘플링 신호의 차이에 해당하는 신호를 출력하며, 감산기에서 출력된 신호를 PGA를 통해 증폭시켜 디지털 변환함으로써, 분해능을 향상시킨 전류 계측 회로 및 그 제어방법과 이를 이용한 디지털 보호 계전기를 제공하는 데 있다.
본 발명의 전류 계측 회로의 바람직한 실시예는, 입력되는 아날로그 신호를 샘플링 주기에 따라 교대로 샘플링(Sampling)하여 출력하고 홀드(Hold)하는 제1 및 제2 샘플/홀드(Sample and Hold)와, 상기 제1 및 제2 샘플/홀드에서 교대로 출력되는 신호의 크기의 차에 해당하는 신호를 출력하는 감산기와, 상기 제1 샘플/홀드에서 출력되는 신호 또는 상기 감산기에서 출력되는 신호 중에서 어느 하나의 신호를 선택하여 출력하는 멀티플렉서와, 상기 멀티플렉서에서 출력되는 신호에 따라 서로 다른 게인(Gain) 값을 설정한 후, 설정된 게인 값으로 상기 멀티플렉서에서 출력하는 신호를 증폭시켜 출력하는 PGA(Programmable Gain Amplifier)와, 상기 PGA에서 출력된 아날로그 신호를 디지털 신호로 변환시키는 ADC(Analog-to-Digital Converter)와, 상기 제1 및 제2 샘플/홀드가 입력되는 아날로그 신호를 교대로 샘 플링 및 홀드하도록 제어하고, 상기 멀티플렉서가 상기 제1 샘플/홀드에서 출력되는 신호 또는 상기 감산기에서 출력되는 신호 중에서 어느 하나의 신호를 선택하여 출력하도록 제어하며, 상기 멀티플렉서에서 출력하는 신호에 따라 상기 PGA가 서로 다른 게인 값을 설정하도록 제어하는 마이크로 프로세서를 포함하여 이루어지는 것을 특징으로 한다.
본 발명의 전류 계측 회로의 제어방법의 바람직한 실시예는, 제1 및 제2 샘플/홀드(Sample and Hold)가 입력되는 아날로그 신호를 샘플링 주기에 따라 교대로 샘플링(Sampling)하여 출력하고 홀드(Hold)하도록 제어하는 제10단계와, 상기 제1 및 제2 샘플/홀드에서 교대로 출력되는 신호의 크기의 차에 해당하는 차신호(Subtracting Signal)를 출력하는 제20단계와, 상기 제1 샘플/홀드에서 출력되는 신호 또는 상기 차신호 중에서 어느 하나의 신호를 선택하여 출력하는 제30단계와, 상기 제30단계에서 출력되는 신호에 따라 PGA(Programmable Gain Amplifier)의 게인(Gain)을 서로 다른 값으로 설정한 후, 설정된 게인 값으로 상기 제30단계에서 출력된 신호를 증폭시켜 출력하는 제40단계와, 상기 제40단계에서 출력하는 아날로그 신호를 디지털 신호로 변환시키는 제50단계를 포함하여 이루어지는 것을 특징으로 한다.
본 발명의 디지털 보호 계전기의 바람직한 실시예는, 입력되는 전류 신호를 일정한 비율의 작은 전류 신호로 바꾸어주는 전류 변성기와, 상기 전류 변성기에서 출력되는 전류 신호에서 고조파를 제거하여 출력하는 아날로그 필터와, 상기 아날로그 필터에서 출력되는 아날로그 신호를 샘플링 주기에 따라 교대로 샘플 링(Sampling)하여 출력하고 홀드(Hold)하는 제1 및 제2 샘플/홀드(Sample and Hold)와, 상기 제1 및 제2 샘플/홀드에서 교대로 출력되는 신호의 크기의 차에 해당하는 신호를 출력하는 감산기와, 상기 제1 샘플/홀드에서 출력되는 신호 또는 상기 감산기에서 출력되는 신호 중에서 어느 하나의 신호를 선택하여 출력하는 멀티플렉서와, 상기 멀티플렉서에서 출력되는 신호에 따라 서로 다른 게인(Gain) 값을 설정한 후, 설정된 게인 값으로 상기 멀티플렉서에서 출력하는 신호를 증폭시켜 출력하는 PGA(Programmable Gain Amplifier)와, 상기 PGA에서 출력된 아날로그 신호를 디지털 신호로 변환시키는 ADC(Analog-to-Digital Converter)와, 상기 제1 및 제2 샘플/홀드가 입력되는 아날로그 신호를 교대로 샘플링 및 홀드하도록 제어하고, 상기 멀티플렉서가 상기 제1 샘플/홀드에서 출력되는 신호 또는 상기 감산기에서 출력되는 신호 중에서 어느 하나의 신호를 선택하여 출력하도록 제어하며, 상기 멀티플렉서에서 출력하는 신호에 따라 상기 PGA가 서로 다른 게인 값을 설정하도록 제어하는 마이크로 프로세서를 포함하여 이루어지는 것을 특징으로 한다.
이하, 도 4 내지 도 9를 참조하여 본 발명의 분해능을 향상시킨 전류 계측 회로 및 그 제어 방법에 대해 상세히 설명한다. 본 발명을 설명함에 있어서, 본 발명과 관련된 공지기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략하기로 한다.
도 4는 본 발명의 분해능이 향상된 전류 계측 회로의 회로도이다.
이에 도시된 바와 같이, 본 발명의 분해능을 향상시킨 전류 계측 장비의 회로도는 제1 및 제2 샘플/홀드(Sample and Hold : S&H)(103)(106), 감산기(Subtractor)(110), 멀티플렉서(Multiplexer)(120), PGA(Programmable Gain Amplifier)(130), ADC(Analog-to-Digital Converter)(140), 마이크로 프로세서(150)로 이루어진다.
여기서, 상기 제1 및 제2 샘플/홀드(103)(106)는 입력되는 아날로그 신호(x)를 샘플링(Sampling)하고 다음 샘플이 얻어질 때까지 그 샘플 값을 홀드(Hold)하는데, 마이크로 프로세서(150)가 출력하는 제어 신호에 따라 교대로 샘플링된 신호를 출력한다.
즉, 첫 번째 샘플에서는 제1 및 제2 샘플/홀드(103)(106)에서 모두 샘플링된 신호를 출력하나, 두 번째 샘플에서는 제1 샘플/홀드(103)에서만 샘플링된 신호를 출력하고, 세 번째 샘플에서는 제2 샘플/홀드(106)에서만 샘플링된 신호를 출력하며, 상기 마이크로 프로세서(150)의 제어에 따라 제1 및 제2 샘플/홀드(103)(106)가 교대로 샘플링된 신호를 출력하게 된다.
본 발명은, 상기 제1 및 제2 샘플/홀드(103)(106)가 일정한 시간차를 갖는 신호를 교대로 출력하는데 특징이 있으며, 여기서는 샘플 주기에 따른 시간차를 갖는 신호를 교대로 출력하는 것을 기술하였지만, 이에 한정되는 것은 아니며 마이크로 프로세서(150)의 제어 신호에 따라 소정의 시간차를 갖는 신호를 교대로 출력하도록 구성할 수 있다.
상기 감산기(Subtractor)(110)는 상기 제1 및 제2 샘플/홀드(103)(106)에서 교대로 출력하는 신호의 차이에 해당하는 신호를 출력한다.
예를 들어, 마이크로 프로세서(150)가 제1 샘플/홀드(103)만 제어하는 경우, 제1샘플/홀드에서는 현재의 샘플링된 신호가 출력되고, 제2 샘플/홀드(106)에서는 이전의 샘플 값을 갖는 신호가 출력되는데, 상기 감산기(110)는 상기 두 신호의 차이에 해당하는 신호를 출력하게 된다.
상기 멀티플렉서(Multiplexer)(120)는 마이크로 프로세서(150)가 출력하는 제어 신호에 따라, 상기 제1 샘플/홀드(103)에서 출력하는 첫 번째 샘플링 신호(xa1) 및 상기 감산기(110)에서 출력하는 신호(xab) 중 어느 하나의 신호를 선택하여 출력한다.
상기 PGA(Programmable Gain Amplifier)(130)는 상기 멀티플렉서(120)로부터 출력되는 아날로그 신호를 마이크로 프로세서(150)의 제어에 따라 게인(Gain) K의 비율로 증폭하여 출력한다.
즉, 상기 PGA(130)는 상기 제1 샘플/홀드(103)로부터 출력된 첫 번째 샘플링 신호(xa1)가 입력되는 경우 게인(Gain) K를 1로 설정한 후, 입력되는 신호를 출력한다. 이 경우, 출력되는 신호의 크기는 입력되는 신호의 크기와 같게 된다.
그리고, 상기 PGA(130)는 감산기(110)로부터 출력된 신호(xab)가 입력되는 경우 게인(Gain) K를 m(여기서, m 〉1)으로 설정한 후, 입력되는 신호의 크기를 m배로 증폭하여 출력한다.
이때, 상기 PGA(130)는 마이크로 프로세서(150)에서 출력되는 게인 제어 신호에 따라, 게인(Gain) K를 1 또는 m으로 설정하게 된다.
상기 ADC(Analog-to-Digital Converter)(140)는 상기 PGA(130)로부터 출력되는 아날로그 신호를 디지털 신호로 변환하여 마이크로 프로세서(150)로 출력한다.
상기 마이크로 프로세서(150)는 상기 제1 및 제2 샘플/홀드(103)(106)가 교대로 샘플링 신호를 출력하도록 제어하고, 상기 멀티플렉서(120)가 상기 제1 샘플/홀드(103)에서 출력된 첫 번째 샘플링 신호(xa1) 및 상기 감산기(110)에서 출력된 신호(xab) 중 어느 하나의 신호를 선택하여 출력하도록 제어하며, 상기 PGA(130)에 입력되는 신호가 상기 제1 샘플/홀드(103)에서 출력된 첫 번째 샘플링 신호(xa1) 인지, 아니면 상기 감산기(110)에서 출력된 신호(xab) 인지에 따라 상기 PGA(130)의 게인을 제어하는 신호를 출력한다.
이와 같이 구성된 본 발명의 분해능을 향상시킨 전류 계측 회로에 있어서, 아날로그 신호(x)는 제1 및 제2 샘플/홀드(103)(106)로 각각 입력되고, 상기 제1 및 제2 샘플/홀드(103)(106)는 마이크로 프로세서(150)의 제어에 따라 교대로 샘플링된 신호를 출력한다.
도 5는 마이크로 프로세서가 제1 및 제2 샘플/홀드를 제어하는 순서를 나타낸 그래프이다.
이에 도시된 바와 같이, 본 발명의 마이크로 프로세서(150)는 제어 신호를 출력하여 1번째 샘플에서는 제1 및 제2 샘플/홀드(103)(106) 모두를 제어하고, 2번째 샘플에서는 제1 샘플/홀드(103)만을 제어하며, 3번째 샘플에서는 제2 샘플/홀드(106)만을 제어한다.
그리고, 상기 마이크로 프로세서(150)는 계속하여 상기 제1 및 제2 샘플/홀드(103)(106)를 교대로 제어하게 된다.
이를 도 6을 참조하여 좀더 상세히 설명하면, 아날로그 신호(x)가 제1 및 제2 샘플/홀드(103)(106)에 각각 입력되면, 상기 마이크로 프로세서(150)는 첫 번째 샘플에서는 상기 제1 및 제2 샘플/홀드(103)(106)를 모두 제어하여 상기 입력되는 아날로그 신호(x)를 샘플링(Sampling)하고 다음 샘플이 얻어질 때까지 그 샘플 값을 홀드(Hold)한다.
여기서, 상기 제1 샘플/홀드(103)에서 출력되는 신호를 xa라 하고, 상기 제2 샘플/홀드(106)에서 출력되는 신호를 xb라 하면, 첫 번째 샘플에서는 xa1이 제1 샘플/홀드(103)에 고정(Hold)되고, xb1이 제2 샘플/홀드(106)에 고정된다.
두 번째 샘플에서는 제1 샘플/홀드(103)만 제어함으로써, 상기 제1 샘플/홀드(103)에는 현재 입력 신호인 xa2 신호가 고정되고, 상기 제2 샘플/홀드(106)에는 이전 신호인 xb1 신호가 고정된다.
세 번째 샘플에서는 제2 샘플/홀드(106)만 제어함으로써, 상기 제1 샘플/홀 드(103)에는 이전 신호인 xa2 신호가 고정되고, 상기 제2 샘플/홀드(106)에는 현재 입력 신호인 xb3 신호가 고정된다.
여기서, 상기 제1 및 제2 샘플/홀드(103)(106)에는 동일한 아날로그 신호(x)가 입력되므로, xa1 = xb1, xa2 = xb2, xa3 = xb3 ...가 된다.
다음으로, 상기 제1 샘플/홀드(103)에서 출력되는 첫 번째 샘플링 신호(xa1)는 멀티플렉서(120)로 입력되며, 두 번째 샘플 이후에는 상기 제1 샘플/홀드(103)에서 출력되는 신호(xa) 및 제2 샘플/홀드(106)에서 출력되는 신호(xb)가 각각 감산기(110)로 입력된다.
상기 감산기(110)는 제1 샘플/홀드(103) 및 제2 샘플/홀드(106)로부터 출력되는 신호(xa,xb)의 차이에 해당하는 신호(xab)를 출력한다.
즉, 두 번째 샘플의 경우, 상기 제1 샘플/홀드(103)로부터는 현재 입력 신호인 xa2 신호가, 제2 샘플/홀드(106)로부터는 이전 신호인 xb1 신호가 각각 입력되는데, 상기 감산기(110)는 이들의 차(xa2 - xb1)에 해당하는 신호인 xab2 신호를 출력한다.
그리고, 세 번째 샘플의 경우, 상기 감산기(110)에는 현재 입력 신호인 xb3 및 이전 신호인 xa2 신호가 각각 입력되고, 상기 감산기(110)는 이들의 차(xb3 - xa2)에 해당하는 신호인 xab3 신호를 출력한다.
상기 멀티플렉서(120)는 마이크로 프로세서(150)의 제어에 따라, 상기 제1 샘플/홀드(103)에서 출력되는 첫 번째 샘플링 신호(xa1) 및 상기 감산기(110)에서 출력되는 신호(xab) 중에서 어느 하나의 신호를 선택하여 출력하는데, 첫 번째 샘플의 경우 제1 샘플/홀드(103)에서 출력되는 신호(xa1)를 출력한다.
상기 마이크로 프로세서(150)는 상기 멀티플렉서(120)에서 xa1 신호가 출력되는 경우, PGA(130)의 게인을 1로 하는 게인 제어 신호를 출력한다.
상기 PGA(130)는 상기 마이크로 프로세서(150)에서 출력되는 게인 제어 신호에 따라 게인 K를 1로 설정한 후, 입력되는 신호를 출력한다.
상기 ADC(140)는 상기 PGA(130)로부터 출력되는 아날로그 신호를 디지털 신호로 변환하여 마이크로 프로세서(150)로 출력하며, 상기 마이크로 프로세서(150)는 상기 변환된 값을 첫 번째 샘플에 대한 최종 디지털 값으로 한다.
그 후, 두 번째 샘플의 경우, 상기 멀티플렉서(120)는 마이크로 프로세서(150)의 제어에 따라, 감산기(110)에서 출력되는 신호(xab2)를 출력한다.
상기 마이크로 프로세서(150)는 상기 멀티플렉서(120)에서 xab2 신호가 출력 되는 경우, PGA(130)의 게인을 m으로 하는 게인 제어 신호를 출력한다.
상기 PGA(130)는 상기 마이크로 프로세서(150)에서 출력되는 게인 제어 신호에 따라 게인 K를 m으로 설정한 후, 입력되는 신호의 크기를 m배 증폭시켜 출력한다.
상기 ADC(140)는 상기 PGA(130)로부터 출력되는 아날로그 신호를 디지털 신호로 변환하여 마이크로 프로세서(150)로 출력한다.
여기서, 상기 마이크로 프로세서(150)는 xab2 신호를 디지털 신호로 변화시킨 값에 상기 첫 번째 샘플에 대한 최종 디지털 값을 더하여 두 번째 샘플에 대한 최종 디지털 값으로 한다.
그리고, 상기 과정을 반복하여 xab3 신호에 대한 디지털 값을 구한 후, xab3 신호에 대한 디지털 값에 상기 두 번째 샘플에 대한 최종 디지털 값을 더하여 세 번째 샘플에 대한 최종 디지털 값으로 한다.
상기 xab2 신호 및 xab3 신호는 PGA(130)에서 m배 증폭되어 출력되기 때문에, ADC(140)에서 아날로그-디지털 변환의 분해능을 크게 향상시킬 수 있다.
예를 들어, 상기 ADC(140)에서 아날로그 신호를 12 비트의 디지털 신호로 변환한다고 가정하고, 상기 PGA(130)의 게인 K=8이라고 하였을 때, 상기 감산기(110)에서 출력된 신호(xab)는 PGA(130)에서 23배의 크기로 증폭되므로, ADC(140)에서는 상기 PGA(130)에서 출력되는 아날로그 신호를 15비트의 디지털 신호로 변환하게 된 다.
이를 하기의 수학식 1-16을 이용하여 살펴보기로 한다.
도 7을 참조하면, 입력되는 아날로그 신호 x와 ADC에서 변환된 디지털 신호 y는 다음 식으로 나타낼 수 있다.
y1 = x1 + e1 = xa1 + e1 (수학식 1)
y2 = x2 + e2 = xa2 + e2 (수학식 2)
y3 = x3 + e2 = xb3 + e3 (수학식 3)
여기서, e1, e2, e3는 아날로그-디지털 변환시 발생하는 양자화 오차로서, 양자화 오차는 -0.5에서 +0.5사이의 값을 가진다.
그리고, 감산기에서 출력되는 신호 즉, 현재 입력 신호와 이전 신호의 차이는 다음 식으로 나타낼 수 있다.
xab2 = xa2 - xb1 (수학식 4)
xab3 = xb3 - xa2 (수학식 5)
여기서, xab2 는 아날로그 신호 xa2 와 xb1 의 차를 나타내며, xab3 는 아날로그 신호 xb3 와 xa2 의 차를 나타낸다.
상기 수학식 1-5를 이용하여 xa1, xa2, xb2를 다시 기술하면 다음과 같다.
xa1 = y1 - e1 (수학식 6)
xa2 = xb1 + xab2 = xa1 + xab2 = y1 - e1 + xab2 (수학식 7)
xb3 = xa2 + xab3 = y1 - e1 + xab2 + xab3 (수학식 8)
한편, 감산기에서 출력된 신호(xab)를 PGA의 게인 K를 m으로 적용한 후, 아날로그-디지털 변환한 값은 다음 식으로 나타낼 수 있다.
y21 = mxab2 + e21 (수학식 9)
y32 = mxab3 + e32 (수학식 10)
여기서, e21, e32는 아날로그-디지털 변환시 발생하는 양자화 오차로서, 양자화 오차는 -0.5에서 +0.5사이의 값을 가진다.
그리고, 상기 수학식 9-10은 다음 식으로 다시 나타낼 수 있다.
xab2 = (y21 - e21)/m (수학식 11)
xab3 = (y32 - e32)/m (수학식 12)
여기서, 상기 수학식 6-8에 수학식 11-12를 대입하여 정리하면 다음 식과 같다.
xa1 = y1 -e1 (수학식 13)
xa2 = y1 + (y21 - e21)/m - e1 (수학식 14)
xb3 = y1 + (y21 - e21)/m + (y32 - e32)/m - e1 (수학식 15)
상기 수학식 13-15에 의하면, 앞서 살펴본 바와 같이, PGA의 게인을 1로 하여 첫 번째 샘플(x1)에 대한 최종 디지털 값(y1 -e1)을 구할 수 있고, xab2 신호를 디지털 신호로 변화시킨 값[(y21 - e21)/m]에 상기 첫 번째 샘플에 대한 최종 디지털 값(y1 -e1)을 더하여 두 번째 샘플(x2)에 대한 최종 디지털 값[y1 + (y21 - e21)/m - e1]을 구할 수 있으며, xab3 신호에 대한 디지털 값[(y32 - e32)/m ]에 상기 두 번째 샘플에 대한 최종 디지털 값[y1 + (y21 - e21)/m - e1]을 더하여 세 번째 샘플에 대한 최종 디지털 값[y1 + (y21 - e21)/m + (y32 - e32)/m - e1]을 구할 수 있다.
상기 수학식 13-15에서, PGA의 게인 m 값을 크게 하면, 양자화 오차의 범위를 줄일 수 있게 됨을 알 수 있다.
즉, m 값이 커지면 (y21 - e21)/m 항과 (y32 - e32)/m 항은 m 값에 비례하여 작아지게 되고, 그에 따라 양자화 오차 e21 과 e32 또한 작아지게 된다.
예를 들어, m을 8이라고 하면, 양자화 오차 e21 과 e32는 오차 범위 -0.5≤e〈+0.5 에서 -0.0625≤e〈+0.0625 로 그 오차범위가 작아진다.
그리고, 수학식 13-15의 마지막 항의 e1은 최초 샘플링시 발생하는 양자화 오차이며, 이는 마이크로 프로세서에서 DC 옵셋 제거 디지털 필터를 사용하여 제거할 수 있다.
이와 같이, 본 발명에 의하면 제1 및 제2 샘플/홀더를 제어하여 교대로 샘플링 신호를 출력하도록 하고, 감산기를 사용하여 제1 및 제2 샘플/홀더에서 교대로 출력되는 신호의 차에 해당하는 신호를 출력하며, PGA의 게인 K를 m(m 〉1)로 설정하여 입력되는 신호를 증폭시킨 후 아날로그-디지털 변환함으로써, 전류 계측 회로에 있어서 ADC의 분해능을 향상시킬 수 있어 미세한 전류도 검출할 수 있고, 양자화 오차를 줄일 수 있다.
그리고, 아날로그 입력 신호의 크기가 큰 경우에도 분해능을 증가시킬 수 있는데, 아날로그 입력 신호의 크기가 큰 경우라 하더라도 제1 및 제2 샘플/홀더에서 교대로 출력되는 신호의 차가 그리 크지 않다면, ADC의 입력범위를 넘지 않게 되므로 아날로그 입력 신호의 크기가 큰 경우에도 분해능을 증가시킬 수 있게 된다.
즉, 본 실시예에서 제1 및 제2 샘플/홀더는 샘플링 주기에 따라 교대로 신호가 출력되므로 두 신호의 차는 크지 않으며, 따라서 아날로그 입력 신호의 크기가 큰 경우에도 ADC의 입력범위를 넘지 않아 분해능을 향상시킬 수 있게 된다.
본 발명은 다양한 전류 계측 장비에 적용할 수 있으며, 특히 디지털 보호 계전기, PMU(Phaor Measurement Unit), Meter 등의 장비에 적용할 수 있다. 여기서는 본 발명이 적용된 디지털 보호 계전기에 대해 간단히 살펴보기로 한다.
도 8은 일반적인 디지털 보호 계전기의 전류 입력단을 나타낸 회로도이다.
이에 도시된 바와 같이, 디지털 보호 계전기의 전류 입력단은 제1, 제2 및 제3 전류 변성기(CT)(201)(204)(207), 제1, 제2 및 제3 아날로그 필터(211)(214)(217), 제1, 제2 및 제3 샘플/홀더(221)(224)(227), 멀티플렉서(230), PGA(Programmable Gain Amplifier)(240), ADC(Analog-to-Digital Converter)(250), 마이크로 프로세서(260)로 이루어진다.
이와 같이 구성된 디지털 보호 계전기에 있어서, 상기 제1, 제2 및 제3 전류 변성기(CT)(201)(204)(207)에서 출력된 신호는 각각 제1, 제2 및 제3 아날로그 필터(211)(214)(217)를 거친 후, 제1, 제2 및 제3 샘플/홀더(221)(224)(227)에서 각각 샘플링 및 홀드(Hold)되어 상기 멀티플렉서(230)로 출력된다.
상기 멀티플렉서(230)는 상기 제1, 제2 및 제3 샘플/홀더(221)(224)(227)에서 출력되는 신호 중에서 어느 하나의 신호를 선택하여 PGA(Programmable Gain Amplifier)(240)로 출력하며, 상기 PGA(240)는 입력된 아날로그 신호를 게인 K 만큼 증폭시켜 출력한다.
상기 ADC(Analog-to-Digital Converter)(250)는 PGA(240)에서 출력된 아날로그 신호를 디지털 신호로 변환시키며, 상기 마이크로 프로세서(260)는 제1, 제2 및 제3 샘플/홀더(221)(224)(227), 멀티플렉서(230), PGA(240), ADC(250)의 동작을 각각 제어한다.
도 9는 본 발명이 적용된 디지털 보호 계전기의 전류 입력단을 나타낸 회로도이다.
이에 도시된 바와 같이, 본 발명이 적용된 디지털 보호 계전기의 전류 입력단은 제1, 제2 및 제3 전류 변성기(CT)(301)(304)(307), 제1, 제2 및 제3 아날로그 필터(311)(314)(317), 제1-1 및 제1-2 샘플/홀드(321-1)(321-2), 제2-1 및 제2-2 샘플/홀드(324-1)(324-2), 제3-1 및 제3-2 샘플/홀드(327-1)(327-2), 제1,제2 및 제3 감산기(331)(334)(337), 멀티플렉서(340), PGA(Programmable Gain Amplifier)(350), ADC(Analog-to-Digital Converter)(360), 마이크로 프로세서(370)로 이루어진다.
이와 같이 구성된 디지털 보호 계전기에 있어서, 상기 제1, 제2 및 제3 전류 변성기(CT)(301)(304)(307)는 각각 입력되는 전류 신호(Ia, Ib, Ic)를 일정한 비율의 작은 전류 신호로 바꾸어 주고, 상기 제1, 제2 및 제3 아날로그 필터(311)(314)(317)는 상기 제1, 제2 및 제3 전류 변성기(CT)(201)(204)(207)에서 출력된 전류 신호에서 고조파를 제거한 신호를 출력한다.
상기 제1-1 및 제1-2 샘플/홀드(321-1)(321-2)는 상기 제1 아날로그 필터(311)를 거쳐 입력되는 아날로그 신호를 샘플링(Sampling) 및 홀드(Hold)하는데, 마이크로 프로세서(370)가 출력하는 제어 신호에 따라 교대로 샘플링된 신호를 출력하고 홀드한다.
상기 제2-1 및 제2-2 샘플/홀드(324-1)(324-2)와 상기 제3-1 및 제3-2 샘플/홀드(327-1)(327-2)도 상기 제2 아날로그 필터(314) 및 제3 아날로그 필터(317)를 거친 아날로그 신호를 마이크로 프로세서(370)가 출력하는 제어 신호에 따라 각각 교대로 샘플링된 신호를 출력하고 홀드한다.
상기 제1 감산기(331)는 상기 제1-1 및 제1-2 샘플/홀드(321-1)(321-2)에서 교대로 출력되는 신호의 차에 해당하는 신호를 출력하고, 상기 제2 감산기(334)는 제2-1 및 제2-2 샘플/홀드(324-1)(324-2)에서 교대로 출력되는 신호의 차에 해당하 는 신호를 출력하며, 상기 제3 감산기(337)는 제3-1 및 제3-2 샘플/홀드(327-1)(327-2)에서 교대로 출력되는 신호의 차에 해당하는 신호를 출력한다.
상기 멀티플렉서(Multiplexer)(340)는 마이크로 프로세서(370)가 출력하는 제어 신호에 따라, 입력되는 복수개의 신호 중 어느 하나의 신호를 선택하여 출력한다.
상기 PGA(Programmable Gain Amplifier)(350)는 마이크로 프로세서(370)의 제어에 따라 게인(Gain) K를 설정한 후, 상기 멀티플렉서(340)로부터 출력되는 아날로그 신호를 게인(Gain) K의 비율로 증폭하여 출력한다.
상기 ADC(Analog-to-Digital Converter)(360)는 상기 PGA(350)로부터 출력되는 아날로그 신호를 디지털 신호로 변환하여 마이크로 프로세서(370)로 출력하며, 마이크로 프로세서(370)는 상기 구성요소를 각각 제어한다.
이상에서 대표적인 실시예를 통하여 본 발명에 대하여 상세하게 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 상술한 실시예에 대하여 본 발명의 범주에서 벗어나지 않는 한도 내에서 다양한 변형이 가능함을 이해할 것이다.
그러므로 본 발명의 권리범위는 설명된 실시예에 국한되어 정해져서는 안 되며, 후술하는 특허청구범위 뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
이상에서 살펴본 바와 같이, 본 발명에 의하면 2 개의 샘플/홀더를 이용하여 샘플링 주기 간격으로 서로 교대로 샘플링 신호를 출력하도록 제어하고, 감산기를 이용하여 교대로 출력된 샘플링 신호의 차이에 해당하는 신호를 출력하며, 감산기에서 출력된 신호를 PGA를 통해 증폭시켜 디지털 변환함으로써, 전류 계측 회로에 있어서 ADC의 분해능을 향상시킬 수 있어 미세한 전류도 검출할 수 있고, 양자화 오차를 줄일 수 있다.
그리고, 아날로그 입력 신호의 크기가 큰 경우에도 분해능을 증가시킬 수 있는데, 아날로그 입력 신호의 크기가 큰 경우라 하더라도 제1 및 제2 샘플/홀더에서 교대로 출력되는 신호의 차가 그리 크지 않다면, ADC의 입력범위를 넘지 않게 되므로 아날로그 입력 신호의 크기가 큰 경우에도 분해능을 증가시킬 수 있게 된다.

Claims (12)

  1. 입력되는 아날로그 신호를 샘플링 주기에 따라 교대로 샘플링(Sampling)하여 출력하고 홀드(Hold)하는 제1 및 제2 샘플/홀드(Sample and Hold);
    상기 제1 및 제2 샘플/홀드에서 상기 샘플링 주기에 따라 교대로 출력되는 신호의 크기의 차에 해당하는 신호를 출력하는 감산기;
    상기 제1 샘플/홀드에서 출력되는 신호 또는 상기 감산기에서 출력되는 신호 중에서 어느 하나의 신호를 선택하여 출력하는 멀티플렉서;
    상기 멀티플렉서에서 출력되는 신호에 따라 서로 다른 게인(Gain) 값을 설정한 후, 설정된 게인 값으로 상기 멀티플렉서에서 출력하는 신호를 증폭시켜 출력하는 PGA(Programmable Gain Amplifier);
    상기 PGA에서 출력된 아날로그 신호를 디지털 신호로 변환시키는 ADC(Analog-to-Digital Converter); 및
    상기 제1 및 제2 샘플/홀드가 입력되는 아날로그 신호를 교대로 샘플링 및 홀드하도록 제어하고, 상기 멀티플렉서가 상기 제1 샘플/홀드에서 출력되는 신호 또는 상기 감산기에서 출력되는 신호 중에서 어느 하나의 신호를 선택하여 출력하도록 제어하며, 상기 멀티플렉서에서 출력하는 신호에 따라 상기 PGA가 서로 다른 게인 값을 설정하도록 제어하는 마이크로 프로세서를 포함하여 이루어지는 분해능이 향상된 전류 계측 회로.
  2. 제1항에 있어서,
    상기 마이크로 프로세서는 첫 번째 샘플링 주기에서는, 상기 멀티플렉서가 상기 제1 샘플/홀드에서 출력되는 신호를 선택하여 출력하도록 제어하고, 두 번째 샘플링 주기부터는 상기 감산기에서 출력되는 신호를 선택하여 출력하도록 제어하는 것을 특징으로 하는 분해능이 향상된 전류 계측 회로.
  3. 제2항에 있어서,
    상기 마이크로 프로세서는 상기 멀티플렉서가 상기 제1 샘플/홀드에서 출력되는 신호를 선택하여 출력하는 경우, 상기 PGA의 게인을 1로 설정하도록 상기 PGA를 제어하는 것을 특징으로 하는 분해능이 향상된 전류 계측 회로.
  4. 제2항에 있어서,
    상기 마이크로 프로세서는 상기 멀티플렉서가 상기 감산기에서 출력되는 신호를 선택하여 출력하는 경우, 상기 PGA의 게인을 1보다 크게 설정하도록 상기 PGA를 제어하는 것을 특징으로 하는 분해능이 향상된 전류 계측 회로.
  5. 제1 및 제2 샘플/홀드(Sample and Hold)가 입력되는 아날로그 신호를 샘플링 주기에 따라 교대로 샘플링(Sampling)하여 출력하고 홀드(Hold)하도록 제어하는 제10단계;
    상기 제1 및 제2 샘플/홀드에서 교대로 출력되는 신호의 크기의 차에 해당하는 차신호(Subtracting Signal)를 출력하는 제20단계;
    상기 제1 샘플/홀드에서 출력되는 신호 또는 상기 차신호 중에서 어느 하나의 신호를 선택하여 출력하는 제30단계;
    상기 제30단계에서 출력되는 신호에 따라 PGA(Programmable Gain Amplifier)의 게인(Gain)을 서로 다른 값으로 설정한 후, 설정된 게인 값으로 상기 제30단계에서 출력된 신호를 증폭시켜 출력하는 제40단계; 및
    상기 제40단계에서 출력하는 아날로그 신호를 디지털 신호로 변환시키는 제50단계를 포함하여 이루어지는 분해능이 향상된 전류 계측 회로의 제어방법.
  6. 제5항에 있어서,
    제10단계는,
    첫 번째 샘플링 주기에서, 상기 제1 및 제2 샘플/홀드가 각각 입력되는 아날로그 신호를 샘플링하여 출력하고 홀드하도록 제어하는 제11단계;
    두 번째 샘플링 주기에서, 상기 제1 샘플/홀드만 입력되는 아날로그 신호를 샘플링하여 출력하고 홀드하도록 제어하는 제12단계; 및
    세 번째 샘플링 주기에서, 상기 제2 샘플/홀드만 입력되는 아날로그 신호를 샘플링하여 출력하고 홀드하도록 제어하는 제13단계를 포함하여 이루어지는 것을 특징으로 하는 분해능이 향상된 전류 계측 회로의 제어방법.
  7. 제6항에 있어서,
    상기 제30단계는,
    상기 첫 번째 샘플링 주기에서는 상기 제1 샘플/홀드에서 출력되는 신호를 선택하여 출력하고,
    상기 두 번째 샘플링 주기 이후부터는 상기 차신호를 선택하여 출력하는 것을 특징으로 하는 분해능이 향상된 전류 계측 회로의 제어방법.
  8. 제6항에 있어서,
    상기 제40단계는,
    상기 제30단계에서 상기 제1 샘플/홀드에서 출력되는 신호를 선택하여 출력하는 경우, 상기 PGA의 게인을 1로 설정하며, 상기 제50단계에서 변환된 디지털 신호의 값을 상기 첫 번째 샘플링 주기의 최종 디지털 값으로 하는 것을 특징으로 하는 분해능이 향상된 전류 계측 회로의 제어방법.
  9. 제6항에 있어서,
    상기 제40단계는,
    상기 제30단계에서 상기 차신호를 선택하여 출력하는 경우, 상기 PGA의 게인을 1보다 큰 값으로 설정하며, 상기 제50단계에서 변환된 디지털 신호의 값에 첫 번재 샘플링 주기의 최종 디지털 값을 더하여 상기 두 번째 샘플링 주기의 최종 디지털 값으로 하는 것을 특징으로 하는 분해능이 향상된 전류 계측 회로의 제어방법.
  10. 삭제
  11. 삭제
  12. 입력되는 전류 신호를 일정한 비율의 작은 전류 신호로 바꾸어주는 전류 변 성기;
    상기 전류 변성기에서 출력되는 전류 신호에서 고조파를 제거하여 출력하는 아날로그 필터;
    상기 아날로그 필터에서 출력되는 아날로그 신호를 샘플링 주기에 따라 교대로 샘플링(Sampling)하여 출력하고 홀드(Hold)하는 제1 및 제2 샘플/홀드(Sample and Hold);
    상기 제1 및 제2 샘플/홀드에서 교대로 출력되는 신호의 크기의 차에 해당하는 신호를 출력하는 감산기;
    상기 제1 샘플/홀드에서 출력되는 신호 또는 상기 감산기에서 출력되는 신호 중에서 어느 하나의 신호를 선택하여 출력하는 멀티플렉서;
    상기 멀티플렉서에서 출력되는 신호에 따라 서로 다른 게인(Gain) 값을 설정한 후, 설정된 게인 값으로 상기 멀티플렉서에서 출력하는 신호를 증폭시켜 출력하는 PGA(Programmable Gain Amplifier);
    상기 PGA에서 출력된 아날로그 신호를 디지털 신호로 변환시키는 ADC(Analog-to-Digital Converter); 및
    상기 제1 및 제2 샘플/홀드가 입력되는 아날로그 신호를 교대로 샘플링 및 홀드하도록 제어하고, 상기 멀티플렉서가 상기 제1 샘플/홀드에서 출력되는 신호 또는 상기 감산기에서 출력되는 신호 중에서 어느 하나의 신호를 선택하여 출력하도록 제어하며, 상기 멀티플렉서에서 출력하는 신호에 따라 상기 PGA가 서로 다른 게인 값을 설정하도록 제어하는 마이크로 프로세서를 포함하여 이루어지는 분해능 이 향상된 디지털 보호 계전기.
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