KR100809242B1 - 푸쉬풀 증폭기 및 불감 개시 회로 - Google Patents

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Abstract

본 발명은 불감 개시 회로(a silent start circuit)를 가지는 푸쉬풀 증폭기(a push-pull amplifier)에 관한 것이다. 개시(start up)동안의 잡음의 문제점을 극복하기 위하여 본 발명의 증폭기는 불감 개시 회로를 포함하는데, 이 불감 개시 회로는 공지된 개시 잡음 없이 전력 스위치를 개시하는 "완벽한(perfect)" 시기를 결정한다.

Description

푸쉬풀 증폭기 및 불감 개시 회로{SILENT START}
본 발명은 청구의 범위의 청구항 1의 서두에서 기술되는 바와 같은 푸쉬풀 증폭기(a push-pull amplifier)에 관한 것이다.
미국 특허 US-A-5,805,020으로부터, 적분기 회로에 아날로그 스위치를 추가함으로써 개시 잡음이 보정되는 불감 개시 클래스 D 증폭기(a silent start Class D amplifier)가 공지되어 있다. 다른 실시예에서, 불감 개시 스위치는 가변 저항을 비교기 입력에 접속한다. 이 저항은 점차적으로 증가되어 개시 잡음을 극복한다.
공지된 불감 개시 클래스 D 증폭기의 단점은 스위칭 유닛을 활성화하는 것이 전적으로 임의의 시점에서 행해진다는 점이다.
발명의 개요
본 발명의 목적은 공지된 증폭기 및 불감 개시 회로의 단점을 가지지 않는 푸쉬풀 증폭기 및 불감 개시 회로를 제공하는 것이다. 이러한 목적을 위해, 푸쉬풀 증폭기는 청구항 제 1 항의 특징을 포함한다.
본 발명은 먼저 루프(loop)를 대략 요구되는 레벨에 가져다 놓고, 둘째로 개시 잡음이 가능한 작아질 때까지 스위칭 온(switching on) 시기를 기다리는 가능성을 제공한다.
본 발명의 실시예들은 종속항에 기술된다.
본원 출원은 동일한 출원인 및 동일 출원일의 아래의 동시 계류중인 출원에 대하여 상호참조가 이루어진다.
출원인 참조 번호 ID603908, 출원 번호 0 201 818.2의 "Carrousel handshake",
출원인 참조 번호 ID604680, 출원 번호 0 201 826.5의 "Level shifter",
출원인 참조 번호 ID604682, 출원 번호 0 201 828.1의 "PWM limiter",
출원인 참조 번호 ID604683, 출원 번호 0 201 829.9의 "Demodulation filter".
본 발명의 이들 및 다른 측면은 아래에 기술되는 실시예를 참조하여 명백해 질 것이다.
도 1은 푸쉬풀 증폭기의 예를 도시하는 도면,
도 2는 개시(start-up) 동안의 등가 회로를 도시하는 도면,
도 3은 최적의 개시 시기를 도시하는 도면,
도 4는 불감 루프 회로(silent loop circuit)의 예를 도시하는 도면,
도 5는 불감 모드에서의 비교기 입력 신호의 예를 도시하는 도면,
도 6은 불감 개시 회로를 구비한 회로를 도시하는 도면,
도 7은 불감 개시 로직 구현(silent start logic implementation)의 예를 도시하는 도면.
도 1은 본 발명에 따른 푸쉬풀 증폭기(PPA)의 예시적인 블록도이다. 증폭기는 입력 유닛(IU)을 통하여 입력 신호를 수신한다. 입력 유닛(IU)은 펄스 폭 변조기(PWM)에 결합되며, 펄스폭 변조기는 스위칭 유닛(SU)의 출력에 결합된다. 스위칭 유닛은 복조 필터(DF)를 통하여 증폭기의 출력(O)에 출력 신호를 공급한다. 펄스폭 변조기(PWM)는, 피드백 소자(feedback element)(RF)와 함께 피드백 루프에 결합되며, 피드백 소자(RF)의 일 측은 스위칭 유닛(SU)의 출력에 결합되고 타 측은 펄스폭 변조기의 입력에 결합된다. 펄스폭 변조기는 제 1 적분기(FI), 제 2 적분기(SI) 및 비교기(COM)를 더 포함하며, 제 1 적분기의 입력은 입력 유닛(IU)의 출력에 결합되며, 제 2 적분기의 입력은 제 1 적분기(FI)의 출력 및 발진기(OSC)에 결합된다.
스위칭 유닛(SU)은 스위치 제어 유닛(SCU)과, 제 1 및 제 2 스위치(SW1,SW2)를 각각 포함한다. 본 예에서 인덕턴스(L) 및 캐패시턴스(C)로 표시된 복조 필터(DF)는 2차 저역 통과 복조 필터이거나, 보다 높은 차수의 복조 필터일 수 있다.
2개의 적분기를 이용하는 대신에, 1개의 적분기만을 이용하는 것 또한 가능 하다. 이때에 비교기의 반전 입력에, 예를 들면 톱니파 신호가 공급될 수 있다.
오디오 증폭기에서의 통상적인 문제점은 증폭기가 스위치 온(switch on)되는 경우에 스피커에서 잡음을 발생하는 것이다.
이러한 개시 잡음, 또는 '플롭(plop)'을 감소시키기 위하여 통상적으로 상당한 설계 노력이 요구된다. 클래스 D 피드백 증폭기에서는 2개의 메카니즘이 개시 잡음에 기여한다.
먼저, 증폭기가 개시된 때에는, 루프내의 적분기(FI,SI:도 1 참조)의 초기 조건이 정의되지 않으며, 통상적으로 정상 상태 영역에 미치지도 못한다. 그러므로, 루프는 안정될 어느 정도의 시간을 필요로 한다. 이러한 안정 동안에 스위칭 유닛이 활성 상태이므로, 이것은 스피커 내에 가청 잡음을 야기할 수 있다. 이상적으로는, 증폭기의 출력은 개시 직후에 30% 듀티 싸이클(dutycycle)을 가지는 구형파 신호를 생성한다.
둘째로, 개시 전에 스위칭 유닛의 출력은 스피커에서의 DC 전류를 방지하기 위하여 통상적으로 높은 오믹 상태(in a high-ohmic state)이다. 임의의 시점에 출력은 스위칭을 개시한다. 증폭기가 개시 직후에 50% 듀티 싸이클을 가지는 완전한 펄스폭 변조된 시간을 생성할 수 있다 하더라도, 복조 필터가 안정될 필요가 있기 때문에 이것은 항상 스피커에서의 응답을 초래한다.
증폭기가 원하는 50% 듀티 싸이클의 구형파를 직접 생성할 수 있다고 가정하면, 남은 유일한 자유도(degree of freedom)는 신호가 개시되는 위상(phase)이다.
도 2는 개시 동안의 등가 회로를 도식적으로 나타낸다.
최적의 개시 위상을 결정하기 위하여, 도 3에 도시된 상황을 고려하자. 여기서, 전압원(Vs)은 진폭 As 및 필터의 차단 주파수(cut-off frequency)( ωo)보다 훨씬 큰 주파수( ωs)를 가지는 구형파를 생성한다. 초기에, 스위치(S1)는 개방되고 어떠한 에너지도 필터 내에 저장되지 않는다. 즉, 인덕터 전류(IL) 및 캐패시터 전압(VC) 모두는 0이다.
스위치(S1)가 폐쇄되고, 필터가 정상 상태로 안정된 후에, 인덕터 전류(IL) 및 캐패시터 전압(VC)는 주기적으로 가변한다. 인덕터 및 캐패시터에 저장되는 에너지는 다음과 같이 표현될 수 있다.
Figure 112002002218458-pct00001
또한, 정상 상태에서, 필터 내에 저장되는 전체 에너지는 주기적으로 가변한다. 스위치를 폐쇄하기 위한 최적의 시간은 저장된 에너지가 최소값에 도달하는 소스 신호의 위상내에 있다.
저지 대역(stopband)에서, LC 필터내의 구성 요소에 저장된 에너지는 소스(source)에서 부하(load)로 급격히 감소하며, 부하로의 소스에 가장 근접한 소자에 의해서 영향을 받으며, 소스에 가장 가까운 소자에 의해서 영향을 받는다. 도 2에 도시된 2차 필터에 있어서, 전체 저장된 에너지는 인덕터에 의해서 영향을 받는다. 따라서, 저장된 에너지는 인덕터 전류(IL)가 0인 경우에 거의 최소이다. 정상 상태 동안의 소스 신호(Vs) 및 인덕터 전류(IL)가 도 3에 도시되어 있다.
도 3에서 알 수 있듯이, 인덕터 전류(IL)는 소스의 각각의 주기에서 2번 0이된다. 결과적으로, 최적의 개시 시기는 주기의 1/4 또는 3/4이다. 출력 응답에 대하여는, 양 시기는 등가이다. 그러나, 부트스트랩(bootstrap)을 충전하기 위하여, 출력이 하부측으로 먼저 스위칭되는 것이 바람직하므로, 스위칭을 개시하기 위한 최적의 위상은 3/4 주기이다.
이제 최적의 개시 동작을 구현하기 위하여 2가지 문제점이 해결되어야 한다. 먼저, 출력이 인에이블링(enabling)되기 전에 제어 루프가 정상 상태가 될 필요가 있으며, 둘째로, 최적의 시기에 출력이 인에이블링되어야 한다.
첫 번째 문제점은 2차 피드백 루프를 이용함으로써 용이하게 해결될 수 있다. 이전에 기술된 바와 같이, 루프내의 제 1 적분기의 가상 접지로 피드백되는 신호는 Ifb = Vp/R1의 진폭을 가지는 구형파 전류이다. 이러한 전류는 스위칭 유닛을 제어하는 데에 이용되는 것과 동일한 비교기 출력에 의해서 제어되는 스위칭 전류원에 의해 에뮬레이트(emulate)될 수 있다.
이것은 도 4에 도시된 시스템을 초래한다. 펄스폭 변조기(PWM4)는 다음과 같이 동작한다. 스위칭 유닛(SU:도 1 참조)이 인에이블링되지 않는다면, 저항(R1)을 통하여 피드백되는 전류는 없다. 이 경우에, 스위칭 전류원(SCU:도 1 참조)은 인에이블링되며, 전류 +Isilent 또는 -Isilent는 가상 접지에 피드백된다. 루프에 관한 한, 이러한 상황은 Isilent가 Ifb와 동일하게 될 때까지 스위칭 유닛이 인에이블링되고 스위칭 전류원(SS4)이 디스에이블링(disabling)되는 상황과 등가이다. 결과적으로, 루프는 정상 상태로 수렴한다. 수 클럭 싸이클 내에서 정상 상태에 도달하고 나면, 스위칭 전류원은 디스에이블링되며, 동시에 스위칭 유닛은 인에이블링된다. 이러한 2차 피드백 구성은 스위칭 유닛이 디스에이블링되는 경우에만 동작하기 때문에 불감 루프(silent loop)로 불린다.
두 번째 문제점은 불감 루프와 주 루프 사이를 스위칭하기 위한 최적의 시기를 결정하는 것이다. 이를 위해, 내부 신호가 이용될 수 있다. 불감 루프는 주 루프와 등가이므로, 불감 모드에서의 내부 신호는 정규 모드에서의 내부 신호와 동일하다. 이들 신호는 도 5에 도시된다.
도 5에서, 스위칭 유닛을 인에이블링하는 최적의 시기는 양의 신호(plus signal)가 0을 교차하는 때임을 알 수 있을 것이다. 이 시기는 도 6에 도시된 바와 같이 제 2 비교기(COM62)에 의해서 용이하게 검색될 수 있다. 이 비교기의 출력 신호는 싱크 신호(sync signal)라고 불린다. 최적의 개시 동작을 하기 위하여, 스위칭 유닛을 인에이블링하는 신호는 싱크 신호의 상승 에지(rising edge)와 동기화되어야 한다. 이것을 위하여, 간단한 로직 회로(SSLOG6)가 이용될 수 있다.
제 2 비교기의 반전 입력은 신호 접지에 접속되는 것이 아니라 양의 신호의 저역 통과 필터링된 버전에 접속됨에 주의하여야 한다. 이것은 타이밍(timing)에 영향을 미치는 DC 성분을 내부 신호에 야기시키는 오프셋 에러(offset errors)를 보상하기 위하여 행해진다.
신호 경로는 2개의 스위칭 전류원을 포함한다. 이들 소스의 기능은 로직 제어 신호에 따라 일정한 크기의 전류를 싱킹(sinking)하거나, 혹은 소싱(sourcing)하는 것이다.
도 7은 불감 개시 로직 회로(SSLOG7)의 실시예를 도시한다.
본 발명은 실시예에 근거하여 기술되었으나, 본 기술 분야의 당업자는 본 발명으로부터 벗어나지 않고서 변형할 수 있음을 알 수 있을 것이다.

Claims (9)

  1. 입력 신호를 수신하는 입력과, 출력 신호를 공급하는 출력을 가지는 푸쉬풀 증폭기(push-pull amplifier)에 있어서,
    펄스폭 변조기(pulse width modulator) - 상기 펄스폭 변조기는 적어도 하나의 적분기와, 비교기 출력을 가진 비교기와, 상기 펄스폭 변조기의 입력과, 상기 펄스폭 변조기의 출력에 결합된 적어도 2개의 스위치를 가진 스위칭 유닛의 출력 사이에 배열되어 상기 펄스폭 변조기의 입력에 피드백 전류를 공급하는 피드백 소자를 포함함 -와,
    상기 스위칭 유닛의 출력에 결합되는 복조 필터와,
    개시 잡음(start-up noise)없이 상기 증폭기의 개시(start-up)를 획득하는 불감 개시 회로(a silent start circuit)- 상기 불감 개시 회로는 개시 동안 상기 스위칭 유닛을 디스에이블링(disabling)하는 루프(loop)를 가짐 -를 포함하되,
    상기 펄스폭 변조기는, 상기 스위칭 유닛이 디스에이블링되면, 상기 펄스폭 변조기의 입력에 전류를 공급하는 스위칭 전류원을 구비한 2차 피드백 루프를 포함하고, 상기 스위칭 전류원은 상기 비교기 출력에 결합되어 정상 상태동안에 상기 피드백 전류에 필적하는 전류를 공급하는
    푸쉬풀 증폭기.
  2. 제 1 항에 있어서,
    상기 푸쉬풀 증폭기는 클래스 D 증폭기(a class D amplifier)인 푸쉬풀 증폭기.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 적어도 하나의 적분기(FI)는 반전 입력 및 비 반전 입력을 가지고, 상기 펄스폭 변조기(PWM)의 입력은 상기 적어도 하나의 적분기(FI)의 반전 입력인, 푸쉬풀 증폭기.
  5. 제 4 항에 있어서,
    상기 적어도 하나의 적분기(FI)의 반전 입력은 가상 접지인, 푸쉬풀 증폭기.
  6. 제 1 항에 있어서,
    상기 복조 필터(DF)는 필터 인덕터(L)와 필터 캐패시터(C)를 가진 LC 필터를 포함하고, 상기 불감 개시 회로는, 상기 필터 인덕터(L)를 통과하는 인덕터 전류(IL)가 0이 될 때, 상기 스위칭 유닛(SU)을 인에이블링하도록 구성되는, 푸쉬풀 증폭기.
  7. 제 6 항에 있어서,
    상기 비교기(COM4)는 상기 적어도 하나의 적분기(FI)의 출력 신호를 수신하도록 결합된 비 반전 입력과 톱니파 신호를 수신하는 반전 입력을 가지며, 상기 불감 개시 회로는, 상기 비교기(COM4)의 비 반전 입력에서의 신호가 0을 교차할 때 상기 스위칭 유닛(SU)을 인에이블링하도록 구성되는, 푸쉬풀 증폭기.
  8. 제 1 항, 제 2 항, 제 4 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 펄스폭 변조기(PWM)는 발진기(OSC)를 더 포함하고, 상기 적어도 하나의 적분기(FI)는 제 1 적분기(FI)와 제 2 적분기(SI)를 포함하며, 상기 제 1 적분기(FI)의 입력은 상기 펄스폭 변조기(PWM)의 입력에 결합되고, 상기 제 2 적분기(SI)의 입력은 상기 제 1 적분기의 출력 및 상기 발진기(OSC)에 결합되며, 상기 비교기(COM)는 상기 제 1 적분기(FI)의 출력 신호를 수신하는 제 1 입력과 상기 제 2 적분기(SI)의 출력 신호를 수신하는 제 2 입력을 가진, 푸쉬풀 증폭기.
  9. 제 1 항, 제 2 항, 제 4 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 피드백 소자(RF)는 상기 스위칭 유닛(SU)의 출력에 일측이 결합되고, 상기 펄스폭 변조기(PWM)의 입력에 타측이 결합되는, 푸쉬풀 증폭기.
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