KR100801837B1 - 공통 모드 전자기장을 제거하기 위한 컴팩트 밸룬 - Google Patents

공통 모드 전자기장을 제거하기 위한 컴팩트 밸룬 Download PDF

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Abstract

본 발명은 공간 효율적 광대역 밸룬(20)에 관한 것이다. 밸룬(20)은 바람직하지 못한 컴포넌트를 갖는 입력 신호(52, 54)를 수신하기 위한 제1 메카니즘(44, 80, 82, 94, 96)을 포함한다. 제2 메카니즘은 도파관 변환(50)을 통해 상기 바람직하지 못한 컴포넌트를 제거한다. 특정 실시예에서, 바람직하지 못한 컴포넌트는 공통 모드 컴포넌트이다. 제1 메카니즘(44)은 입력 마이크로스트립 도파관(44)을 포함한다. 도파관 변환(50)은 입력 마이크로스트립 도파관(44)으로부터 그 마이크로스트립 도파관(44)의 기준평면(34, 36) 내의 슬롯라인(32)으로의 단일의 마이크로스트립-슬롯라인 변환(50)이다. 슬롯라인(32)는 기준평면(34, 46)에서 쐐기(40)를 통해 제1 단부(38)에서 끝난다. 슬롯라인(32)의 제2 단부(42)는 밸룬(20)의 출력을 제공한다. 입력 신호(52, 54)는 제1 입력 신호(52) 및 제2 입력 신호(54)를 포함하고, 이들은 입력 마이크로스트립 도파관(44)의 대향하는 단부들(38, 42)에 입력된다. 제1 입력 신호(52) 및 제2 입력 신호(54)는 바람직한 차동 모드 컴포넌트 및 바람직하지 못한 공통 모드 컴포넌트를 갖는다.
밸룬, 메카니즘, 도파관 변환부, 공통 모드 컴포넌트, 입력 마이크로스트립 도파관, 기준평면, 슬롯라인

Description

공통 모드 전자기장을 제거하기 위한 컴팩트 밸룬{COMPACT BALUN FOR REJECTING COMMON MODE ELECTROMAGNETIC FIELDS}
기술분야
본 발명은 도파관에 관한 것이다. 구체적으로는, 본 발명은 차동 입력 신호들의 공통 모드 전자기 에너지를 소거하고, 입력 신호에 응답하여 공통 모드 에너지가 결핍된 차동 출력 신호들을 제공하기 위한 밸룬(balun)에 관한 것이다.
밸룬은 언밸런스 전송 라인 입력들을 하나 이상의 밸런스 전송 라인 출력들로 또는 그 역으로 변환한다. 밸룬은 델타 시그마 변조기 직접 디지털 신디사이저(ΔΣDDS)의 출력단들 및 안테나 공급을 포함하는 각종 요구 어플리케이션들에 사용된다. 그러한 어플리케이션들은, 집적 회로와 호환가능하고, 차동 입력들로부터의 공통 모드 에너지를 제거하여 공통 모드 에너지가 결핍된 차동 출력들을 제공할 수 있는, 소형이며 광-대역폭(광대역)의 밸룬들을 요구한다.
공간 효율적인 광대역 밸룬들은 ΔΣDDS 어플리케이션들에 특히 중요하며, 이는 종종 듀얼 광대역 차동 라인들이 단일 라인 출력으로 변환되어야 한다. ΔΣDDS는 종종 임의의 디지털 입력들에 기초하여 소망의 진폭, 주파수 및 위상을 갖는 아날로그 출력 신호들을 발생시키는데 이용된다. ΔΣDDS는 활성 펄스 레이더 및 디지털 무선 통신을 포함하는 다양한 어플리케이션들에 이용되어, 신호 혼합, 업-컨버팅, 다운-컨버팅, 주파수 신디사이즈 및 신호 오프셋을 위한 신호 파형 발생을 용이하게 한다.
종래의 ΔΣDDS는 대응하는 디지털 출력 신호를 생성하기 위해 아날로그 입력 신호를 선택적으로 샘플링하는 1-비트 디지털-아날로그 컨버터(DAC)를 이용한다. DAC는 낮은 1-비트 해상도 양자화기를 보상하기 위해 비교적 높은 샘플링 속도를 가져야 한다. 결과적으로, 1-비트 DAC의 출력은 종종 고주파수 펄스형 신호이다. 이러한 1-비트 DAC 출력은 통상적으로 양자화 잡음을 제거하기 위해 필터링된다.
ΔΣDDS에 이용되는 1-비트 DAC는 종종 위상으로부터 180도인 듀얼 펄스형 출력 신호들을 제공한다. 이러한 차동 펄스형 신호들은 넓은 주파수 범위에 걸쳐 발생할 수 있으며, 밸룬을 통해 단일 출력으로 변환되어야 한다. 1-비트 DAC는 종종 약간 다른 상승 및 하강 시간을 갖는 트랜지스터들을 포함한다. 트랜지스터에서의 상승 및 하강 시간의 차이는 펄스화 출력 신호들에서 바람직하지 못한 공통 모드 컴포넌트를 생성한다. 최적의 DDS 성능을 위해, 이러한 공통 모드 컴포넌트들은 최종 ΔΣDDS 출력에서 제거되어야 한다.
종래에는, 권선 페라이트 밸룬들을 이용하여 차동 입력 라인들을 단일 밸런스 출력 전송 라인으로 변환하였다. 이러한 밸룬들은 권선으로 감겨진 철 코어들을 가지며 전력 변압기로서 동작한다. 유감스럽게도, 페라이트 밸룬들은 통상적으로 2 또는 3 기가헤르쯔 이상의 주파수들을 차단하는 보다 낮은 주파수들로 대역제 한(bandlimit)되며, 이는 많은 ΔΣDDS 어플리케이션들에 대해 바람직하지 못하게 낮다. 더구나, 페라이트 밸룬들은 종종 고속 입력 펄스들로부터 기인한 반향에 취약하기 때문에, 페라이트 밸룬들은 연속적인 파형 어플리케이션에 대해 보다 적절하고, 펄스 어플리케이션들에 대해서는 그다지 적절하지 않다. 밸룬 과도 응답을 개선하기 위해, 밸룬들은 보다 크게 만들어진다. 큰 페라이트 밸룬들은 소형의 ΔΣDDS 집적 회로들에 통합하기가 어려우며, 공통 모드 에너지를 잘 제거하지 못한다.
대안으로, 1/4 파장부를 갖는 각종 도파관들을 이용하여 밸룬을 구성한다. 유감스럽게도, 1/4 파장부의 사용은 바람직하지 못한 큰 밸룬을 초래할 수 있다. 또한, 이 밸룬들은 비교적 협대역이며, 펄스형 입력들이 공급된 경우 큰 반향에 취약하다.
그러므로, 집적 회로에 쉽게 통합되고 차동 펄스형 입력들로부터 공통 모드 에너지를 효율적으로 제거하여 밸런스 출력을 제공하는 소형 광대역 밸룬이 본 기술분야에 필요하다. 이러한 밸룬은 또한 밸런스 입력으로부터 공통 모드 에너지가 결핍된 밸런스 차동 출력들을 제공할 수 있다. 효율적인 광대역 밸룬을 통합하는 효율적인 ΔΣDDS가 추가로 필요하게 된다.
발명의 개요
본 발명의 공간-효율적 광대역 밸룬이 본 기술분야에 필요하다. 예시적인 실시예에서, 본 발명의 밸룬은 직접 디지털 신디사이저(DDS) 어플리케이션에 이용하도록 적응되어 있다. 밸룬은 바람직하지 못한 공통 모드 컴포넌트를 갖는 입력 신호를 수신하기 위한 제1 메카니즘을 포함한다. 제2 메카니즘은 도파관 변환부를 통해 바람직하지 못한 공통 모드 컨포넌트를 제거한다.
보다 구체적인 실시예에서, 제1 메카니즘은 입력 마이크로스트립 도파관을 포함한다. 도파관 변환부는 단일의 마이크로스트립-슬롯라인 변환부이다. 단일의 마이크로스트립-슬롯라인 변환부는 마이크로스트립의 기준평면(ground plane)에서 슬롯라인과 교차하도록 배치된 입력 마이크로스트립 도파관을 포함한다. 슬롯라인은 기준평면에서 쐐기를 통해 제1 단에서 종료된다. 슬롯라인의 제2 단은 밸룬의 출력을 제공한다.
입력 신호는 입력 마이크로스트립 도파관의 반대측 단에 입력되는, 제1 입력 신호 및 제2 입력 신호를 포함한다. 제1 입력 신호 및 제2 입력 신호는 소망의 차동 모드 컴포넌트 및 바람직하지 못한 공통 모드 컴포넌트를 갖는다.
대안의 제1 실시예에서, 제1 메카니즘은 두 개의 마이크로스트립 도파관을 포함한다. 입력 신호는 제1 마이크로스트립 도파관을 이동하는 제1 입력 신호 및 제2 마이크로스트립 도파관을 이동하는 제2 입력 신호를 포함한다. 제1 및 제2 신호의 소망의 신호 컴포넌트는 위상으로부터 대략 180도 정도이다. 도파관 변환부는 제1 및 제2 마이크로스트립 도파관으로부터 단일의 슬롯라인 출력 도파관으로의 변환부를 포함한다. 슬롯라인 출력 도파관은 공통 모드 에너지를 제거하고, 소망의 신호 컴포넌트에 대응하는 차동 모드 에너지를 통과시킨다. 상기 변환부는 제1 마이크로스트립 라인으로부터 제1 슬롯라인부로의 제1 변환부 및 제2 마이크로스트립 라인으로부터 제2 슬롯라인부로의 제2 변환부를 더 포함한다. 상기 변환부는 또한 제1 슬롯라인부 및 제2 슬롯라인부를 통해 공급된 공면 도파관부와 상기 공면 도파관부로부터 슬롯라인 출력 도파관에 대응하는 제3 슬롯라인부로의 변환부를 포함한다. 제1, 제2, 제3 슬롯라인부 및 공면 도파관부는 제1 및 제2 마이크로스트립 도파관과 연관된 기준평면에서 구현된다.
대안의 제2 실시예에서, 제1 메카니즘은 제1 및 제2 동축 도파관을 포함한다. 도파관 변환부는 듀얼 동축-공면 도파관-단일 동축 변환부(dual coax-to-coplanar waveguide-to-single coax transition)를 포함한다. 도파관 변환부에서의 저항 네트워크 또는 브릿지가 부하 정합을 용이하게 하고, 역반향된 공통 모드 에너지를 감쇠시킨다.
본 발명의 새로운 설계는, 효율적인 도파관 변환부를 이용함으로써, 입력 신호로부터 바람직하지 못한 컴포넌트를 제거하기에 용이해 진다. 언밸런스 라인에서 밸런스 라인으로 변환함으로써, 바람직하지 못한 공통 모드 컴포넌트들이 효율적으로 제거된다. 이는 ΔΣDDS 어플리케이션과 같은 다양한 고주파수 어플리케이션에 적절한 콤팩트한 광대역 밸룬을 달성한다.
도 1은 본 발명의 교시에 따라 구성된 고유한 광대역 밸룬을 이용한 ΔΣDDS를 도시한 도면.
도 2는 도 1의 보다 상세한 투시도.
도 3은 도 2의 밸룬의 제1 대안의 실시예의 보다 상세한 투시도.
도 4는 도 2의 밸룬의 제2 대안의 실시예의 보다 상세한 도면.
본 발명이 특정 어플리케이션에 대한 예시적 실시예들을 참조하여 본 명세서에 기술되어 있지만, 본 발명이 이에 제한되는 것이 아님을 이해해야 한다. 본 기술분야 및 본 명세서에 제공된 교시들에의 접근의 숙련자들이라면, 본 발명의 범위 및 본 발명이 상당한 유용성이 있는 추가의 분야 내에서 추가의 변경, 응용 및 실시예들이 가능함을 인식할 것이다.
도 1은 본 발명의 교시에 따라 구성된 컴팩트한 광대역 밸룬(20)을 이용한 ΔΣDDS(10)를 도시한 도면이다. 명료성을 위해, 전원 공급기, 클록킹 회로, 소프트웨어 피드백 루프 등과 같은 각종 잘 공지된 컴포넌트들은, 도면으로부터 생략되었다. 그러나, 본 기술분야 및 본 교시로의 접근에의 숙련자라면, 주어진 어플리케이션의 필요성을 만족시키기 위해 어느 컴포넌트들을 구현해야 하는지, 및 그 컴포넌트들을 어떻게 구현해야 하는지 알 것이다.
ΔΣDDS(10)는, 좌측부터 우측으로, RAM(Random Access Memory)(12), MUX(Multiplexer)(14), 1-비트 디지털-아날로그 컨버터(DAC)(16), 감쇠기(18), 광대역 밸룬(20) 및 그 밸룬(20)의 출력에 접속된 광대역 필터들(22)의 선택적 세트를 포함하고 있다. 다양한 컴포넌트들(12~22)은 직렬로 접속된다. ΔΣDDS(10)는 피드-포워드 시스템이다.
동작시, ΔΣDDS(10)는 RAM(12)에 저장된 데이터에 기초하여 소망의 파형을 출력한다. ΔΣDDS(10)는 정밀 주파수 합성 또는 오프셋 주파수 생성에 대한 파형 생성을 포함하는 각종 어플리케이션들에 사용될 수 있다.
진폭 및 주파수와 같은, 소망의 파형 특성들을 지정하는 파라미터들은, 컴퓨터 또는 다른 프로세서(도시되지 않음)를 통해 RAM에 기록된다. RAM은 타이밍 및 제어를 용이하게 하기 위한 FPGA(Field-Programmable Gate Array) 버스 교환 스위치를 포함하고 있다.
디지털 파형 데이터는 컴퓨터 또는 프로세서(도시되지 않음)로부터의 제어 신호에 응답하여 RAM(12)으로부터 MUX(14)에 선택적으로 입력된다. RAM(12)의 출력은 종종 32비트 버스와 같은 버스이다. 각 출력 비트는 본 기술분야에 공지된 방법을 통해 MUX(14)의 입력에서 차동 신호쌍으로 변환된다. 이어서 MUX(14)는 두개의 컨덕터 상에 차동 출력 신호를 제공한다. 차동 출력 신호는 단일의 비트 스트림을 나타낸다.
MUX(14)로부터의 1-비트 차동 출력 신호는 1-비트 DAC(16)에 입력된다. 1-비트 DAC(16)는 1-비트 양자화기 및 그 1-비트 양자화기의 낮은 해상도를 보상하기 위한 높은 샘플링 속도를 이용한다. 많은 통신 및 레이더 어플리케이션에서, 1-비트 DAC(16)의 출력은 고주파수이고, 멀티-GHz이며, 스펙트럼(24)으로 표시되는 과다 양자화 잡음을 갖는 펄스형 신호가 될 것이다. 또한, 1-비트 DAC(16) 및 MUX(14)에서의 각종 트랜지스터들의 상승 및 하강 시간의 차가 발생하는 것이 1-비트 DAC(16)의 차동 출력들의 바람직하지 못한 공통 모드 컴포넌트를 야기하는 것은 당연하다. 1-비트 DAC(16)의 출력은 종종 마이크로스트립 전송 라인, 듀얼 슬롯라인, 공면 도파관 또는 동축 케이블을 통해 제공된다.
이상적으로는, 차동 출력 마이크로스트립 라인은 위상으로부터 정확히 180° 이다. 신호가 위상으로부터 180°가 아닌 경우, 바람직하지 못한 공통 모드 컴포넌트가 존재한다. 밸룬(20)은 이 바람직하지 못한 공통 모드 컴포넌트를 제거하고, 차동 입력들에 기초하여 단일 출력을 제공한다. 공통 모드 컴포넌트는 종종 짝수 모드 컴포넌트라 불린다. 소망의 차동 모드 컴포넌트는 종종 홀수 모드 컴포넌트라 불린다.
본 논의를 위해, 밸룬은 밸런스 신호를 언밸런스 신호로 또는 그 역으로 변환하는 장치이다. 듀얼-컨덕터 전송 라인은 고유하게 밸런스되는 반면, 3-컨덕터 전송 라인은 잠재적으로 언밸런스된다.
밸룬(20)은, 1-비트 DAC(16)의 출력으로부터 바람직하지 못한 공통 모드 컴포넌트를 제거하기 위해, 언밸런스 마이크로스트립 전송 라인(3개의 컨덕터)으로부터 밸런스 전송 라인(2개의 컨덕터)으로의 고유한 변환을 이용한다. 밸룬(20)을 통해 방산되지 않고, 역 반향되지 않는 임의의 공통 모드 에너지를 선택적인 감쇠기(18)를 통해 흡수한다. 감쇠기(18)는 파이(π) 감쇠기로서 구현될 수 있다.
이어서, 밸룬(20)의 출력으로부터 양자화 잡음 등의 잡음을 제거하기 용이하게 하는 필터(22)에 밸룬(20)의 출력이 제공된다. 필터(22)의 출력은 소망의 스펙트럼(26)을 나타내며, 이는 스펙트럼(24)과 유사하지만, 밸룬(20) 및 필터(22)를 통해 바람직하지 못한 신호 컴포넌트 및 잡음이 제거된 상태이다. 몇몇 어플리케이션에서, 밸룬(20) 및 필터(22)는 적절한 활성 필터로 대체될 수 있다. 그러나, 활성 필터들은 몇몇 어플리케이션들에 대해 엄청난 왜곡 및 위상 잡음을 도입할 수 있다.
밸룬(20)에의 입력은 밸룬 변환으로부터 반향된 에너지가 백터미네이션(back termination)의 저항들에서 방산되도록 백터미네이팅될 수 있다. 이 경우, 감쇠기(18)는 생략될 수 있다. 대안으로, 밸룬(20)은 이하에 보다 충실하게 논의되는 것처럼, 반향된 에너지를 방산하기 위해 부하 매칭 저항 네트워크를 포함할 수 있다.
MUX(14) 및 1-비트 DAC(16)에서의 차동 신호의 사용은 위상 잡음 및 펄스 왜곡을 감소시킬 수 있으며, ΔΣDDS(10)의 세틀링 시간 및 신호 대 잡음 비(SNR)를 개선할 수 있다. 공통 모드 에너지를 제거하기 위한 밸룬(20)을 사용하는 것에 의해 ΔΣDDS의 SNR이 증가된다.
종래의 밸룬들은 종종 너무 커서 ΔΣDDS(10) 칩에 효율적으로 통합될 수 없으며, 종종 바람직하지 못하게 캐패시턴스를 얽히게 하여 대역 제한된다. 본 발명의 밸룬(20)은 칩-레벨 통합에 적절하고, GaAs 및 그 외의 집적 회로 칩 환경에서 쉽게 구현된다.
이러한 피드-포워드 ΔΣDDS(10)는 종래의 ΔΣDDS 하드웨어 및 피드백 루프와 연관된 안정성 문제를 없애준다. ΔΣDDS(10)에 의해 사용되는 ΔΣ 모듈레이터 피드백 루프들(도시되지 않음)은 RAM(12)에 입력되는 파형 파라미터들을 생성하는 컴퓨터에서 실행되는 소프트웨어(도시되지 않음)에 상주하고 있다. 컴퓨터는 루프 안정성을 유지하면서 고차의 ΔΣ 모듈레이터를 시뮬레이팅할 수 있다.
도 2는 도 1의 밸룬(20)의 보다 상세한 투시도이다. 밸룬(20)은 제1 기준평면부(34)와 제2 기준평면부(36) 간에 형성된 슬롯라인 도파관(32)을 포함한다. 슬 롯라인 도파관(32)은 오픈 단(38) 및 출력 단(42)을 포함한다. 오픈 단(38)은 기준평면들(34, 36)에서 V자 모양의 절단부 또는 각이 져 있는 기준평면 에지(40)에 의해 형성된 쐐기로 열려 있다.
마이크로스트립 도파관(44)이 기준평면부(34, 36)를 통해 슬롯라인(32)에 수직으로 통과한다. 마이크로스트립(44)은 제1 기준평면부(34)에 의해 지지되는 제1 마이크로스트립부(46), 및 제2 기준평면부(36)에 의해 지지되는 제2 마이크로스트립부(48)를 포함한다. 명료성을 위해, 마이크로스트립(44)과 기준평면부(34, 36) 사이의 유전체는 도시하지 않았다. 알루미나와 같은 각종 고유전율 재료가 이용될 수 있다. 본 기술분야의 숙련자들이라면 주어진 어플리케이션의 필요조건들을 만족시키기 위해 어떤 유전 재료를 사용해야할지 알 것이다. 기준평면부(34, 36) 및 마이크로스트립(44)은 구리 또는 금 도체를 통해 구현된다. 기준평면부(34, 36) 및 마이크로스트립(44)의 크기는 어플리케이션 특정(application-specific)이며, 주어진 어플리케이션의 필요조건들을 만족시키기 위해 본 교시에의 접근이 본 기술분야의 숙련자에 의해 판정될 수 있다.
마이크로스트립(50)은 마이크로스트립-슬롯라인 변환부(50)에서 슬롯라인(32)을 통과한다. 상이한 마이크로스트립부(46, 48)는 마이크로스트립-슬롯라인 변환부(50)에 의해 분리된 상이한 마이크로스트립 라인으로 고려될 수 있다.
동작시, 마이크로스트립(44)의 단부들에는, 대향하는 단부(46, 48)에 차동 입력 신호(52, 54)가 각각 공급된다. 차동 입력 신호들(52, 54)과 연관된 예시적인 전기장 라인이 도시된다. 역상 신호라고도 불리는 차동 입력 신호들(52, 54)은 위상으로부터 대략 180° 정도이다. 동위상인 컴포넌트들과 같은 임의의 공통 모드 컴포넌트들은 마이크로스트립-슬롯라인 변환부(50)에서 제거된다. 변환부(50)로부터 역반향된 임의의 에너지가 도 1의 감쇠기(18)에서 감쇠된다.
밸룬(20)은 공통 모드 에너지 컴포넌트들을 소거하고 차동 모드 전자기 에너지 컴포넌트들을 통과시키기에 용이하게 하기 위해 각 슬롯라인 레그(46, 48)에 90도의 위상 회전을 도입한다. 상이한 밸룬 레그들에서 1/4 파장부를 이용하거나 180도 회전을 이용하는 밸룬들은 주로 대형이며 물리적으로 대칭이 아니어서, 열악한 성능을 유도할 수 있다. 본 발명의 밸룬들(20, 20')은 물리적으로 대칭이다.
바람직한 홀수 모드 또는 차동 모드 컴포넌트(56)는 밸런스 전송 라인인 슬롯라인(32)에 결합된다. 밸런스 슬롯라인(32)에 잔류하는 차동 모드 컴포넌트(56)는 슬롯라인(32)의 밸런스 특성에 기인하여 필수적으로 밸런싱되고, 바람직하지 못한 공통 모드 에너지 컴포넌트를 없앤다.
밸룬(20)의 설계가 구조적으로 간소하다 해도, 밸룬으로서 사용되는 경우 중요한 이점을 갖는다. 밸룬(20)은 멀티-메가헤르쯔에서 멀티-기가헤르쯔 주파수까지의 광대역 성능을 나타내고, 효과적으로 펄스 파형을 수용한다. 더구나, 밸룬(20)은 쉽게 소형화되어 집적 회로에 통합된다. 1/4 파장부에 의존할 수 있는 많은 종래의 밸룬들과는 달리, 밸룬(20)의 성능은 크기에 거의 의존하지 않는다. 양호한 광대역 성능이 본 발명의 교시에 따라서 구성된 소형 밸룬에 의해 달성될 수 있다.
본 기술분야의 숙련자들은 본 발명의 밸룬(20)이 DDS 어플리케이션들에 제한 되는 것이 아님을 이해할 것이다. 본 발명은 차동 입력 신호들로부터 공통 모드 에너지를 제거하는 컴팩트한 광대역 밸룬을 요구하는 임의의 어플리케이션에 적응될 수 있다. 더욱이, 밸룬(20)에는 슬롯라인 단(42)에서의 신호 입력으로부터 공통 모드 에너지가 결핍된 차동 출력 신호들을 제공하여, 역으로 공급될 수도 있다. 따라서, 밸룬(20)은 하나의 입력 신호를 차동 출력 신호쌍으로 변환하기 위해 이용될 수 있다. 예를 들어, 그러한 밸룬은 도 1의 필터(22)의 완전 차동 구현을 위해 밸룬의 슬롯라인 출력을 차동 신호로 역변환하는데 이용될 수도 있다.
다양한 패드들, 임피던스 변환기들, 테이퍼링 라인들 및 그 외의 임피던스 정합 기술들이 본 발명의 범위로부터 벗어나지 않고 밸룬(20)에 적응될 수 있다. 도 1의 델타-시그마 DDS에서 DDS 신디사이징된 대역폭에 이미 충분히 낮은 밸룬(20)의 차단 주파수를 더 낮추기 위해, 공개되지 않은 다양한 종래의 기술들 및 특징들이, 이용될 수도 있다.
도 3은 도 2의 밸룬(20)의 제1 대안의 실시예(20')의 보다 상세한 투시도이다. 대안의 밸룬(20')은 제1 기준평면부(64), 제2 기준평면부(66) 및 제3 기준평면부(68)를 갖는 기준평면(62)을 포함한다. 기준평면부들(64, 66, 68)은 제1 기준평면부(64)와 제2 기준평면부(66) 사이에 제1 슬롯라인부(70)를 형성하도록 배치된다. 제2 슬롯라인부(72)는 제1 기준평면부(64)와 제3 기준평면부(68) 사이에 형성된다. 제3 슬롯라인부(74)는 제2 기준평면부(66)과 제3 기준평면부(68) 사이에 형성된다.
공면 도파관부(76)는 제3 슬롯라인부(74)에 의해 제1 슬롯라인부(70)와 제2 슬롯라인부(72)를 인터페이스하며, 3개의 기준평면부들(64, 66, 68) 간에 배치된다. 공면 도파관-슬롯라인 변환부(78)는 공면 도파관부(76)의 한쪽 단에 존재하고, 공면 도파관(76)과 제3 슬롯라인부(74) 간의 변환부로서 동작한다. 공면 도파관부(76)의 다른 레그들은 다른 슬롯라인부(70, 72)로부터 기원한다. 공면 도파관부(76)는, 본 발명의 범위를 벗어나지 않고, 슬롯라인 T-정션만을 남기고 생략될 수 있다.
제1 슬롯라인부(70)에 대략 수직인 제1 마이크로스트립 도파관(80)은 제1 슬롯라인부(70)를 통과하고, 제1 전기접속부(84)를 통해 제2 기준평면부(66)에서 끝난다. 마찬가지로, 제1 슬롯라인부(70)에 대략 수직인 제2 마이크로스트립 도파관(82)은 제1 슬롯라인부(70)를 통과하고, 제2 전기 접속부(86)를 통해 제3 기준평면부(68)에서 끝난다.
동작시, 위상으로부터 180도인 차동 입력 신호들(52, 54)은 제1 마이크로스트립부(80)와 제2 마이크로스트립부(82)를 통해 각각 입력된다. 차동 입력 신호들(52, 54)은, 마이크로스트립(80, 82)과 슬롯라인부(70, 72) 간의 변환시, 각각 대응하는 슬롯라인부(70, 72)에 각각 결합된다.
제1 입력 신호(52) 및 제2 입력 신호(54)와 연관된 전기장 라인들로의 접근이 밸룬(20')의 여러 부들(70 내지 78)에 도시된다. 슬롯라인부(70, 72)의 대향하는 단부들은, 슬롯라인부(70, 72)에 각각 공급된 전자기 에너지(52, 54)가, 공면 도파관부(76)를 향해; 공면 도파관-슬롯라인 변환부(78)를 통해; 이어서, 제3 슬롯라인부(74)를 통해, 흐르도록 조정가능하게 되어 있다.
마이크로스트립 입력 도파관(80, 82)과 슬롯라인부(70, 72); 슬롯라인부(70, 72) 자신들; 공면도파관부(76); 및 공면 도파관-슬롯라인 변환부(78) 간의 변환은 듀얼 입력 마이크로스트립 도파관(80, 82)으로부터 밸런스 슬롯라인 출력 도파관(74)으로의 변환으로서 동작한다.
차동 입력 신호(52, 54)에 존재하는 임의의 공통 모드 에너지는 공면 도파관-슬롯라인 변환부(78)에서 소거된다. 이어서, 바람직하지 못한 공통 모드(짝수 모드라고도 불림) 컴포넌트가 없고 바람직한 홀수 모드 컴포넌트(차동 또는 역상 컴포넌트라고도 불림)를 포함하는 밸런스 필드(56)가 제3 슬롯라인부(74)를 통해 밸룬(20')으로부터 출력된다. 본 기술분야의 숙련자들은, 전자기 에너지가 마이크로스트립부(80, 82)를 따라 두개의 차동 출력 신호들을 산출하여, 제3 슬롯라인부(74)에 입력되도록 밸룬(20')이 역으로 동작될 수 있음을 이해할 것이다.
도 4는 도 2의 밸룬(20)의 제2 대안의 실시예(20")의 보다 상세한 도면이다. 밸룬(20")은, 좌에서부터 우로, 입력 DC-차단 캐패시터(92), 차동 입력 신호들을 수용하기 위한 각각의 제1 및 제2 입력 동축 케이블(94, 96), 도파관 변환부(98) 및 단일 출력 동축 케이블(120)을 포함한다.
도파관 변환부(98)는 부하-정합 저항 브릿지(100)를 포함한다. 저항 네트워크, 즉, 저항 브릿지(100)는, 입력 동축 케이블(94, 96)의 외부 컨덕터(110)와 중앙 컨덕터(112) 사이에 각각 배치된 두개의 입력 저항(102)을 포함한다. 출력 저항(104)은 출력 동축 케이블(120)의 내부 컨덕터(118)와 외부 컨덕터(122) 사이에 접속된다. 4개의 중앙 저항들(106)은 입력 저항(102)와 출력 저항(104)의 단자들 간에 접속된다.
도파관 변환부(98)는 공면 도파관부가 제1 슬롯라인(114) 및 제2 슬롯라인(116)으로부터 형성되도록 구성된다. 제1 슬롯라인(114)은 출력 동축 케이블(112)의 외부 컨덕터(122)와 중앙 컨덕터(118) 사이에, 그리고, 제1 입력 동축 케이블(94)의 외부 컨덕터(110)와 내부 컨덕터(112) 사이에 형성된다. 마찬가지로, 제2 슬롯라인(116)은 출력 동축 케이블의 외부 컨덕터(122)와 내부 컨덕터(118) 사이에, 그리고, 제2 입력 동축 케이블(96)의 외부 컨덕터(110)와 내부 컨덕터(112) 사이에 형성된다. 도파관 변환부(98)는 듀얼 동축-공면 도파관-단일 동축 변환이 고려될 수 있다.
동작시, 차동 입력 신호들(52, 54)은 선택적 DC 차단 캐패시터들(92)을 통해 제1 입력 동축 케이블(94) 및 제2 동축 케이블(96)에 각각 입력되어, 입력 신호(52, 54)로부터 직류(DC) 오프셋을 제거한다. 이어서, 차동 신호(52, 54)는 도파관 변환부(98)로 통과하여, 밸룬(98)을 통해 부하 정합 및 최대 전력 전달을 용이하게 하기 위해 저항 브릿지(100)를 이용한다. 공통 모드 전자기 에너지는 슬롯라인(114, 116)과 출력 동축 케이블(120) 간의 변환시 제거된다. 출력 동축 케이블이 듀얼 컨덕터 전송 라인이므로, 공통 모드 에너지를 지원하지 않는다. 결과적으로, 출력 신호(56)는 차동 입력 신호(52, 54)에 존재할 수 있는 바람직하지 못한 짝수 모드 컴포넌트를 없앤다. 저항 브릿지(100)는 또한 임의의 반향된 공통 모드 에너지를 흡수하는 것을 돕는다.
본 기술분야의 숙련자들은, 여러 도파관들(94, 96, 114, 116, 120), 밸 룬(20")의 컴포넌트의 정확한 크기와, 저항 브릿지(100)의 저항들(102 내지 106)의 저항값 및 크기는 어플리케이션-특정임을 이해할 것이다. 이 크기들 및 값들은 과도한 실험없이 주어진 어플리케이션의 필요성을 부합시키기 위해 본 기술분야의 숙련자에 의해 결정될 수 있다.
대안의 밸룬(20")은 본 발명자에 의해 특정 어플리케이션에 대해서 구성되고 테스트되어 효과적인 광대역 주파수 성능을 나타내기 위해 도시되었다. 일반적으로, 본 발명의 밸룬(20, 20', 20")은 주파수 독립형 역상 응답을 나타내는 컴팩트한 광대역 밸룬들이다. 이들은 DDS 어플리케이션, 전력 분배기, 광대역 진폭 추적기 등을 포함하는 각종 어플리케이션들에 사용하기에 적절하다.
따라서, 본 발명은 특정 어플리케이션에 대한 특정 실시예를 참조하여 본 명세서에 기술하였다. 본 기술분야 및 본 교시에의 접근의 숙련자들은 그 범위 내에서 추가적인 변경, 응용 및 실시예들을 인식할 것이다.
그러므로, 첨부 청구범위는 본 발명의 범위 내에서 그러한 모든 응용, 변경 및 실시예를 포함하도록 의도된 것이다.

Claims (10)

  1. 공간-효율적 광대역 밸룬(space-efficient broadband balun)으로서,
    바람직하지 못한 컴포넌트를 갖는 입력 신호를 수신하기 위한 제1 메카니즘 - 상기 바람직하지 못한 컴포넌트는 공통 모드 컴포넌트임 -; 및
    도파관 변환부를 통해 상기 바람직하지 못한 컴포넌트를 제거하기 위한 제2 메카니즘
    을 포함하고,
    상기 도파관 변환부는 마이크로스트립 도파관의 기준평면 내의 슬롯라인과 교차하도록 배치된 입력 마이크로스트립 도파관을 포함하는 단일 마이크로스트립-슬롯라인 변환부이며, 상기 슬롯라인은 상기 기준평면 내의 쐐기(wedge)를 통해 제1 단부에서 종결되고, 상기 슬롯라인의 제2 단부는 상기 밸룬의 출력을 제공하는
    공간-효율적 광대역 밸룬.
  2. 삭제
  3. 제1항에 있어서,
    상기 제1 메카니즘은 입력 마이크로스트립 도파관을 포함하는 공간-효율적 광대역 밸룬.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 제1항에 있어서,
    상기 입력 신호는 상기 입력 마이크로스트립 도파관의 마주보는 양 단부들에서의 입력들인 제1 입력 신호 및 제2 입력 신호를 포함하고, 상기 제1 입력 신호 및 상기 제2 입력 신호는 바람직한 차동 모드 컴포넌트 및 바람직하지 못한 공통 모드 컴포넌트를 갖는 공간-효율적 광대역 밸룬.
  8. 공간-효율적 광대역 밸룬으로서,
    바람직하지 못한 컴포넌트를 갖는 입력 신호를 수신하기 위한 제1 메카니즘 - 상기 바람직하지 못한 컴포넌트는 공통 모드 컴포넌트임 -; 및
    도파관 변환부를 통해 상기 바람직하지 못한 컴포넌트를 제거하기 위한 제2 메카니즘
    을 포함하고,
    상기 제1 메카니즘은, 차동 컴포넌트 및 바람직하지 못한 공통 모드 컴포넌트를 갖는 신호들이 따라 이동하는 제1 마이크로스트립 도파관 및 제2 마이크로스트립 도파관을 포함하고,
    상기 도파관 변환부는 상기 제1 및 제2 마이크로스트립 도파관들로부터 슬롯라인 출력 도파관으로의 변환부를 포함하며, 상기 슬롯라인 출력 도파관은 공통 모드 에너지를 차단하고, 바람직한 신호 컴포넌트들에 대응하는 차동 모드 에너지를 통과시키는 공간-효율적 광대역 밸룬.
  9. 제8항에 있어서,
    상기 변환부는 상기 제1 마이크로스트립 도파관으로부터 제1 슬롯라인부로의 제1 변환부 및 상기 제2 마이크로스트립 도파관으로부터 제2 슬롯라인부로의 제2 변환부;
    상기 제1 슬롯라인부 및 제2 슬롯라인부를 통해 공급되는 공면 도파관부; 및
    상기 공면 도파관부로부터 상기 슬롯라인 출력 도파관으로의 변환부
    를 포함하는 공간-효율적 광대역 밸룬.
  10. 공간-효율적 광대역 밸룬으로서,
    바람직하지 못한 컴포넌트를 갖는 입력 신호를 수신하기 위한 제1 메카니즘 - 상기 바람직하지 못한 컴포넌트는 공통 모드 컴포넌트임 -; 및
    도파관 변환부를 통해 상기 바람직하지 못한 컴포넌트를 차단하기 위한 제2 메카니즘
    을 포함하고,
    상기 제1 메카니즘은 제1 동축 도파관 및 제2 동축 도파관을 포함하고,
    상기 도파관 변환부는 듀얼 동축-공면 도파관-단일 동축 변환부를 포함하고,
    상기 도파관 변환부는 부하 매칭을 용이하게 하기 위해 저항 네트워크를 포함하는 공간-효율적 광대역 밸룬.
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