KR100799039B1 - Method for fabricating flash memory device - Google Patents

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Abstract

본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 플로팅 게이트를 제 1 폴리실리콘막과 그 양 에지(edge) 상의 폴리실리콘막 스페이서로 구성하여 플로팅 게이트의 단면적 대비 플로팅 게이트와 컨트롤 게이트간 오버랩 면적을 증가시키어 커플링비를 향상시키고 동시에 간섭 효과를 줄이기 위한 기술이다.The present invention relates to a method of manufacturing a flash memory device, and comprises a floating gate comprising a first polysilicon film and a polysilicon film spacer on both edges thereof so that an overlap area between the floating gate and the control gate is compared to the cross-sectional area of the floating gate. It is a technique to increase the coupling ratio and reduce the interference effect at the same time.

간섭 효과, 커플링비 Interference effect, coupling ratio

Description

플래쉬 메모리 소자의 제조방법{Method for fabricating flash memory device}Manufacturing method of flash memory device {Method for fabricating flash memory device}

도 1은 종래 기술에 따른 플래쉬 메모리 소자의 단면도1 is a cross-sectional view of a flash memory device according to the prior art

도 2a 내지 도 2f는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조공정 단면도2A through 2F are cross-sectional views illustrating a manufacturing process of a flash memory device according to an exemplary embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

20 : 반도체 기판 21 : 터널 산화막 20 semiconductor substrate 21 tunnel oxide film

22 : 제 1 폴리실리콘막 25 : 소자분리막22: first polysilicon film 25: device isolation film

26 : 폴리실리콘막 스페이서 27 : 플로팅 게이트26 polysilicon film spacer 27 floating gate

28 : 게이트 유전막 29 : 컨트롤 게이트용 도전막28: gate dielectric film 29: conductive film for control gate

본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 특히 커플링비를 향상시키고 간섭 효과를 줄이기 위한 플래쉬 메모리 소자의 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a flash memory device, and more particularly, to a method of manufacturing a flash memory device for improving the coupling ratio and reducing the interference effect.

플래쉬 메모리 소자는 플로팅 게이트에 전자를 주입한 상태와 그렇지 않은 상태에서의 문턱전압(threshold voltage)의 이동에 의해 정보를 저장하고 읽어내는 소자이다.The flash memory device stores and reads information by moving a threshold voltage in a state in which electrons are injected into a floating gate and a state in which an electron is injected.

셀이 프로그램 상태인 경우에 문턱전압 즉, 프로그램 스피드(program speed)는 플래쉬 메모리 소자의 동작 속도 향상에 중요한 영향을 주는 요소이다. 프로그램 스피드는 컨트롤 게이트에 인가한 바이어스의 몇 %가 플로팅 게이트에 걸리는가를 나타내는 지표인 커플링비(coupling ratio)에 의해 크게 영향을 받는데, 이 커플링비는 컨트롤 게이트와 플로팅 게이트간 커패시턴스에 비례하여 증가하는 경향을 갖는다. 따라서, 프로그램 스피드를 증가시키기 위해서는 컨트롤 게이트와 플로팅 게이트간 오버랩 면적을 증가시켜야 한다. When the cell is in a program state, the threshold voltage, that is, program speed, is an important factor in improving the operating speed of the flash memory device. The program speed is largely influenced by the coupling ratio, an indicator of how much of the bias applied to the control gate is applied to the floating gate, which increases in proportion to the capacitance between the control gate and the floating gate. Have a tendency. Therefore, to increase the program speed, the overlap area between the control gate and the floating gate must be increased.

한편, 주변 셀의 상태에 따라 프로그램된 셀의 문턱전압이 영향을 받는 간섭 효과(interference effect)는 플로팅 게이트의 단면적에 비례한다.Meanwhile, an interference effect in which the threshold voltage of the programmed cell is affected by the state of the neighboring cell is proportional to the cross-sectional area of the floating gate.

간섭 효과는 동일 워드라인 방향(이하, 'x 방향'이라 한다)의 인접 셀, 동일 비트라인 방향(이하, 'y 방향'이라 한다)의 인접 셀 그리고, xy 방향에 위치해 있는 인접 셀이 소거 상태인지 프로그램 상태인지 여부에 따라서 프로그램 셀의 문턱전압이 달라지는 것이므로 간섭 효과가 커지면 셀 분포(distribution)가 그만큼 넓어지게 되며, 그로 인하여 소자 특성과 균일성(uniformity) 확보에 어려움이 있다.The interference effect is that the adjacent cells in the same word line direction (hereinafter referred to as 'x direction'), adjacent cells in the same bit line direction (hereinafter referred to as 'y direction'), and adjacent cells located in the xy direction are erased. Since the threshold voltage of the program cell is changed depending on whether the program is in a recognized program state, when the interference effect is increased, the cell distribution becomes wider, which makes it difficult to secure device characteristics and uniformity.

도 1은 종래 기술에 따른 플래쉬 메모리 소자의 단면도로, 얕은 트렌치(Shallow Trench) 구조의 소자분리막(13)에 의해 정해지는 액티브 영역을 갖는 반도체 기판(10)과, 액티브 영역상에 터널 산화막(11)을 개재하여 적층된 제 1, 제 2 폴리실리콘막(12)(14)으로 이루어진 플로팅 게이트(15)와, 상기 플로팅 게이트(15)상에 ONO(Oxide-Nitride-Oxide) 구조의 게이트 유전막(16)을 개재하여 형성된 컨트롤 게이트(17)가 형성되어 있다.1 is a cross-sectional view of a flash memory device according to the related art, which includes a semiconductor substrate 10 having an active region defined by a device isolation film 13 having a shallow trench structure, and a tunnel oxide film 11 on the active region. Floating gate 15 including the first and second polysilicon layers 12 and 14 stacked through the first and second polysilicon layers 12 and 14, and a gate dielectric layer having an oxide-nitride-oxide (ONO) structure on the floating gate 15. The control gate 17 formed via 16 is formed.

위와 같은 플래쉬 메모리 소자는 플로팅 게이트(15)와 컨트롤 게이트(17)간 오버랩 면적에 비하여 플로팅 게이트(15)의 단면적이 크기 때문에 디자인 룰이 감소하고 셀간 간격이 좁아지게 될 경우 커플링비가 감소되어 프로그램 스피드가 저하되고, 간섭 효과가 증가되어 셀 분포(distribution)가 넓어지게 되므로 적용이 어렵게 된다. Since the cross-sectional area of the floating gate 15 is larger than the overlap area between the floating gate 15 and the control gate 17, the flash memory device has a reduced coupling ratio when the design rule is reduced and the cell-to-cell spacing becomes narrow. Application is difficult because the speed is lowered, the interference effect is increased, and the cell distribution is widened.

따라서, 향후 셀 사이즈가 축소되는 경우에도 충분한 프로그램 스피드와 좁은 셀 분포를 갖는 플래쉬 메모리 소자를 제조하기 위해서는 플로팅 게이트의 단면적 대비 플로팅 게이트와 컨트롤 게이트간 오버랩 면적을 증가시킬 필요가 있다.Therefore, in order to manufacture a flash memory device having a sufficient program speed and a narrow cell distribution even when the cell size is reduced in the future, it is necessary to increase the overlap area between the floating gate and the control gate relative to the cross-sectional area of the floating gate.

따라서, 본 발명은 전술한 종래 기술의 문제점을 해결하기 위하여 안출한 것으로써, 플로팅 게이트의 단면적 대비 플로팅 게이트와 컨트롤 게이트간 오버랩 면적을 향상시키어 간섭 효과를 줄일 수 있고 동시에 커플링비를 향상시킬 수 있는 플래쉬 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.Therefore, the present invention has been made to solve the above-described problems of the prior art, and can improve the overlap area between the floating gate and the control gate relative to the cross-sectional area of the floating gate, thereby reducing the interference effect and at the same time improving the coupling ratio. It is an object of the present invention to provide a method of manufacturing a flash memory device.

본 발명에 따른 플래쉬 메모리 소자의 제조방법은 터널 산화막, 제 1 폴리실리콘막 및 식각정지막이 적층된 반도체 기판에 액티브 영역의 폭을 필드 영역의 폭보다 크게 트렌치를 형성하는 단계, 상기 트렌치내에 소자분리막을 형성하여 상기 액티브 영역과 상기 필드 영역을 확정하는 단계, 상기 식각정지막을 제거하여 상기 소자분리막의 상부 측면을 노출시키는 단계, 및 상기 노출된 소자분리막의 측면에 폴리실리콘막 스페이서를 형성하여 상기 제 1 폴리실리콘막과 폴리실리콘막 스페이서로 구성되는 플로팅 게이트를 형성하는 단계를 포함한다.A method of manufacturing a flash memory device according to the present invention includes forming a trench in a semiconductor substrate on which a tunnel oxide film, a first polysilicon film, and an etch stop film are stacked, the trench having a width of an active region greater than a width of a field region. Forming an active region and the field region, removing the etch stop layer to expose an upper side of the device isolation layer, and forming a polysilicon layer spacer on the exposed side of the device isolation layer. Forming a floating gate comprising a polysilicon film and a polysilicon film spacer.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. Only this embodiment is provided to complete the disclosure of the present invention and to fully inform those skilled in the art, the scope of the present invention should be understood by the claims of the present application.

도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 플래쉬 메모리 소자의 제조공정 단면도이다.2A to 2F are cross-sectional views illustrating a manufacturing process of a flash memory device according to an exemplary embodiment of the present invention.

본 발명에 따른 플래쉬 메모리 소자 제조를 위해서는 먼저, 도 2a에 도시된 바와 같이 반도체 기판(20)상에 터널 산화막(21)과 플로팅 게이트용 제 1 폴리실리콘막(22)과 식각정지막(23)을 차례로 형성하고, 상기 식각정지막(23)과 제 1 폴리실리콘막(22)과 터널 산화막(21)과 반도체 기판(20)을 일정 깊이 식각하여 트렌치(24)를 형성한다. 이때, 상기 식각정지막(23)은 질화막을 이용하여 형성한다.To manufacture a flash memory device according to the present invention, first, as shown in FIG. 2A, a tunnel oxide film 21, a first polysilicon film 22 for floating gates, and an etch stop film 23 are formed on a semiconductor substrate 20. The etch stop layer 23, the first polysilicon layer 22, the tunnel oxide layer 21, and the semiconductor substrate 20 are etched to a predetermined depth to form a trench 24. In this case, the etch stop layer 23 is formed using a nitride layer.

상기 트렌치 형성시 식각 공정을 용이하게 하기 위해서는 하드마스크막을 이 용하여 공정을 진행하는 것이 좋다.In order to facilitate the etching process when forming the trench, it is preferable to proceed with the process using a hard mask film.

이어, 상기 트렌치(24) 식각 공정시 발생된 데미지를 제거하기 위하여 측벽 산화 공정을 실시한 후, 도 2b에 도시하는 바와 같이 상기 트렌치(24)가 매립되도록 상기 전체 구조물상에 산화막을 형성하고 상기 식각정지막(23)이 노출되도록 상기 산화막에 대하여 평탄화 공정을 실시하여 상기 트렌치(24) 내부에 소자분리막(25)을 형성하여 액티브 영역과 필드 영역을 확정한다.Subsequently, after performing sidewall oxidation to remove damage generated during the etching of the trench 24, an oxide film is formed on the entire structure such that the trench 24 is embedded, as shown in FIG. 2B, and the etching is performed. A planarization process is performed on the oxide layer to expose the stop layer 23 to form an isolation layer 25 in the trench 24 to determine an active region and a field region.

그런 다음, 도 2c에 도시하는 바와 같이 상기 노출된 식각정지막(23)을 제거하여 상기 제 1 폴리실리콘막(22)의 표면과 소자분리막(25)의 상부 측면을 노출시킨다. Next, as shown in FIG. 2C, the exposed etch stop layer 23 is removed to expose the surface of the first polysilicon layer 22 and the upper side surface of the device isolation layer 25.

도 2d에 도시하는 바와 같이 전면에 제 2 폴리실리콘막을 증착하고 전면 식각(blanket etchback) 공정으로 상기 제 2 폴리실리콘막을 식각하여 상기 노출된 소자분리막(25)의 측면에 폴리실리콘막 스페이서(26)를 형성하여 상기 제 1 폴리실리콘막(22)과 폴리실리콘막 스페이서(26)로 구성되는 플로팅 게이트(27)를 형성한다.As shown in FIG. 2D, a second polysilicon layer is deposited on the entire surface, and the second polysilicon layer is etched by a blanket etchback process to form a polysilicon layer spacer 26 on a side surface of the exposed device isolation layer 25. To form a floating gate 27 including the first polysilicon layer 22 and the polysilicon layer spacer 26.

이때, 상기 제 2 폴리실리콘막의 증착 두께는 1~100nm가 되도록 하고, 상기 폴리실리콘막 스페이서(26)의 폭은 상기 제 1 폴리실리콘막(22) 폭의 1/20 이상 1/3 이하가 되도록 한다.In this case, the deposition thickness of the second polysilicon film is 1 to 100 nm, and the width of the polysilicon film spacer 26 is 1/20 or more and 1/3 or less of the width of the first polysilicon film 22. do.

이어, 도 2e에 도시하는 바와 같이 습식 식각 공정으로 상기 소자분리막(25)을 일정 두께 식각하여 EFH(Effective Field Height)를 낮춘다. 이때, 소자분리막(25)의 표면이 상기 제 1 폴리실리콘막(22)의 상부면보다 낮아지도록 상기 습식 공 정을 진행하는 것이 바람직하다.Subsequently, as shown in FIG. 2E, the device isolation layer 25 is etched by a predetermined thickness in a wet etching process to reduce the effective field height (EFH). In this case, the wet process may be performed such that the surface of the device isolation layer 25 is lower than the upper surface of the first polysilicon layer 22.

그런 다음, 상기 전체 구조물상에 ONO막을 증착하여 게이트 유전막(28)을 형성하고, 도 2f에 도시하는 바와 같이 상기 게이트 유전막(28)상에 폴리실리콘막과 텅스텐 실리사이드막을 차례로 적층하여 컨트롤 게이트용 도전막(29)을 형성한다.Then, an ONO film is deposited on the entire structure to form a gate dielectric film 28, and as shown in FIG. 2F, a polysilicon film and a tungsten silicide film are sequentially stacked on the gate dielectric film 28 to control the conductive gate. A film 29 is formed.

이후, 도면으로 도시하지 않았지만 사진 식각 공정으로 상기 컨트롤 게이트용 도전막(29)과 게이트 유전막(28)과 플로팅 게이트(27)를 패터닝하여 터널 산화막(21)상에 적층된 플로팅 게이트, 게이트 유전막 및 컨트롤 게이트로 이루어진 게이트를 형성한다.Subsequently, although not shown in the drawings, a floating gate, a gate dielectric layer, and the gate oxide layer 21 stacked on the tunnel oxide layer 21 by patterning the control gate conductive layer 29, the gate dielectric layer 28, and the floating gate 27 by a photolithography process. A gate consisting of a control gate is formed.

이상으로 본 발명의 실시예에 따른 플래쉬 메모리 소자 제조를 완료한다.This completes the manufacture of the flash memory device according to the embodiment of the present invention.

테크놀로지가 감소됨으로 인해 상기 폴리실리콘막 스페이서(26)간 간격이 좁아지게 되면 폴리실리콘막 스페이서(26) 사이에 게이트 유전막(28)과 컨트롤 게이트용 도전막(29)을 형성하기 어려운 문제가 발생된다.When the gap between the polysilicon film spacers 26 is reduced due to the decrease in technology, it is difficult to form the gate dielectric layer 28 and the control gate conductive film 29 between the polysilicon film spacers 26. .

이에, 액티브 영역을 소자분리막보다 큰 폭으로 형성하는 본 발명의 다른 실시예를 제안한다. Accordingly, another embodiment of the present invention for forming an active region larger than that of an isolation layer is proposed.

액티브 영역의 폭이 증가되면 폴리실리콘막 스페이서간 거리가 증가되게 되므로 이후 게이트 유전막과 컨트롤 게이트용 폴리실리콘막 형성 공정의 마진이 향상되게 된다. 상기 다른 실시예에서 액티브 영역을 소자분리막보다 큰 폭으로 형성하는 내용 이외의 기술 구성들은 전술한 일 실시예의 기술 구성과 동일하다.As the width of the active region is increased, the distance between the polysilicon film spacers is increased, thereby improving the margin of the process of forming the gate dielectric film and the polysilicon film for the control gate. In other embodiments of the present invention, technical configurations other than those in which the active region is formed to have a width larger than that of the device isolation layer are the same as those of the above-described exemplary embodiment.

본 발명에서는 플로팅 게이트를 제 1 폴리실리콘막(22)과 그 양 에지(edge) 상의 폴리실리콘막 스페이서(26)로 구성하여 플로팅 게이트 단면적 대비 플로팅 게 이트와 컨트롤 게이트간 오버랩 면적이 향상되게 되므로 커플링비를 종래 기술 대비 40% 이상 증가시킬 수 있다. In the present invention, since the floating gate is composed of the first polysilicon film 22 and the polysilicon film spacers 26 on both edges thereof, the overlap area between the floating gate and the control gate is improved compared to the floating gate cross-sectional area. The ring ratio can be increased by at least 40% compared to the prior art.

또한, 비트라인 방향에서의 플로팅 게이트 단면적이 감소되게 되므로 비트라인 방향으로 이웃하는 셀간 간섭을 최대 40% 정도 줄일 수 있고, 워드라인 방향으로 인접하는 셀간 간격은 증가되게 되므로 워드라인 방향으로 인접하는 셀간 간섭도 줄일 수 있어, 총 간섭 효과를 종래 기술 대비 절반 수준으로 줄일 수 있다. In addition, since the cross-sectional area of the floating gate in the bit line direction is reduced, interference between neighboring cells in the bit line direction can be reduced by up to 40%, and the spacing between adjacent cells in the word line direction is increased, so that the cells between adjacent cells in the word line direction are increased. The interference can also be reduced, reducing the total interference effect to half of the prior art.

상술한 바와 같이, 본 발명은 다음과 같은 효과가 있다.As described above, the present invention has the following effects.

첫째, 플로팅 게이트의 단면적 대비 플로팅 게이트와 컨트롤 게이트간 오버랩 면적을 늘릴 수 있으므로 커플링비를 향상시킬 수 있다.First, since the overlap area between the floating gate and the control gate can be increased compared to the cross-sectional area of the floating gate, the coupling ratio can be improved.

둘째, 커플링비를 향상시킬 수 있으므로 프로그램 속도를 향상시킬 수 있다.Second, it is possible to improve the coupling ratio, thereby increasing the program speed.

셋째, 비트라인 방향으로 이웃하는 플로팅 게이트의 단면적을 줄일 수 있고 워드라인 방향으로 이웃하는 플로팅 게이트간 거리를 늘릴 수 있으므로 간섭 효과를 줄일 수 있다.Third, the cross-sectional area of the floating gates neighboring in the bit line direction can be reduced and the distance between the floating gates neighboring in the word line direction can be increased, thereby reducing the interference effect.

넷째, 간섭 효과를 줄일 수 있으므로 셀 분포를 좁힐 수 있어 고집적 소자 및 MLC(Multi Level Cell) 소자를 보다 용이하게 제조할 수 있다.Fourth, since the interference effect can be reduced, the cell distribution can be narrowed, so that a highly integrated device and a MLC device can be more easily manufactured.

Claims (6)

터널 산화막, 제 1 폴리실리콘막 및 식각정지막이 적층된 반도체 기판에 액티브 영역의 폭을 필드 영역의 폭보다 크게 트렌치를 형성하는 단계;Forming a trench in the semiconductor substrate on which the tunnel oxide film, the first polysilicon film, and the etch stop film are stacked, the width of the active region being greater than the width of the field region; 상기 트렌치내에 소자분리막을 형성하여 상기 액티브 영역과 상기 필드 영역을 확정하는 단계;Forming an isolation layer in the trench to determine the active region and the field region; 상기 식각정지막을 제거하여 상기 소자분리막의 상부 측면을 노출시키는 단계; 및Removing the etch stop layer to expose an upper side of the device isolation layer; And 상기 노출된 소자분리막의 측면에 폴리실리콘막 스페이서를 형성하여 상기 제 1 폴리실리콘막과 폴리실리콘막 스페이서로 구성되는 플로팅 게이트를 형성하는 단계를 포함하는 플래쉬 메모리 소자의 제조방법.And forming a polysilicon film spacer on a side surface of the exposed device isolation layer to form a floating gate including the first polysilicon film and the polysilicon film spacer. 제 1항에 있어서,The method of claim 1, 상기 플로팅 게이트를 형성한 이후에 상기 소자분리막의 EFH(Effective Field Height)를 낮추는 단계;Lowering the effective field height (EFH) of the device isolation layer after forming the floating gate; 상기 전체 구조물상에 게이트 유전막과 컨트롤 게이트용 도전막을 형성하는 단계; 및Forming a gate dielectric layer and a control gate conductive layer on the entire structure; And 상기 컨트롤 게이트용 도전막과 게이트 유전막과 플로팅 게이트 라인을 선택적으로 식각하여 플로팅 게이트와 게이트 유전막과 컨트롤 게이트가 적층된 스택 게이트를 형성하는 단계를 더 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.And selectively etching the control gate conductive layer, the gate dielectric layer, and the floating gate line to form a stack gate in which the floating gate, the gate dielectric layer, and the control gate are stacked. 제 1 항에 있어서,The method of claim 1, 상기 폴리실리콘막 스페이서는 상기 전체 구조물상에 폴리실리콘막을 증착하고 전면 식각 공정으로 상기 폴리실리콘막을 식각하여 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.The polysilicon layer spacers are formed by depositing a polysilicon layer on the entire structure and etching the polysilicon layer by etching the entire surface. 제 3 항에 있어서,The method of claim 3, wherein 상기 폴리실리콘막을 1~100nm의 두께로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.The polysilicon film is formed in a thickness of 1 ~ 100nm manufacturing method of a flash memory device. 제 3 항에 있어서,The method of claim 3, wherein 상기 스페이서를 상기 제 1 폴리실리콘막 폭의 1/20 이상 1/3 이하의 폭으로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.And forming the spacers in a width of 1/20 to 1/3 of the width of the first polysilicon film. 삭제delete
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* Cited by examiner, † Cited by third party
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5646059A (en) 1995-04-17 1997-07-08 United Microelectronics Corporation Process for fabricating non-volatile memory cells having improved voltage coupling ratio by utilizing liquid phase
US6153472A (en) 1998-12-24 2000-11-28 United Semiconductor Corp. Method for fabricating a flash memory
KR20010053905A (en) * 1999-12-02 2001-07-02 윤종용 Method of forming non-volatile flash memory devices
KR20050108145A (en) * 2004-05-11 2005-11-16 주식회사 하이닉스반도체 Method of manufacturing nand flash memory device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5646059A (en) 1995-04-17 1997-07-08 United Microelectronics Corporation Process for fabricating non-volatile memory cells having improved voltage coupling ratio by utilizing liquid phase
US6153472A (en) 1998-12-24 2000-11-28 United Semiconductor Corp. Method for fabricating a flash memory
KR20010053905A (en) * 1999-12-02 2001-07-02 윤종용 Method of forming non-volatile flash memory devices
KR20050108145A (en) * 2004-05-11 2005-11-16 주식회사 하이닉스반도체 Method of manufacturing nand flash memory device

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