KR100685621B1 - Method for fabricating flash memory device - Google Patents

Method for fabricating flash memory device Download PDF

Info

Publication number
KR100685621B1
KR100685621B1 KR1020050057865A KR20050057865A KR100685621B1 KR 100685621 B1 KR100685621 B1 KR 100685621B1 KR 1020050057865 A KR1020050057865 A KR 1020050057865A KR 20050057865 A KR20050057865 A KR 20050057865A KR 100685621 B1 KR100685621 B1 KR 100685621B1
Authority
KR
South Korea
Prior art keywords
film
polysilicon
device isolation
layer
forming
Prior art date
Application number
KR1020050057865A
Other languages
Korean (ko)
Other versions
KR20070002367A (en
Inventor
정성재
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020050057865A priority Critical patent/KR100685621B1/en
Publication of KR20070002367A publication Critical patent/KR20070002367A/en
Application granted granted Critical
Publication of KR100685621B1 publication Critical patent/KR100685621B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H01L21/28141—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects insulating part of the electrode is defined by a sidewall spacer, e.g. dummy spacer, or a similar technique, e.g. oxidation under mask, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 소자분리막이 형성된 필드영역 및 터널산화막 및 제1 폴리실리콘막이 형성된 반도체 기판을 제공하는 단계, 제1 폴리실리콘막 및 소자분리막의 일부를 덮도록 제2 폴리실리콘막 패턴을 형성하는 단계, 제2 폴리실리콘막 패턴의 양 측벽에 스페이서를 형성하는 단계, 스페이서를 식각마스크로 하여 소자분리막을 소정깊이 식각하는 단계, 스페이서를 제거하는 단계 및 제2 폴리실리콘막 및 소자분리막 상부에 유전체막 및 컨트롤 게이트를 형성하는 단계를 포함한다.The present invention provides a semiconductor substrate including a field region and a tunnel oxide film and a first polysilicon film formed with a device isolation film, forming a second polysilicon film pattern to cover a portion of the first polysilicon film and a device isolation film, Forming a spacer on both sidewalls of the second polysilicon layer pattern, etching the device isolation layer to a predetermined depth using the spacer as an etch mask, removing the spacer, and forming a dielectric layer on the second polysilicon layer and the device isolation layer. Forming a control gate.

간섭 효과, 사이클링 특성, MLC Interference effect, cycling characteristics, MLC

Description

플래쉬 메모리 소자의 제조방법{Method for fabricating flash memory device}Manufacturing method of flash memory device {Method for fabricating flash memory device}

도 1은 일반적인 플래쉬 메모리 소자의 단면도1 is a cross-sectional view of a typical flash memory device

도 2는 종래 기술에 따른 플래쉬 메모리 소자의 단면도2 is a cross-sectional view of a flash memory device according to the prior art

도 3a 내지 도 3c는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조공정 단면도3A to 3C are cross-sectional views illustrating a manufacturing process of a flash memory device according to an exemplary embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

30 : 반도체 기판 31 : 터널 산화막30 semiconductor substrate 31 tunnel oxide film

35 : 플로팅 게이트 36a : 스페이서35: floating gate 36a: spacer

본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 특히 셀간 간섭을 줄이고 사이클링(cycling) 특성을 향상시키기 위한 플래쉬 메모리 소자의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a flash memory device, and more particularly, to a method for manufacturing a flash memory device for reducing inter-cell interference and improving cycling characteristics.

도 1은 일반적인 플래쉬 메모리 소자의 단면도로, 반도체 기판(10)의 필드 영역에는 얕은 트렌치(Shallow Trench) 구조의 소자분리막(13)이 형성되어 있고, 액티브 영역상에는 터널 산화막(11)을 개재하여 제 1, 제 2 폴리실리콘막(12)(14)이 적층된 구조의 플로팅 게이트(15)가 형성되어 있다. 1 is a cross-sectional view of a general flash memory device, in which a device isolation film 13 having a shallow trench structure is formed in a field region of a semiconductor substrate 10, and a tunnel oxide film 11 is formed on an active region. A floating gate 15 having a structure in which the first and second polysilicon films 12 and 14 are stacked is formed.

그리고, 상기 플로팅 게이트(15) 및 소자분리막(13)의 표면 단차를 따라서 ONO(Oxide-Nitride-Oxide) 구조의 유전체막(16)이 형성되어 있고, 유전체막(16)상에는 컨트롤 게이트(17)가 형성되어 있다. In addition, a dielectric film 16 having an oxide-nitride-oxide (ONO) structure is formed along the surface level of the floating gate 15 and the isolation layer 13, and the control gate 17 is formed on the dielectric film 16. Is formed.

소자의 집적도가 높아짐에 따라서 상기 플로팅 게이트(15)들 사이의 거리가 좁아지고 있으며 이로 인해 이웃하는 플로팅 게이트(15) 사이의 커패시턴스(capacitance)가 증가되고 있다. 그 결과, 커플링 비(cell coupling ratio)가 감소되어 프로그램 스피드(program speed)가 저하되고, 간섭 효과(interference effect)가 증가되고 있다.As the degree of integration of the device increases, the distance between the floating gates 15 is narrowed, which increases the capacitance between neighboring floating gates 15. As a result, the cell coupling ratio is reduced, the program speed is lowered, and the interference effect is increased.

간섭 효과(interference effect)란, 리딩(reading)하려는 셀(cell)의 바로 인접 셀을 프로그램(program)하게 되면 인접 셀의 플로팅 게이트의 전하(charge) 변화로 인해 바로 옆의 셀의 리드 동작시 인접 프로그램된 셀(programed cell)의 커패시턴스 작용으로 실제 셀의 문턱전압보다 높은 문턱전압이 리딩되는 현상을 일컫는 것으로, 리딩하는 셀의 플로팅 게이트의 전하 자체는 변하지 않지만 바로 인접 셀의 상태(status)의 변화에 의해 실제 셀의 상태가 왜곡되어 보이게 된다. An interference effect is that when a cell immediately adjacent to a cell to be read is programmed, the adjacent cell is adjacent to the cell during a read operation due to a charge change of the floating gate of the cell. This refers to a phenomenon in which a threshold voltage higher than the actual cell threshold is read due to the capacitance of a programmed cell, and the charge itself of the floating gate of the leading cell does not change, but the change of the status of an adjacent cell immediately. As a result, the actual cell state is distorted.

이러한 왜곡 현상은 셀의 분포(distribution)를 넓게 하여 셀 상태의 컨트롤을 어렵게 하는 원인이 된다. 특히, 싱글 레벨 셀(Single Level Cell : SLC)에 비 하여 셀 분포 마진이 작은 멀티 레벨 셀(Multi Level Cell : MLC)에서는 그 영향이 막대하다. 따라서, 셀 균일도(uniformity)를 개선하기 위해서는 간섭 효과를 줄일 필요가 있다. This distortion causes wide cell distribution, which makes it difficult to control the cell state. In particular, the effect is enormous in a multi level cell (MLC) having a smaller cell distribution margin than a single level cell (SLC). Therefore, in order to improve cell uniformity, it is necessary to reduce the interference effect.

셀간 간섭을 줄이기 위해서는 플로팅 게이트의 스페이싱(spacing)을 증가시키면 되나, 플로팅 게이트의 스페이싱(spacing)을 증가시키면 현재 플래쉬 메모리 소자 제조 공정에서 한계에 도달해 있는 플로팅 게이트와 소자분리막간 오버레이 마진(overlay margin)이 줄어들기 때문에 현실적으로 적용에 어려움이 많다. In order to reduce the inter-cell interference, the spacing of the floating gate may be increased, but increasing the spacing of the floating gate may increase the overlay margin between the floating gate and the device isolation layer, which is currently reaching the limit in the flash memory device manufacturing process. ), There are many difficulties in application.

이에, 도 2에 도시된 바와 같이 제 2 폴리실리콘막(24) 패터닝 공정 이후에 플로팅 게이트(25) 사이의 소자분리막(23)이 터널 산화막(21)보다 낮아지도록 습식 식각 공정으로 소자분리막(23)을 리세스(recess)시키고, 소자분리막(23)이 리세스(recess)된 공간에 컨트롤 게이트(27)를 채움으로써 플로팅 게이트(25)간 커패시턴스(capacitance)를 줄이는 방법이 도입되었다. Accordingly, as shown in FIG. 2, after the patterning process of the second polysilicon layer 24, the device isolation layer 23 may be wet-etched so that the device isolation layer 23 between the floating gates 25 may be lower than the tunnel oxide layer 21. ) And a capacitance between the floating gates 25 is reduced by filling the control gate 27 in the space where the device isolation layer 23 is recessed.

참고로, 미설명된 도면부호 20은 반도체 기판, 23은 플로팅 게이트(25)를 구성하는 제 1 폴리실리콘막, 26은 유전체막을 각각 나타낸다.For reference, reference numeral 20 denotes a semiconductor substrate, 23 denotes a first polysilicon film constituting the floating gate 25, and 26 denotes a dielectric film.

이와 같은 방법은 국내특허 2004-114227호에 제시되어 있다.Such a method is presented in Korean Patent No. 2004-114227.

그러나, 소자분리막(23)의 리세스로 인하여 컨트롤 게이트(27)와 액티브 영역간 간격이 좁아지게 되어 그들 사이에 위치하는 소자분리막(23)의 두께가 얇아짐에 따라서, 컨트롤 게이트(27)에 가해지는 바이어스(bias)가 액티브 영역에 직접적으로 영향을 주는 문제가 유발되고, 제 2 폴리실리콘막(24) 패터닝 공정시 오정렬이 발생될 경우 터널 산화막(21)이 어택(attack)되는 문제가 발생되게 된다. However, the gap between the control gate 27 and the active region becomes narrow due to the recess of the device isolation film 23, and as the thickness of the device isolation film 23 positioned therebetween becomes thin, it is applied to the control gate 27. Loss of bias causes a problem that directly affects the active region, and when a misalignment occurs during the patterning process of the second polysilicon layer 24, the tunnel oxide layer 21 may be attacked. do.

또한, 사이클링(cycling)시 컨트롤 게이트(27)에 인가되는 높은 바이어스 전압에 의하여 컨트롤 게이트(27)와 액티브 영역 사이의 소자분리막(23)에 전하가 트랩(trap)되게 되는데 컨트롤 게이트(27)와 액티브 영역사이의 소자분리막(23)의 두께가 얇으면 브레이크다운(breakdown)이 발생되어 사이클링 페일(cycling fail)이 발생되게 된다.In addition, charge is trapped in the device isolation layer 23 between the control gate 27 and the active region due to the high bias voltage applied to the control gate 27 during cycling. When the thickness of the device isolation layer 23 between the active regions is thin, a breakdown occurs and a cycling fail occurs.

본 발명은 전술한 종래 기술의 문제점을 해결하기 위하여 안출한 것으로써, 셀간 간섭 효과를 줄이고 사이클링 특성을 향상시킬 수 있는 플래쉬 메모리 소자 제조방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the above-described problems of the prior art, and an object thereof is to provide a method of manufacturing a flash memory device capable of reducing the intercell interference effect and improving cycling characteristics.

본 발명의 다른 목적은 플로팅 게이트와 소자분리막간 오버레이 마진을 확보하는데 있다. Another object of the present invention is to secure an overlay margin between the floating gate and the device isolation layer.

본 발명의 또 다른 목적은 터널 산화막의 어택(attack)을 방지하는데 있다.Another object of the present invention is to prevent the attack of the tunnel oxide film.

본 발명에 따른 플래쉬 메모리 소자의 제조방법은, 소자분리막이 형성된 필드영역 및 터널산화막 및 제1 폴리실리콘막이 형성된 반도체 기판을 제공하는 단계, 제1 폴리실리콘막 및 소자분리막의 일부를 덮도록 제2 폴리실리콘막 패턴을 형성하는 단계, 제2 폴리실리콘막 패턴의 양 측벽에 스페이서를 형성하는 단계, 스페이서를 식각마스크로 하여 소자분리막을 소정깊이 식각하는 단계, 스페이서를 제거하는 단계 및 제2 폴리실리콘막 및 소자분리막 상부에 유전체막 및 컨트롤 게이트를 형성하는 단계를 포함한다.According to an aspect of the present invention, there is provided a method of manufacturing a flash memory device, the method comprising: providing a field region having a device isolation film and a semiconductor substrate having a tunnel oxide film and a first polysilicon film formed thereon; Forming a polysilicon film pattern, forming spacers on both sidewalls of the second polysilicon film pattern, etching the device isolation film by a predetermined depth using the spacer as an etching mask, removing the spacer, and second polysilicon Forming a dielectric film and a control gate over the film and the device isolation film.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. Only this embodiment is provided to complete the disclosure of the present invention and to fully inform those skilled in the art, the scope of the present invention should be understood by the claims of the present application.

도 3a 내지 도 3c는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조공정 단면도이다.3A to 3C are cross-sectional views illustrating a manufacturing process of a flash memory device according to an exemplary embodiment of the present invention.

본 발명에 따른 플래쉬 메모리 소자 제조를 위해서는 먼저, 도 3a에 도시하는 바와 같이 필드 영역 및 액티브 영역을 갖는 반도체 기판(30)상에 터널 산화막(31)과 제 1 폴리실리콘막(32)을 형성하고, 사진 식각 공정으로 필드 영역의 제 1 폴리실리콘막(32)과 터널 산화막(31)과 반도체 기판(30)을 식각하여 트렌치를 형성한다.In order to manufacture a flash memory device according to the present invention, first, as shown in FIG. 3A, a tunnel oxide film 31 and a first polysilicon film 32 are formed on a semiconductor substrate 30 having a field region and an active region. The trench is formed by etching the first polysilicon layer 32, the tunnel oxide layer 31, and the semiconductor substrate 30 in the field region by a photolithography process.

그런 다음, 상기 트렌치가 완전히 매립되도록 전면에 산화막을 증착하고 상기 제 1 폴리실리콘막(32)이 노출되도록 전면을 평탄화하여 상기 트렌치내에 소자분리막(33)을 형성한다. 여기서, 상기 평탄화 공정은 CMP(Chemical Mechanical Polishing)방법을 이용하였다.Then, an oxide film is deposited on the entire surface of the trench to completely fill the trench, and the entire surface of the first polysilicon layer 32 is planarized to form the device isolation layer 33 in the trench. Here, the planarization process used a chemical mechanical polishing (CMP) method.

그런 다음, 전면에 제 2 폴리실리콘막(34)을 증착하고 사진 식각 공정으로 상기 제 1 폴리실리콘막(32) 및 이에 인접한 소자분리막(33)상에 남도록 패터닝하여 제 1 폴리실리콘막(32) 및 제 2 폴리실리콘막(34)으로 구성되는 플로팅 게이트(35)를 형성한다.Then, the second polysilicon film 34 is deposited on the entire surface and patterned so as to remain on the first polysilicon film 32 and the device isolation layer 33 adjacent thereto by a photolithography process to form the first polysilicon film 32. And a floating gate 35 composed of the second polysilicon film 34.

그리고 나서, 전면에 하드마스크막(36)을 형성한다. Then, the hard mask film 36 is formed on the entire surface.

상기 하드마스크막(36)으로는 폴리실리콘막, 산화막, 질화막 중 어느 하나를 사용하는 것이 좋다.As the hard mask film 36, any one of a polysilicon film, an oxide film, and a nitride film may be used.

그런 다음, 도 3b에 도시하는 바와 같이 상기 하드마스크막(36)을 에치백(etch back)하여 상기 제 2 폴리실리콘막(34) 양측면에 스페이서(36a)를 형성한다. Next, as shown in FIG. 3B, the hard mask layer 36 is etched back to form spacers 36a on both sides of the second polysilicon layer 34.

이때, 상기 스페이서(36a)의 폭을 적절히 조절하여 이후 유전체막 및 컨트롤 게이트 형성 공정의 마진이 확보될 수 있도록 한다. 90nm급 플래쉬 메모리 소자에서는 이웃하는 스페이서(36a)간 간격이 약 70nm 정도가 되도록 상기 스페이서(36a)의 폭을 적절하게 조절한다.At this time, the width of the spacer 36a is appropriately adjusted so that the margin of the process of forming the dielectric film and the control gate can be ensured. In the 90 nm-class flash memory device, the width of the spacer 36a is appropriately adjusted so that the distance between neighboring spacers 36a is about 70 nm.

이어, 상기 제 2 폴리실리콘막(34) 및 스페이서(36a)를 마스크로 소자분리막(33)을 일정 깊이 식각한다.Subsequently, the device isolation layer 33 is etched to a predetermined depth using the second polysilicon layer 34 and the spacer 36a as a mask.

그리고 나서, 도 3c에 도시하는 바와 같이 상기 스페이서(36a)를 제거한 다음, 전면에 표면 단차를 따라서 유전체막(37)을 형성하고 상기 유전체막(37)상에 컨트롤 게이트(38)를 형성한다.Then, as shown in Fig. 3C, the spacer 36a is removed, and then a dielectric film 37 is formed on the entire surface along the surface step, and a control gate 38 is formed on the dielectric film 37.

이상으로, 본 발명에 따른 플래쉬 메모리 소자 제조를 완료한다.This completes the manufacture of the flash memory device according to the present invention.

이와 같이 플래쉬 메모리 소자를 제조하면, 이웃하는 플로팅 게이트(36)들이 컨트롤 게이트(38)에 의해 충분히 쉴딩(shielding)시킬 수 있으며, 리세스되는 소자분리막(33)의 폭을 줄일 수 있어 컨트롤 게이트(38)와 액티브 영역간 간격을 늘릴 수 있다. When the flash memory device is manufactured as described above, neighboring floating gates 36 may be sufficiently shielded by the control gate 38, and the width of the device isolation layer 33 that is recessed may be reduced, thereby controlling the control gate ( 38) and the distance between the active area can be increased.

상술한 바와 같이, 본 발명은 다음과 같은 효과가 있다.As described above, the present invention has the following effects.

첫째, 제 2 폴리실리콘막 측면에 스페이서를 형성하고 이를 마스크로 소자분리막을 식각하여 컨트롤 게이트와 액티브 영역간 간격을 넓힐 수 있다. 따라서, 사이클링 특성을 향상시킬 수 있다.First, a spacer may be formed on the side of the second polysilicon layer and the device isolation layer may be etched using the mask to widen the gap between the control gate and the active region. Therefore, cycling characteristics can be improved.

둘째, 이웃하는 플로팅 게이트가 컨트롤 게이트에 의해 충분히 쉴딩되므로 셀간 간섭을 줄일 수 있다.Second, since the neighboring floating gate is sufficiently shielded by the control gate, intercell interference can be reduced.

셋째, 셀간 간섭을 줄일 수 있으므로 셀 분포를 줄일 수 있다.Third, since cell-to-cell interference can be reduced, cell distribution can be reduced.

넷째, 셀 분포를 줄일 수 있으므로 멀티 레벨 셀 제조의 용이성을 향상시킬 수 있다.Fourth, since cell distribution can be reduced, ease of multi-level cell manufacturing can be improved.

다섯째, 셀간 간섭을 줄일 수 있으므로 셀 균일도를 향상시킬 수 있다.Fifth, since cell interference can be reduced, cell uniformity can be improved.

여섯째, 플로팅 게이트의 스페이싱을 증가시키지 않고서도 셀간 간섭을 줄일 수 있으므로 플로팅 게이트와 소자분리막간 오버레이 마진(overlay margin) 감소를 방지할 수 있다. Sixth, intercell interference can be reduced without increasing the spacing of the floating gate, thereby reducing the overlay margin between the floating gate and the device isolation layer.

Claims (4)

소자분리막이 형성된 필드영역 및 터널산화막 및 제1 폴리실리콘막이 형성된 반도체 기판을 제공하는 단계;Providing a semiconductor substrate having a field region in which an isolation layer is formed and a tunnel oxide film and a first polysilicon film; 상기 제1 폴리실리콘막 및 상기 소자분리막의 일부를 덮도록 제2 폴리실리콘막 패턴을 형성하는 단계;Forming a second polysilicon film pattern to cover a portion of the first polysilicon film and the device isolation film; 상기 제2 폴리실리콘막 패턴의 양 측벽에 스페이서를 형성하는 단계;Forming spacers on both sidewalls of the second polysilicon layer pattern; 상기 스페이서를 식각마스크로 하여 상기 소자분리막을 소정깊이 식각하는 단계; Etching the device isolation layer by a predetermined depth using the spacer as an etch mask; 상기 스페이서를 제거하는 단계; 및Removing the spacers; And 상기 제2 폴리실리콘막 및 상기 소자분리막 상부에 유전체막 및 컨트롤 게이트를 형성하는 단계를 포함하는 플래쉬 메모리 소자의 형성방법.And forming a dielectric film and a control gate on the second polysilicon film and the device isolation film. 제 1항에 있어서,The method of claim 1, 상기 스페이서는 상기 제 2 폴리실리콘막이 형성된 반도체 기판상에 하드마스크막을 형성하고, 상기 하드마스크막을 에치백하여 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.And forming the hard mask layer on the semiconductor substrate on which the second polysilicon layer is formed and etching the hard mask layer. 제 2항에 있어서,The method of claim 2, 상기 하드마스크막을 폴리실리콘막, 산화막, 질화막 중 어느 하나를 이용하여 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.The hard mask film is formed by using any one of a polysilicon film, an oxide film, and a nitride film. 제 1항에 있어서, The method of claim 1, 플로팅 게이트는 상기 제1 및 제2 폴리실리콘막으로 구성되는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.And a floating gate is formed of the first and second polysilicon films.
KR1020050057865A 2005-06-30 2005-06-30 Method for fabricating flash memory device KR100685621B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050057865A KR100685621B1 (en) 2005-06-30 2005-06-30 Method for fabricating flash memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050057865A KR100685621B1 (en) 2005-06-30 2005-06-30 Method for fabricating flash memory device

Publications (2)

Publication Number Publication Date
KR20070002367A KR20070002367A (en) 2007-01-05
KR100685621B1 true KR100685621B1 (en) 2007-02-22

Family

ID=37869378

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050057865A KR100685621B1 (en) 2005-06-30 2005-06-30 Method for fabricating flash memory device

Country Status (1)

Country Link
KR (1) KR100685621B1 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111725213B (en) * 2019-03-18 2023-06-02 华邦电子股份有限公司 Semiconductor memory device and method for manufacturing the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001168306A (en) * 1999-12-09 2001-06-22 Toshiba Corp Non-volatile semiconductor memory device and its manufacturing method

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001168306A (en) * 1999-12-09 2001-06-22 Toshiba Corp Non-volatile semiconductor memory device and its manufacturing method

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
일본 공개특허공보 평13-168306호

Also Published As

Publication number Publication date
KR20070002367A (en) 2007-01-05

Similar Documents

Publication Publication Date Title
KR100680456B1 (en) Flash memory device and Method for fabricating the same
KR100842908B1 (en) Semiconductor device having recess gate and method of manufacturing the same
JP4664132B2 (en) Method for manufacturing flash memory device
US20070190726A1 (en) Semiconductor device and related fabrication method
KR100694973B1 (en) method for fabricating flash memory device
KR20050013214A (en) Conductive spacers extended floating gates
KR100762912B1 (en) Semiconductor device having asymmetry bulb type recess gate and method of manufacturing the same
KR100771805B1 (en) Method of manufacturing a flash memory device
KR100870339B1 (en) Method of manufacturing a flash memory device
KR100784081B1 (en) flash memory device and method for fabricating the same
TWI709253B (en) Semiconductor device and manufacturing method of the same
KR100608369B1 (en) Method of manufacturing MOSFET device in peripheral region
US11678484B2 (en) Semiconductor structure and manufacturing method thereof and flash memory
KR100685621B1 (en) Method for fabricating flash memory device
KR101071856B1 (en) Method of manufacturing a flash memory device
KR20090092927A (en) Semiconductor memory device and manufacturing method thereof
KR20080046483A (en) Semiconductor device and method of forming the same
KR100799039B1 (en) Method for fabricating flash memory device
US20050145920A1 (en) Non-volatile memory and fabricating method thereof
KR20060075442A (en) Method for fabricating flash memory device
KR100808800B1 (en) Semiconductor device and fabrication method thereof
KR100803494B1 (en) Method for fabricating flash memory device
KR100912992B1 (en) Method of forming a gate in semiconductor device
KR100702778B1 (en) Method for fabricating flash memory device
KR100277891B1 (en) Flash memory cell manufacturing method

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110126

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee