KR100795472B1

KR100795472B1 - Ｅｓｄ 보호를 제공하기 위한 ｒｃ-트리거 ｅｓｄ 파워클램프 회로 및 방법

Info

Publication number: KR100795472B1
Application number: KR1020060037088A
Authority: KR
Inventors: 허윤종
Original assignee: 허윤종
Priority date: 2005-11-16
Filing date: 2006-04-25
Publication date: 2008-01-21
Also published as: KR20070052185A; US20070109697A1; US7453676B2

Abstract

ESD 보호를 제공하기 위한 RC-트리거 ESD 파워 클램프 회로 및 방법에 관해 개시한다. 본 발명의 RC-트리거 정전 방전(ESD) 파워 클램프 회로 및 방법은, 제1 전압 레일 상의 ESD를 제2 전압 레일로 방출하는 클램핑 트랜지스터를 선택적으로 활성화시키는 래치를 가지는 제어회로를 이용한다.

ESD, 정전방전, RC-트리거, 클램프, 래치, 활성화, 시상수

Description

ＥＳＤ 보호를 제공하기 위한 ＲＣ-트리거 ＥＳＤ 파워 클램프 회로 및 방법 {RC-TRIGGERED ESD POWER CLAMP CIRCUIT AND METHOD FOR PROVIDING ESD PROTECTION}

도 1은 본 발명의 일 실시예에 따른 RC 트리거 정전 방전(ESD) 파워 클램프 회로의 구성도;

도 2는 본 발명의 다른 실시예에 따른 RC 트리거 ESD 파워 클램프 회로의 구성도; 및

도 3은 본 발명의 일 실시예에 따라 ESD 보호를 제공하는 방법을 나타내는 흐름도이다.

본 발명은 정전 방전(Electrostatic discharge; ESD)에 대한 보호를 제공하는 기술에 관한 것으로서, 특히 ESD 보호를 제공하기 위한 RC-트리거 ESD 파워 클램프 회로 및 방법에 관한 것이다.

정전 방전(Electrostatic discharge; ESD)은 집적 회로(IC) 칩으로 제조되는 소자들에 손상을 줄 수 있으며, 성능 열화 또는 불량을 야기하기도 한다. 따라서, IC 설계에 대한 많은 고심이 온칩(on-chip) ESD 보호분야에 집중되고 있다. 그러나, 더 빠른 속도, 더 작은 소자 크기 및 제품 신뢰성에 대한 점증하는 요구 때문에, 온칩 ESD 보호에 대한 중요성은 이제 IC 설계에서 중요해져 가고 있다.

중요한 온칩 ESD 보호 회로 중의 하나가 RC 트리거(RC-triggered) ESD 파워 클램프 회로이다. 종래의 RC 트리거 파워 클램프 회로는 N-채널 금속 산화물 반도체(NMOS) 클램핑 트랜지스터, 인버터(또는 인버터 체인) 및 RC 회로를 포함한다. NMOS 클램핑 트랜지스터는 VDD 레일과 VSS 레일 사이에 연결된다. RC 회로 역시 VDD 레일과 VSS 레일 사이에 연결된다. RC 회로는 저항 성분과 커패시터를 구비하는데, 이들은 VDD 레일과 VSS 레일 사이에 직렬로 연결된다. 저항 성분은 NMOS 또는 P-채널 금속 산화물 반도체(PMOS) 트랜지스터가 될 수 있다. 인버터의 출력부는 NMOS 클램핑 트랜지스터의 게이트에 연결되며, 인버터의 입력부는 저항 성분과 커패시터 사이의 노드에서 RC 회로의 출력부에 연결된다.

정상 작동 하에서 파워-업 동안에 VDD의 상승시간(rise time)은 밀리초 범위에 있다. VDD의 이러한 상승 시간은 RC 지연 회로의 RC 지연보다 더 길기 때문에, RC 회로의 출력부는 VDD 파워 레일과 같은 전위에 있게 되고, 따라서, NMOS 클램핑 트랜지스터는 켜지지 않고 오프 상태에 머무르게 된다. 그러나, 상승 시간이 서브 마이크로초 범위에 있는 양의 ESD가 VDD 레일 상에 나타날 때, RC 회로와 인버터가 작동하여 NMOS 클램핑 트랜지스터를 켜서 ESD가 NMOS 클램핑 트랜지스터를 거쳐 VSS 레일로 가도록 함으로써 ESD가 아래쪽 소자들에 도달하는 것을 방지한다. 이렇게 ESD가 일어난 후에, NMOS 클램핑 트랜지스터는 정상 작동을 계속할 수 있도록 다시 꺼진다.

종래의 RC 트리거 파워 클램프 회로에 대한 우려 사항은, VDD 레일에서 전압 오버슈트(overshoot)가 발생하거나 VDD 파워-업 상승시간이 극히 빠른 (마이크로초 범위) 경우, NMOS 클램핑 트랜지스터의 잘못된 트리거링이 정상 작동 동안에 생길 수 있다는 것이다. 종래의 RC 트리거 파워 클램프 회로에 대한 또 다른 우려 사항은, RC 시상수(time constant)가 상대적으로 짧다는 것이다. 이러한 ESD 보호 회로에서 RC 시상수는 길수록 좋은데, 그 이유는 긴 시상수가 NMOS 클램핑 트랜지스터를 거쳐 ESD를 방출할 더 많은 시간을 제공하기 때문이다. 시상수를 길게 하는 것은 커패시터 크기를 늘림으로써 달성할 수도 있다. 그러나, 커패시터를 이렇게 크게 하는 것은 칩이 차지하는 귀중한 영역의 상당 부분을 요구하는 것이어서, RC 트리거 회로 기반의 ESD 해결방안을 적용할 수 없게 만든다.

이러한 우려 사항들의 견지에서, 잘못된 트리거링은 줄이고 RC 시상수는 늘리는 ESD 보호를 제공하는 RC-트리거 파워 클램프 회로 및 방법을 제공할 필요가 있다.

ESD 보호를 제공하기 위한 RC-트리거 정전 방전(ESD) 파워 클램프 회로 및 방법이 제1 전압 레일 상의 ESD를 제2 전압 레일로 방출하는 클램핑 트랜지스터를 선택적으로 활성화시키는 제어회로를 이용한다. 이 제어회로는 클램핑 트랜지스터를 선택적으로 활성화 및 비활성화시키는 래치(latch)와 인에이블(enable) 및 디스에이블(disable) 스위치들을 포함한다. 인에이블 스위치는 트랜지스터와 직렬 연결된 다단 다이오드(cascaded diode)로 이루어지는데, 이는 매우 빠른 VDD 파워의 순간적 이상이나 0.5㎲에 이르는 상승시간을 가진 VDD 파워 업 동안에도 클램핑 트랜지스터가 확실히 꺼지게 해준다. 래치는 다단 다이오드에 의해 야기되는 전압 손실 없이 클램핑 트랜지스터가 작동되게 해준다. 따라서, 래치는 활성화 또는 비활성화에 대한 명료한 신호를 클램핑 트랜지스터에 허용해 준다. 또한, RC 시상수는 래치 회로에 있는 소자들의 비율을 조정함으로써 증가될 수 있다.

본 발명의 일 실시예에 따른 ESD 보호 회로는, 제1 전압 레일 상의 ESD에 대응하는 RC 기반 신호를 생성하도록 제1 전압 레일에 연결되는 RC 회로와, 상기 제1 전압 레일과 제2 전압 레일 사이에 연결된 클램핑 트랜지스터와, 상기 RC 회로와 클램핑 트랜지스터 사이에 연결된 제어 회로를 구비한다. 상기 제어 회로는 제1 및 제2 단자를 가지는 래치를 포함한다. 상기 래치의 제1 단자는 상기 클램핑 트랜지스터에 연결된다. 상기 제어 회로는 상기 RC 회로에서 나오는 RC 기반 신호에 대응하여 상기 래치의 제1 및 제2 단자들 중의 어느 하나를 제1 전압 레일에 선택적으로 연결시키도록 구성되어 있어서 제1 전압 레일 상의 ESD를 제2 전압 레일로 방출하도록 상기 클램핑 트랜지스터를 선택적으로 활성화시킨다.

본 발명의 다른 실시예에 따른 ESD 보호 회로는, RC 지연 유닛과 다수의 클램핑 유닛을 구비한다. RC 지연 유닛은, 제1 전압 레일 상의 ESD에 대응하는 RC 기반 신호를 생성하도록 제1 전압 레일에 연결된다. RC 지연 유닛은 RC 기반 신호를 전송하는 출력부를 포함한다. 클램핑 유닛들의 각각은, 제1 전압 레일과 제2 전압 레일 사이를 연결하는 클램핑 트랜지스터와, 이 클램핑 트랜지스터에 연결되는 제어 회로를 구비한다. 제어 회로는 제1 및 제2 단자들을 가지는 래치를 포함한다. 래치의 제1 단자는 클램핑 트랜지스터에 연결된다. 상기 제어 회로는 상기 RC 지연 유닛에서 나오는 RC 기반 신호에 대응하여 상기 래치의 제1 및 제2 단자들 중의 어느 하나를 제1 전압 레일에 선택적으로 연결시키도록 구성되어 있어서 제1 전압 레일 상의 ESD를 제2 전압 레일로 방출하도록 상기 클램핑 트랜지스터를 선택적으로 활성화시킨다.

본 발명의 일 실시예에 따른 ESD 보호 제공방법은, 제1 전압 레일 상의 ESD에 대응하여 RC 기반 신호를 생성하는 단계와, RC 기반 신호를 사용하여 클램핑 트랜지스터의 제어 단자를 제1 신호 경로를 통해 제1 전압 레일에 연결시켜 클램핑 트랜지스터를 활성화함으로써 제1 전압 레일에서 클램핑 트랜지스터를 거쳐 제2 전압 레일까지 도전 경로를 제공하는 단계와, RC 기반 신호를 이용하여 래치의 제1 단자가 제2 신호 경로를 거쳐 제1 전압 레일에 연결되게 하여 래치의 제1 단자에 제1 신호를 형성하는 단계와, 래치의 제1 단자에서의 제1 신호에 대응하여 클램핑 트랜지스터의 제어 단자와 제1 신호 경로에 연결된 래치의 제2 단자에 제2 신호를 형성하여 클램핑 트랜지스터를 비활성화함으로써 제1 전압 레일에서 제2 전압 레일 로 가는 도전 경로를 단절시키는 단계를 구비한다.

이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명한다.

도 1을 참조하면, 본 발명의 일 실시예에 따른 RC 트리거 정전 방전(ESD) 파워 클램프 회로(100)이 도시되어 있다. RC 트리거 ESD 파워 클램프 회로(100)는 IC 칩 상의 소자에 대해 온칩(on-chip) ESD 보호를 제공하도록 집적회로(IC) 칩으로 통합될 수 있는 ESD 보호 회로이다. RC 트리거 ESD 파워 클램프 회로(100)의 설계는 ESD와 무관한 요동에 의해 야기되는 잘못된 트리거링을 방지할 수 있게 해 준다. 또한, RC 트리거 ESD 파워 클램프 회로(100)의 설계는 RC 시상수를 증가하게 해 주는데, 이는 회로가 ESD를 방출하기에 충분한 시간을 갖게 해 준다.

도 1에 도시된 바와 같이, RC 트리거 ESD 파워 클램프 회로(100)는 RC 지연 유닛(102)과 클램핑 유닛(104)을 포함한다. RC 지연 유닛(102)은, 고 전압 레일(106), 예컨대 VDD 레일 상의 양의 ESD에 대응하여 RC 기반 신호를 생성하도록 동작한다. 클램핑 유닛(104)은 RC 지연 유닛(102)으로부터 RC 기반 신호를 받아들이고, RC 기반 신호에 대응하여 고 전압 레일(106)에서 저 전압 레일(108), 예컨대 VSS 레일까지 도전 경로를 만들어서 고 전압 레일 상의 ESD가 저 전압 레일로 가도록 한다. 이러한 방식으로, ESD가 안전하게 저 전압 레일(108)로 방출되어 고 전압 레일(106)에 연결된 소자들(미도시)이 자신들에 구조적 손상을 줄 수도 있는 ESD로부터 보호받게 된다.

RC 지연 유닛(102)은 RC 회로(110)와 인버터들(112 및 114)을 구비한다. RC 회로(102)는 저항 성분(116)과 커패시터 성분(118)을 포함하는데, 이들은 VDD 레일(106)과 VSS 레일(108) 사이에 직렬로 연결되어 있다. 구현례에 있어서, 저항 성분(116)은 하나 또는 그 이상의 직렬 트랜지스터들, 예컨대 N-채널 금속 산화물 반도체(NMOS)들일 수 있다. 저항 성분(116)은 VDD 레일(106)에 연결되어 있으며, 커패시터 성분(118)은 VSS 레일(108)에 연결되어 있다. 인버터들(112 및 114)은 저항 성분(116)과 커패시터 성분(118) 사이의 노드(120)에서 RC 지연 유닛(102)의 출력부(122)까지 직렬로 연결되어 있다. 특히, 인버터(112)는 노드(120)에 연결되는데 반하여, 인버터(114)는 RC 지연 유닛(102)의 출력부(122)에 연결된다.

클램핑 유닛(104)은 제어 회로(124)와 클램핑 트랜지스터(126)를 구비한다. 제어 회로(124)는 인에이블 스위치(123), 디스에이블 스위치(125), 인버터(136) 및 래치(138)를 포함한다. 인에이블 스위치(123)는 P-채널 금속 산화물 반도체(PMOS) 트랜지스터들(128 및 130)을 구비한다. PMOS 트랜지스터들(128 및 130)은 VDD 레일(106)과 래치(108) 사이에 연결된 신호 경로(140) 상에 직렬로 연결되어 있다. 아래에 설명하는 바와 같이, PMOS 트랜지스터(130)는 필요시 클램핑 트랜지스터(126)를 켜는 스위치로서 동작한다. PMOS 트랜지스터(128)는 PMOS 트랜지스터(130)와 직렬로 다단 PMOS 다이오드를 갖추고 있어서, 매우 빠른 VDD 파워의 순간적 이상이나 0.5㎲에 이르는 상승시간을 가진 VDD 파워 업 동안에도 클램핑 트랜지스터(126)가 확실히 꺼지게 해준다. PMOS 트랜지스터(128)의 소스는 VDD 레일(106)에 연결되는 한편, PMOS 트랜지스터(128)의 드레인은 PMOS 트랜지스터(130)의 소스에 연결된다. PMOS 트랜지스터(128)의 제어 단자 또는 게이트는 그의 드레 인에 연결된다. PMOS 트랜지스터(130)의 드레인은 래치(138)의 단자(142)에 연결된다. 마찬가지로, 디스에이블 스위치(125)는 PMOS 트랜지스터들(132 및 134)을 구비하는데, 이들은 VDD 레일(106)과 래치(108) 사이에 연결된 신호 경로(144) 상에 직렬로 연결되어 있다. 아래에 설명하는 바와 같이, PMOS 트랜지스터(134)는 필요시 클램핑 트랜지스터(126)를 끄는 스위치로서 동작한다. PMOS 트랜지스터(132)의 소스는 VDD 레일(106)에 연결되는 한편, PMOS 트랜지스터(132)의 드레인은 PMOS 트랜지스터(134)의 소스에 연결된다. PMOS 트랜지스터(132)의 게이트는 그의 드레인에 연결된다. PMOS 트랜지스터(134)의 드레인은 래치(138)의 단자(146)에 연결된다. 인버터(136)는 RC 지연 유닛(102)의 출력부(132)와 연결되어 있는 클램핑 유닛(104)의 입력부(148)와 신호 경로(144) 상의 PMOS 트랜지스터(134)의 게이트 사이에 연결되어 있다. 따라서, 인버터(136)의 입력부는 RC 지연 유닛(102)의 출력부(122)에 연결되며, 인버터(136)의 출력부는 PMOS 트랜지스터(134)의 게이트에 연결된다. 또한, 인버터(136)의 입력부는 신호 경로(140) 상의 PMOS 트랜지스터(130)의 게이트에 연결되어 있다. 래치(138)는 두 개의 인버터들(150 및 152)을 구비하는데, 이들은 이 인버터들 중의 어느 하나의 출력부가 다른 인버터의 입력부에 연결되는 방식으로 연결되어 있다. 따라서, 인버터(150)의 입력부는 인버터(152)의 출력부에 연결되며, 인버터(150)의 출력부는 인버터(152)의 입력부에 연결된다. 인버터(150)의 출력부와 인버터(152)의 입력부는 래치(138)의 단자(146)에 연결되는 한편, 인버터(150)의 입력부와 인버터(152)의 출력부는 그 래치의 다른 단자(142)에 연결된다. 따라서, 래치(138)의 단자들(142 및 146) 중의 어느 하나가 전압에 대해 "하이(high)"인 경우에, 그 래치의 다른 단자는 전압에 대해"로우(low)"가 된다. 마찬가지로, 래치(138)의 단자들(142 및 146) 중의 어느 하나가 "로우"인 경우에, 그 래치의 다른 단자는 "하이"가 된다. 결과적으로, 래치(138)의 단자들(142 및 146)에는 반대 신호가 나타나게 된다. 래치(138)는 다단 PMOS 다이오드, 예컨대 PMOS 트랜지스터(128)에 의해 야기되는 전압 손실 없이 클램핑 트랜지스터(126)가 작동되게 해준다. 그러므로, 래치(138)는 활성화 또는 비활성화를 위한 명료한 신호가 클램핑 트랜지스터(126)에 가해지게 해준다.

클램핑 트랜지스터(126)는 VDD 레일(106)과 VSS 레일(108) 사이에 연결된다. 이 실시예에서는, 클램핑 트랜지스터(126)가 NMOS 트랜지스터이다. 그러나, 다른 실시예에서는, 클램핑 트랜지스터(126)가 PMOS 트랜지스터일 수도 있다. 클램핑 트랜지스터(126)의 드레인은 VDD 레일(106)에 연결되는 한편, 이 클램핑 트랜지스터의 소스는 VSS 레일(108)에 연결된다. 클램핑 트랜지스터(126)의 게이트는 신호 경로(140) 상의 노드(154)에 연결되는데, 이 노드는 PMOS 트랜지스터(130)와 래치(138)의 단자(142) 사이에 위치한다.

정상 작동 상태 동안에, RC 지연 유닛(102)의 노드(120)에서 전압 형태의 신호는 VDD에서 저항 성분(116)에 걸친 전압 강하를 뺀 것이 되는데, 저항 성분을 통하여 흐르는 전류가 매우 작기 때문에 이는 거의 0이다. 노드(120)에서 이 신호는 로직 "하이"와 동등하다. 따라서, RC 지연 유닛(102)의 출력부(122)에서와 PMOS 트랜지스터(130)에서의 전압도 역시 "하이"가 되는데, 이는 PMOS 트랜지스터(130)를 비활성화시킨다("끈다"). 하지만, 인버터(136) 때문에, PMOS 트랜지스터(134)의 게 이트에서의 전압은 "로우"가 되는데, 이는 PMOS 트랜지스터(134)를 활성화시키고("켜고") 래치(138)의 단자(146)에서의 전압을 "하이"가 되게 만든다. 래치(138)의 작동 때문에, 래치(138)의 다른쪽 단자(142)에서의, 즉 NMOS 클램핑 트랜지스터(126)의 게이트에서의 전압은 "로우"가 되는데, 이는 클램핑 트랜지스터(126)가 꺼지게 한다. NMOS 클램핑 트랜지스터(126)가 "꺼지기" 때문에, RC 트리거 ESD 파워 클램프 회로(100)는 효과적으로 비활성화된다.

VDD 레일(106) 상에 양의 ESD가 들어오면, 이 VDD 레일 상의 전압은 거의 즉각적으로 상승하게 된다. 그런데, RC 시간, 즉 RC 시상수에 상응하는 시간이 경과할 때 까지 노드(120)에서의 전압은 VDD 레일(106)에 비례하여 "로우"가 되게 된다. 노드(120)에서의 전압이 "로우"이기 때문에, RC 지연 유닛(102)의 출력부(122) 및 PMOS 트랜지스터(130)의 게이트에서의 전압도 역시 "로우"가 되어, PMOS 트랜지스터(130)를 켜게 된다. PMOS 트랜지스터(128)도 역시 켜지고, NMOS 클램핑 트랜지스터(126)의 게이트에서의 전압이 "하이"가 되는데, 그 이유는 VDD 레일(106) 상의 전압이 PMOS 트랜지스터들(128 및 130)을 통하여 지나갈 것이기 때문이다. NMOS 클램핑 트랜지스터(126)의 게이트에서의 "하이"신호는 NMOS 클램핑 트랜지스터를 켜주는데, 이는 VDD 레일(106)에서 NMOS 클램핑 트랜지스터를 거쳐 VSS 레일(108)까지 도전 경로를 제공한다. 이 도전 경로는 VDD 레일(106) 상의 ESD가 NMOS 클램핑 트랜지스터(126)를 거쳐 VSS 레일(108)로 방출되도록 해준다.

RC 시간의 경과 후에, 노드(120)에서의 전압은 "하이"에 있게 되는데, 이는 RC 지연 유닛(102)의 출력부(122) 및 PMOS 트랜지스터(130)의 게이트에서의 전압도 역시 "하이"가 되어, PMOS 트랜지스터(130)를 끄게 만든다는 것을 의미한다. 그러나, 인버터(136) 때문에 PMOS 트랜지스터(134)의 게이트에서의 전압은 "로우"가 될 것인데, 이는 PMOS 트랜지스터(134)를 켜게 하며, 래치(138)의 단자(146)에서의 전압을 "하이"로 끌어 올린다. 래치(138)의 작동 때문에, 이 래치의 다른쪽 단자(142) 및 NMOS 클램핑 트랜지스터(126)의 게이트에서의 전압은 "로우"가 되어, NMOS 클램핑 트랜지스터를 끄게 한다.

종래기술보다 우월한 RC 트리거 ESD 파워 클램프 회로(100)의 몇가지 장점에 대해 설명하기로 한다. 종래의 RC 트리거 ESD 파워 클램프 회로들의 주된 단점은 클램핑 트랜지스터의 잘못된 트리거링이 일어난다는 것이다. RC 트리거 ESD 파워 클램프 회로(100)에서, NMOS 클램핑 트랜지스터(126)의 활성화를 제어하는 PMOS 트랜지스터(130)에 연결되는 PMOS 트랜지스터(128)의 존재로 인하여 클램핑 트랜지스터의 잘못된 트리거링이 방지된다. PMOS 트랜지스터(128)의 묶여진 게이트 및 드레인과 스레시홀드(threshold)에 의해 PMOS 트랜지스터(128)에 걸친 전압 강하는 NMOS 클램핑 트랜지스터(126)가 잘못되게 켜지는 것을 방지해 준다.

종래의 RC 트리거 ESD 파워 클램프 회로들의 또 다른 단점은 일단 트리거되면 종종 이들을 끄기가 어렵다는 것이다.

NMOS 클램핑 트랜지스터(126)의 게이트에 연결된 래치(138)의 존재는, ESD가 VSS 레일(108)로 방출되고 난 후에, RC 트리거 ESD 파워 클램프 회로(100)가 클램핑 트랜지스터를 신속하게 끄도록 해준다. 또한, 신호 경로(140) 상의 PMOS 트랜지스터들(128 및 130)과 신호 경로(144) 상의 PMOS 트랜지스터들(132 및 134)와 더불 어 래치(138)는 NMOS 클램핑 트랜지스터(126)의 게이트에서의 전압이 모호한 상태가 아닌 확실한 "하이" 또는 "로우"가 되도록 해 준다. 더욱이, 래치(138)는 래치 내의 소자들의 비율, 예컨대 래치 내의 PMOS 및 NMOS 소자들의 비율을 조정함으로써 RC 트리거 ESD 파워 클램프 회로(100)의 RC 시상수가 증가하게 해준다.

도 1에 도시된 실시예에서, RC 트리거 ESD 파워 클램프 회로(100)는 단일 RC 지연 유닛과 단일 클램핑 유닛을 포함하는데, 이들은 함께 ESD 보호를 제공하도록 작동한다. 그러나, 다른 실시예들에서, 본 발명에 따른 RC 트리거 ESD 파워 클램프 회로는 단일 RC 지연 유닛과 함께 작동하는 복수의 클램핑 유닛들을 포함할 수도 있다. 즉, 하나의 RC 지연 유닛이 다수의 클램핑 유닛들 사이에서 공유된다. 이러한 RC 트리거 ESD 파워 클램프 회로가 도 2에 도시되어 있다.

도 2에, 본 발명의 다른 실시예에 따른 RC 트리거 ESD 파워 클램프 회로(200)가 도시되어 있다. 도 1에 사용된 참조번호들과 동일한 것들이 유사 구성요소를 나타내기 위해 도 2에 사용된다. RC 트리거 ESD 파워 클램프 회로(100)는 하나의 RC 지연 유닛(202)과 다수의 클램핑 유닛들(204A, 204B ...)을 포함한다. RC 트리거 ESD 파워 클램프 회로(200)의 RC 지연 유닛(202)은 RC 트리거 ESD 파워 클램프 회로(100)의 RC 지연 유닛(102)과 구조적으로 유사하며 RC 지연 유닛(102)과 마찬가지 방식으로 작동한다. RC 트리거 ESD 파워 클램프 회로(200)의 클램핑 유닛들(204A, 204B ...)의 각각 역시 RC 트리거 ESD 파워 클램프 회로(100)의 클램핑 유닛(104)과 구조적으로 유사하며 클램핑 유닛(104)과 마찬가지 방식으로 작동한다. 이 실시예에서, RC 지연 유닛(202)의 출력부(222)는 클램핑 유닛들(204A, 204B ...)의 각각의 입력부(248)에 연결되어 있다. 따라서, RC 지연 유닛(202)의 RC 기반 신호는 모든 클램핑 유닛들(204A, 204B ...)에 의해 사용되어 각각의 NMOS 클램핑 트랜지스터들(126)을 선택적으로 활성화 및 비활성화시키게 된다. 클램핑 유닛들(204A, 204B ...)의 각각에 있는 지정된 인에이블 스위치(123) 때문에, RC 지연 유닛의 출력을 클램핑 유닛들에 전달하는 RC 지연 유닛(202)과 클램핑 유닛들(204A, 204B ...) 사이의 연결에 의해 야기되는 RC 시간 지연은 각 클램핑 유닛에 분산된 NMOS 클램핑 트랜지스터(126)의 균일한 점등(turn-on)을 방해하지 않는다.

클램핑 유닛들(204A, 204B ...)은 취약한 영역들에 ESD 보호를 제공하기 위해 IC 칩 상의 서로 다른 곳들에 전략적으로 위치시킬 수 있다. 각각의 클램핑 유닛들(204A, 204B ...)이 개별 RC 지연 유닛을 필요로 하지 않기 때문에, RC 트리거 ESD 파워 클램프 회로(200)는 동등한 ESD 보호를 제공함에 있어서 종래의 RC 트리거 ESD 파워 클램프 회로들에 비해 더 작은 IC 칩 상의 지역을 필요로 한다. 이와 같이 공유되는 RC 지연 유닛 설계는 IC 칩 상의 지역에 대한 효과적인 사용이 되는데, 이는 레이아웃 영역을 상당히 감소시키는 결과를 가져온다. 오직 하나의 RC 지연 유닛(202)만을 가지는 RC 트리거 ESD 파워 클램프 회로(200)는 통상의 IC 칩에도 사용될 수 있다. 그러나, 큰 IC 칩들에 대해서는, RC 트리거 ESD 파워 클램프 회로(200)가 다수의 RC 지연 유닛들을 포함하도록 개조되어 더 많은 수의 클램핑 유닛들을 지원하게 할 수 있다.

본 발명의 실시예에 따라 ESD 보호를 제공하는 방법을 도 3의 흐름도를 참조 하여 설명한다.

블록 302에서, RC 기반 신호가 제1 전압 레일, 예컨대 VDD 레일 상의 ESD에 대응하여 생성된다. 그 다음, 블록 304에서, RC 기반 신호를 사용하여 클램핑 트랜지스터의 제어 단자가 제1 신호 경로를 통해 제1 전압 레일에 연결되어 클램핑 트랜지스터가 활성화된다. 클램핑 트랜지스터의 활성화는 제1 전압 레일에서 클램핑 트랜지스터를 거쳐 제2 전압 레일, 예컨대 VSS 레일까지 도전 경로를 제공하여 ESD가 제2 전압 레일로 방출되게 해준다. 그 다음, 블록 306에서, 래치의 제1 단자가 RC 기반 신호를 이용하여 제2 신호 경로를 거쳐 제1 전압 레일에 연결되어 래치의 제1 단자에 제1 신호를 형성한다. 그 다음, 블록 308에서, 래치의 제1 단자에서의 제1 신호에 대응하여 클램핑 트랜지스터의 제어 단자와 제1 신호 경로에 연결된 래치의 제2 단자에 제2 신호가 형성되어 클램핑 트랜지스터가 비활성화된다. 클램핑 트랜지스터의 비활성화는 제1 전압 레일에서 제2 전압 레일로 가는 도전 경로를 단절시킨다.

본 발명의 특정 실시예들이 위와 같이 도시되고 설명되었지만, 본 발명이 이와 같이 도시되고 설명된 특정 형태나 장치에 한정되는 것은 아니다. 예를 들어, 본 발명에 따른 RC 트리거 ESD 파워 클램프 회로들(100 및 200)은 PMOS 및 NMOS 트랜지스터들 이외의 다른 유형의 트랜지스터들, 예컨대 바이폴라 트랜지스터들이나 HEMT(High Electron Mobility Transistor)들을 사용할 수도 있다. 본 발명의 범위는 여기에 부가된 청구항들과 그 균등물들에 의해 규정될 것이다.

따라서, 본 발명에 따르면, 안정된 ESD 보호가 제공되기 때문에, IC 칩으로 제조되는 소자들에 가해지는 손상, 성능 열화 등을 안정되게 방지할 수 있다.

Claims

제1 전압 레일 상의 ESD에 대응하는 RC 기반 신호를 생성하도록 제1 전압 레일에 연결되는 RC 회로와;

상기 제1 전압 레일과 제2 전압 레일 사이에 연결된 클램핑 트랜지스터와;

상기 RC 회로와 상기 클램핑 트랜지스터 사이에 연결되는 제어 회로로서, 상기 제어 회로가 제1 및 제2 단자들을 가지는 래치를 포함하며, 상기 래치의 제1 단자는 상기 클램핑 트랜지스터에 연결되며, 상기 제어 회로는 상기 RC 회로에서 나오는 RC 기반 신호에 대응하여 상기 래치의 제1 및 제2 단자들 중의 어느 하나를 제1 전압 레일에 선택적으로 연결시키도록 구성되어 있어서 제1 전압 레일 상의 ESD를 제2 전압 레일로 방출하도록 상기 클램핑 트랜지스터를 선택적으로 활성화시키는 제어 회로;

를 구비하는 정전 방전 보호회로.
제1항에 있어서, 상기 RC 회로가 상기 제1 전압 레일과 상기 제2 전압 레일 사이에 직렬로 연결된 저항성분과 커패시터 성분을 포함하는 것을 특징으로 하는 정전 방전 보호회로.
제1항에 있어서, 상기 래치가 제1 및 제2 인버터들을 포함하는데, 상기 제1 인버터의 입력부가 상기 제2 인버터의 출력부와 연결되며, 상기 제1 인버터의 출력 부가 상기 제2 인버터의 입력부와 연결되는 방식으로 인버터들이 연결되는 것을 특징으로 하는 정전 방전 보호회로.
제1항에 있어서, 상기 제어 회로가 상기 제1 전압 레일과 상기 래치의 상기 제1 단자 사이의 제1 신호 경로 상에 제1 트랜지스터를 포함하며, 상기 제어 회로가 상기 제1 전압 레일과 상기 래치의 상기 제2 단자 사이의 제2 신호 경로 상에 제2 트랜지스터를 더 포함하며, 상기 제1 및 제2 트랜지스터들이 상기 RC 회로에서 나온 상기 RC 기반 신호에 대응하여 연결되는 것을 특징으로 하는 정전 방전 보호회로.
제4항에 있어서, 상기 제어 회로가 상기 제1 전압 레일과 상기 제1 트랜지스터 사이의 상기 제1 신호 경로에 있는 제3 트랜지스터와 상기 제1 전압 레일과 상기 제2 트랜지스터 사이의 상기 제2 신호 경로에 있는 제4 트랜지스터를 포함하는 것을 특징으로 하는 정전 방전 보호회로.
제4항에 있어서, 상기 제어 회로가 입력부 및 출력부를 가지는 인버터를 포함하되, 상기 인버터의 상기 입력부는 상기 RC 회로와 상기 제1 트랜지스터의 제어 단자와 연결되며, 상기 인버터의 상기 출력부는 상기 제2 트랜지스터의 제어 단자와 연결되는 것을 특징으로 하는 정전 방전 보호회로.
제1항에 있어서, 상기 RC 회로와 상기 제어 회로 사이에 연결되는 적어도 하나의 인버터를 더 구비하는 것을 특징으로 하는 정전 방전 보호회로.
제1항에 있어서,

상기 제1 전압 레일과 제2 전압 레일 사이에 연결된 제2 클램핑 트랜지스터와;

상기 RC 회로와 제2 클램핑 트랜지스터 사이에 연결된 제2 제어 회로로서, 상기 제2 제어 회로가 제1 및 제2 단자들을 가지는 또 다른 래치를 포함하며, 상기 또 다른 래치의 상기 제1 단자는 상기 제2 클램핑 트랜지스터에 연결되며, 상기 RC 회로에서 나오는 상기 RC 기반 신호에 대응하여 상기 또 다른 래치의 상기 제1 및 제2 단자들 중의 어느 하나를 상기 제1 전압 레일에 선택적으로 연결시키도록 구성되어 있어서 상기 제2 클램핑 트랜지스터를 선택적으로 활성화시키는 제2 제어 회로;

를 더 구비하는 것을 특징으로 하는 정전 방전 보호회로.
제1 전압 레일 상의 ESD에 대응하는 RC 기반 신호를 생성하도록 제1 전압 레일에 연결되며, 상기 RC 기반 신호를 전송하는 출력부를 포함하는 RC 지연 유닛과;

복수의 클램핑 유닛들로서, 상기 클램핑 유닛들의 각각이 상기 RC 기반 신호를 수신하도록 상기 RC 지연 유닛의 상기 출력부에 연결되며, 상기 클램핑 유닛들 의 각각이:

상기 제1 전압 레일과 제2 전압 레일 사이를 연결하는 클램핑 트랜지 스터와;

상기 클램핑 트랜지스터에 연결되는 제어 회로로서, 상기 제어 회로 가 제1 및 제2 단자들을 가지는 래치를 포함하며, 상기 래치의 상기 제1 단 자는 상기 클램핑 트랜지스터에 연결되며, 상기 제어 회로가 상기 RC 지연 유닛에서 나오는 RC 기반 신호에 대응하여 상기 래치의 상기 제1 및 제2 단 자들 중의 어느 하나를 상기 제1 전압 레일에 선택적으로 연결시키도록 구성 되어 있어서 상기 제1 전압 레일 상의 ESD를 상기 제2 전압 레일로 방출하도 록 상기 클램핑 트랜지스터를 선택적으로 활성화시키는 제어 회로;를 구비하 는 복수의 클램핑 유닛들;

을 구비하는 정전 방전 보호회로.
제9항에 있어서, 상기 RC 지연 유닛이 상기 제1 전압 레일과 상기 제2 전압 레일 사이에 직렬로 연결된 저항성분과 커패시터 성분을 포함하는 것을 특징으로 하는 정전 방전 보호회로.
제10항에 있어서, 상기 RC 지연 유닛이 상기 저항성분과 상기 출력부 사이에 연결되는 적어도 하나의 인버터를 더 포함하는 것을 특징으로 하는 정전 방전 보호회로.
제9항에 있어서, 상기 래치가 제1 및 제2 인버터들을 포함하는데, 상기 제1 인버터의 입력부가 상기 제2 인버터의 출력부와 연결되며, 상기 제1 인버터의 출력부가 상기 제2 인버터의 입력부와 연결되는 방식으로 인버터들이 연결되는 것을 특징으로 하는 정전 방전 보호회로.
제9항에 있어서, 상기 제어 회로가 상기 제1 전압 레일과 상기 래치의 상기 제1 단자 사이의 제1 신호 경로 상에 제1 트랜지스터를 포함하며, 상기 제어 회로가 상기 제1 전압 레일과 상기 래치의 상기 제2 단자 사이의 제2 신호 경로 상에 제2 트랜지스터를 더 포함하며, 상기 제1 및 제2 트랜지스터들이 상기 RC 지연 유닛에서 나온 상기 RC 기반 신호에 대응하여 연결되는 것을 특징으로 하는 정전 방전 보호회로.
제13항에 있어서, 상기 제어 회로가 상기 제1 전압 레일과 상기 제1 트랜지스터 사이의 상기 제1 신호 경로에 있는 제3 트랜지스터와 상기 제1 전압 레일과 상기 제2 트랜지스터 사이의 상기 제2 신호 경로에 있는 제4 트랜지스터를 포함하는 것을 특징으로 하는 정전 방전 보호회로.
제13항에 있어서, 상기 제어 회로가 입력부 및 출력부를 가지는 인버터를 포함하되, 상기 인버터의 상기 입력부는 상기 RC 지연 유닛과 상기 제1 트랜지스터의 제어 단자와 연결되며, 상기 인버터의 상기 출력부는 상기 제2 트랜지스터의 제어 단자와 연결되는 것을 특징으로 하는 정전 방전 보호회로.
제1 전압 레일 상의 정전 방전에 대응하여 RC 기반 신호를 생성하는 단계와;

상기 RC 기반 신호를 사용하여 클램핑 트랜지스터의 제어 단자를 제1 신호 경로를 통해 상기 제1 전압 레일에 연결시켜 상기 클램핑 트랜지스터를 활성화함으로써 상기 제1 전압 레일에서 상기 클램핑 트랜지스터를 거쳐 제2 전압 레일까지 도전 경로를 제공하는 단계와;

상기 RC 기반 신호를 이용하여 래치의 제1 단자가 제2 신호 경로를 거쳐 상기 제1 전압 레일에 연결되게 하여 상기 래치의 상기 제1 단자에 제1 신호를 형성하는 단계와;

상기 래치의 상기 제1 단자에서의 상기 제1 신호에 대응하여 상기 클램핑 트랜지스터의 상기 제어 단자와 상기 제1 신호 경로에 연결된 상기 래치의 제2 단자에 제2 신호를 형성하여 상기 클램핑 트랜지스터를 비활성화함으로써 상기 제1 전압 레일에서 상기 제2 전압 레일로 가는 상기 도전 경로를 단절시키는 단계;

를 구비하는 정전 방전 보호 제공방법.
제16항에 있어서, 상기 클램핑 트랜지스터의 상기 제어 단자를 연결하는 단계가 상기 RC 기반 신호를 이용하여 상기 제1 전압 레일과 상기 래치 사이의 상기 제1 신호 경로 상의 제1 트랜지스터를 활성화시키는 단계를 포함하는 것을 특징으 로 하는 정전 방전 보호 제공방법.
제17항에 있어서, 상기 래치의 상기 제1 단자를 연결하는 단계가 상기 RC 기반 신호를 이용하여 상기 제1 전압 레일과 상기 래치 사이의 상기 제2 신호 경로 상의 제2 트랜지스터를 활성화시키는 단계를 포함하는 것을 특징으로 하는 정전 방전 보호 제공방법.
제16항에 있어서, 상기 래치가 제1 및 제2 인버터들을 포함하는데, 상기 제1 인버터의 입력부가 상기 제2 인버터의 출력부와 연결되며, 상기 제1 인버터의 출력부가 상기 제2 인버터의 입력부와 연결되는 방식으로 인버터들이 연결되는 것을 특징으로 하는 정전 방전 보호 제공방법.
제16항에 있어서, 상기 래치의 상기 제1 단자에서의 상기 제1 신호와 상기 래치의 상기 제2 단자에서의 상기 제2 신호가 반대 신호들인 것을 특징으로 하는 정전 방전 보호 제공방법.