KR100795015B1 - Circuit for generating power of sense amp driver in semiconductor memory apparatus - Google Patents

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Abstract

A circuit for generating a sense amplifier driver operation voltage in a semiconductor memory device is provided to control over-driving time according to the level of an external voltage. A core voltage generation unit(200) applies a core voltage as an operation voltage of a sense amplifier driver. An over driver unit(100) over-drives the operation voltage level with an external voltage level during the time corresponding to the external voltage level when an active signal is enabled. The over driver unit includes a voltage sensing part(110) generating a plurality of sensing signals by comparing the external voltage with a reference voltage when the active signal is enabled, a pulse generation part(120) generating an over driver pulse with different length of an enable period in correspondence to each sensing signal, and a voltage applying part(130) applying the external voltage as the operation voltage during the enable period of the over drive pulse.

Description

반도체 메모리 장치의 센스앰프 드라이버 구동전압 생성회로{Circuit for Generating Power of Sense Amp Driver in Semiconductor Memory Apparatus}Circuit for Generating Power of Sense Amp Driver in Semiconductor Memory Apparatus

도 1은 종래 센스앰프 드라이버 구동전압 생성 회로를 적용한 반도체 메모리 장치의 블록도,1 is a block diagram of a semiconductor memory device to which a conventional sense amplifier driver driving voltage generation circuit is applied.

도 2는 종래 센스앰프 드라이버 구동전압 생성회로를 적용한 센스앰프 드라이버의 출력 전압을 나타낸 그래프,2 is a graph illustrating an output voltage of a sense amplifier driver to which a conventional sense amplifier driver driving voltage generation circuit is applied;

도 3은 본 발명의 센스앰프 드라이버 구동전압 생성회로를 적용한 반도체 메모리 장치의 블록도,3 is a block diagram of a semiconductor memory device to which the sense amplifier driver driving voltage generation circuit of the present invention is applied;

도 4는 본 발명의 센스앰프 드라이버 구동전압 생성회로의 블록도,4 is a block diagram of a sense amplifier driver driving voltage generation circuit of the present invention;

도 5는 도 4의 전압 감지부의 블록도,5 is a block diagram of a voltage sensing unit of FIG. 4;

도 6은 도 5의 전압 감지부의 일실시예에 따른 회로도,6 is a circuit diagram according to an embodiment of the voltage sensing unit of FIG. 5;

도 7은 도 6의 제 1 비교기의 회로도, FIG. 7 is a circuit diagram of the first comparator of FIG. 6;

도 8은 도4의 오버드라이브 펄스 발생부의 블록도,8 is a block diagram of an overdrive pulse generator of FIG. 4;

도 9는 도 8의 오버드라이브 펄스 발생부의 일실시예에 따른 회로도,9 is a circuit diagram of an overdrive pulse generator of FIG. 8 according to an embodiment;

도 10은 도 9의 제 1 펄스 발생기의 회로도,10 is a circuit diagram of the first pulse generator of FIG.

도 11은 도 4의 전압 인가부의 회로도,11 is a circuit diagram of a voltage applying unit of FIG. 4;

도 12는 도 4의 오버드라이브 펄스 발생부의 출력을 나타낸 그래프,12 is a graph illustrating an output of the overdrive pulse generator of FIG. 4;

도 13은 본 발명의 센스앰프 드라이버 구동전압 생성회로를 적용한 센스앰프 드라이버의 출력 전압을 나타낸 그래프이다.13 is a graph showing an output voltage of a sense amplifier driver to which the sense amplifier driver driving voltage generation circuit of the present invention is applied.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

100: 오버드라이브 수단 200: 코아 전압 발생 수단100: overdrive means 200: core voltage generating means

본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 반도체 메모리 장치의 센스앰프 드라이버 구동전압 생성회로에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly to a sense amplifier driver driving voltage generation circuit of a semiconductor memory device.

반도체 메모리 장치에서 셀의 데이터는 비트라인 쌍에 의해서 센스앰프에 전달되며 하나의 비트라인에 하이가 다른 하나의 비트라인에는 로우가 전달된다. 따라서 센스앰프는 로우 레벨을 접지 레벨로 낮추고 하이 레벨을 센스앰프의 구동전압 레벨까지 올려 두개의 비트라인이 갖는 신호의 레벨 차를 증폭시킨다. In a semiconductor memory device, data of a cell is transferred to a sense amplifier by a pair of bit lines, and a high is transmitted to one bit line and a low to another bit line. Therefore, the sense amplifier lowers the low level to the ground level and raises the high level to the driving voltage level of the sense amplifier to amplify the level difference between the signals of the two bit lines.

이때, 센스앰프는 빠르고 안정적인 증폭 동작을 수행하기 위해 자신의 구동전압보다 높은 레벨의 전압을 일정시간 인가 받는다. 센스앰프의 구동전압보다 높은 레벨의 전압을 일정시간 인가하는 것을 오버드라이브 동작이라고한다.At this time, the sense amplifier receives a voltage of a level higher than its driving voltage for a predetermined time to perform a fast and stable amplification operation. Applying a voltage at a level higher than the driving voltage of the sense amplifier for a predetermined time is called an overdrive operation.

도 1은 종래 센스앰프 드라이버 구동전압 생성회로를 적용한 반도체 메모리 장치의 블록도이다.1 is a block diagram of a semiconductor memory device to which a conventional sense amplifier driver driving voltage generation circuit is applied.

종래의 센스앰프 드라이버 구동전압 생성회로는 기준 전압 발생기에서 기준 전압(VREF)을 생성하여 코아 전압 발생기에 인가한다. 이에 코아 전압 발생기는 코 아 전압(Vcore)을 생성하여 센스앰프 드라이버 회로에 인가한다. 이때, 센스앰프 드라이버는 센스앰프의 빠르고 안정적인 동작 수행을 위해 코아 전압(Vcore)보다 높은 레벨의 외부 전압(VDD)을 센스앰프에 일정시간 인가한다. 이것을 오버드라이브 동작이라고 한다. The conventional sense amplifier driver driving voltage generation circuit generates a reference voltage VREF in the reference voltage generator and applies the reference voltage VREF to the core voltage generator. The core voltage generator generates a core voltage (Vcore) and applies it to the sense amplifier driver circuit. At this time, the sense amplifier driver applies an external voltage VDD of a level higher than the core voltage Vcore to the sense amplifier for a predetermined time in order to perform a fast and stable operation of the sense amplifier. This is called overdrive operation.

오버드라이브 동작을 수행하기 위한 회로가 오버드라이브 회로와 펄스 발생기이다. 펄스 발생기는 일정한 펄스 폭의 오버드라이브 펄스(pulse)를 생성한다. 오버드라이브 회로는 외부 전압(VDD)을 오버드라이브 펄스(pulse)의 인에이블 구간동안 센스앰프 드라이버에 인가한다. 따라서 종래의 센스앰프 드라이버 구동전압 생성회로는 코아 전압(Vcore)을 센스앰프 드라이버에 인가하다가 오버드라이브 펄스(pulse)가 인에이블되면 외부 전압(VDD)을 센스앰프 드라이버에 인가한다. 이때, 오버드라이브 회로는 오버드라이브 펄스(pulse)의 인에이블 구간동안 센스앰프 드라이버에 외부 전압(VDD)을 인가한다. Circuits for performing the overdrive operation are an overdrive circuit and a pulse generator. The pulse generator generates an overdrive pulse of constant pulse width. The overdrive circuit applies the external voltage VDD to the sense amplifier driver during the enable period of the overdrive pulse. Therefore, in the conventional sense amplifier driver driving voltage generation circuit, the core voltage Vcore is applied to the sense amplifier driver, and when the overdrive pulse is enabled, the external amplifier VDD is applied to the sense amplifier driver. At this time, the overdrive circuit applies the external voltage VDD to the sense amplifier driver during the enable period of the overdrive pulse.

종래 센스앰프 드라이버 구동전압 생성회로의 문제점은 외부 전압(VDD)의 레벨에 상관없이 외부 전압(VDD)을 센스앰프 드라이버에 일정시간 인가함으로써 센스앰프 드라이버는 안정하지 못한 레벨의 전압을 센스앰프에 인가한다. 따라서 반도체 메모리 장치의 오동작과 불량을 유발시킬 수 있다.A problem of the conventional sense amplifier driver driving voltage generation circuit is that the sense amplifier driver applies an unstable voltage to the sense amplifier by applying the external voltage VDD to the sense amplifier for a predetermined time regardless of the level of the external voltage VDD. do. Therefore, a malfunction and a defect of the semiconductor memory device may be caused.

도 2는 종래 센스앰프 드라이버 구동전압 생성회로를 적용한 센스앰프 드라이버의 출력 전압을 나타낸 그래프이다.2 is a graph illustrating an output voltage of a sense amplifier driver to which a conventional sense amplifier driver driving voltage generation circuit is applied.

도 2는 높은 전압 레벨의 외부 전압(VDD), 낮은 전압 레벨의 외부 전압(VDD), 정상 전압 레벨의 외부 전압(VDD)을 센스앰프 드라이버에 인가하여 얻은 결과이다. 센스앰프 드라이버가 센스앰프에 전압을 인가할 때 외부 전압(VDD) 레벨 변화에 따라 출력 전압(RTO) 레벨의 변화가 심하다는 것을 알 수 있다.FIG. 2 is a result obtained by applying an external voltage VDD of a high voltage level, an external voltage VDD of a low voltage level, and an external voltage VDD of a normal voltage level to a sense amplifier driver. When the sense amplifier driver applies a voltage to the sense amplifier, it can be seen that the change in the output voltage RTO level is severe according to the external voltage VDD level change.

본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 외부 전압 레벨의 높고 낮음에 따라 오버드라이빙하는 시간을 조절하는 센스앰프 드라이버 구동전압 생성회로를 제공함에 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned problem, and an object thereof is to provide a sense amplifier driver driving voltage generation circuit which adjusts an overdriving time according to a high and low external voltage level.

본 발명에 따른 반도체 메모리 장치의 센스앰프 드라이버 구동전압 생성회로는 센스앰프 드라이버의 구동전압으로서 코아 전압을 인가하기 위한 코아 전압 발생 수단, 및 액티브 신호가 인에이블되면 외부 전압 레벨에 대응하는 시간동안 상기 구동 전압 레벨을 외부 전압 레벨로 오버드라이빙하기 위한 오버드라이브 수단을 포함한다.The sense amplifier driver driving voltage generation circuit of the semiconductor memory device according to the present invention includes core voltage generating means for applying a core voltage as a driving voltage of the sense amplifier driver, and a time corresponding to an external voltage level when the active signal is enabled. Overdrive means for overdriving the drive voltage level to an external voltage level.

이하, 본 발명에 따른 반도체 메모리 장치의 바람직한 일실시예를 첨부도면에 의거하여 상세하게 설명하면 다음과 같다.Hereinafter, a preferred embodiment of a semiconductor memory device according to the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명의 센스앰프 드라이버 구동전압 생성회로를 적용한 반도체 메모리 장치의 블록도이다.3 is a block diagram of a semiconductor memory device to which the sense amplifier driver driving voltage generation circuit of the present invention is applied.

코아 전압 발생 수단(200)은 코아 전압(Vcore)을 생성하여 센스엠프 드라이버의 구동전압(Vsa)으로 인가한다. 또한, 오버드라이브 수단(100)은 액티브 신호(ACT)가 인에이블되면 외부 전압(VDD)과 기준 전압(Vref)을 비교한 정보에 해당하는 시간동안 외부 전압(VDD)을 구동전압(Vsa)으로서 상기 센스앰프 드라이버에 인가한다. 센스앰프 드라이버는 상기 구동전압(Vsa)을 인가받아 센스앰프에 RTO, SB 레벨의 전압을 인가하고 센스앰프는 상기 RTO, 상기 SB를 인가받아 데이터를 증폭시킨다. 이때, 상기 RTO는 상기 코아 전압(Vcore) 레벨로 있다가 오버드라이브 동작을 하면 외부 전압(VDD) 레벨로 올라갔다가 다시 코아 전압(Vcore) 레벨로 복귀하는 전압이다.The core voltage generating means 200 generates a core voltage Vcore and applies the core voltage Vcore to the driving voltage Vsa of the sense amplifier driver. In addition, when the active signal ACT is enabled, the overdrive means 100 uses the external voltage VDD as the driving voltage Vsa for a time corresponding to information comparing the external voltage VDD with the reference voltage Vref. Applied to the sense amplifier driver. The sense amplifier driver receives the driving voltage Vsa to apply RTO and SB voltages to the sense amplifier, and the sense amplifier receives the RTO and SB to amplify data. In this case, the RTO is at the core voltage Vcore level, and when the overdrive operation is performed, the RTO is raised to the external voltage VDD level and then returned to the core voltage Vcore level.

도 4는 본 발명의 센스앰프 드라이버 구동전압 생성회로의 블록도이다.4 is a block diagram of a sense amplifier driver driving voltage generation circuit of the present invention.

센스앰프 드라이버의 구동전압(Vsa)으로서 코아 전압(Vcore)을 인가하기 위한 코아 전압 발생 수단(200), 및 액티브 신호(ACT)가 인에이블되면 외부 전압(VDD) 레벨에 대응하는 시간동안 상기 구동 전압(Vsa) 레벨을 외부 전압(VDD) 레벨로 오버드라이빙하기 위한 오버드라이브 수단(100)을 포함한다.The core voltage generating means 200 for applying the core voltage Vcore as the driving voltage Vsa of the sense amplifier driver, and when the active signal ACT is enabled, the driving for a time corresponding to the external voltage VDD level. And overdrive means 100 for overdriving the voltage Vsa level to the external voltage VDD level.

상기 오버드라이브 수단(100)은 상기 액티브 신호(ACT)가 인에이블되면 외부 전압(VDD)과 기준 전압(Vref)을 비교하여 복수개의 감지 신호(DET<1:N>)를 생성하는 전압 감지부(110), 상기 감지 신호(DET<1:N>) 각각에 대응하여 인에이블 구간의 길이가 다른 오버드라이브 펄스(odp)를 생성하는 펄스 발생부(120), 및 상기 오버드라이브 펄스(odp)의 인에이블 구간동안 상기 구동 전압(Vsa)으로서 상기 외부 전압을 인가하기 위한 전압 인가부(130)를 포함한다.The overdrive means 100 may include a voltage detector configured to generate a plurality of detection signals DET <1: N> by comparing an external voltage VDD with a reference voltage Vref when the active signal ACT is enabled. 110, a pulse generator 120 generating an overdrive pulse odp having a different length of an enable period corresponding to each of the sensing signals DET <1: N>, and the overdrive pulse odp And a voltage applying unit 130 for applying the external voltage as the driving voltage Vsa during the enable period of.

도 5는 도 4의 전압 감지부의 블록도이다. 5 is a block diagram of the voltage sensing unit of FIG. 4.

상기 전압 감지부(110)는 상기 외부 전압(VDD)을 분배하여 레벨이 다른 복수개의 분배 전압(Vd<1:N>)을 생성하는 전압 분배부(111), 및 상기 액티브 신호(ACT)의 인에이블 구간동안 복수개의 상기 분배 전압(Vd<1:N>)과 기준 전압(Vref)을 비 교하여 복수개의 상기 감지 신호(DET<1:N>)를 생성하는 비교부(112)를 포함한다.The voltage detector 110 divides the external voltage VDD to generate a plurality of divided voltages Vd <1: N> having different levels, and the active signal ACT. And a comparison unit 112 for generating the plurality of detection signals DET <1: N> by comparing the plurality of distribution voltages Vd <1: N> and the reference voltages Vref during the enable period. do.

도 6은 도 5의 전압 감지부의 일실시예에 따른 회로도이다. 이때, 상기 전압 감지부(110)는 감지 신호(DET<1:3>)의 개수가 3개인 것을 일실시예로 한다. 하지만 상기 감지 신호(DET<1:3>)의 개수는 이에 한정하지 않는다.6 is a circuit diagram of an example of the voltage detector of FIG. 5. At this time, the voltage detection unit 110 has an embodiment in which the number of detection signals DET <1: 3> is three. However, the number of detection signals DET <1: 3> is not limited thereto.

상기 전압 분배부(111)는 상기 외부 전압(VDD)과 접지단(VSS) 사이에 4개의 저항 소자(R1~R4)를 직렬로 연결하여 저항 소자와 저항 소자 사이의 노드마다 상기 외부 전압(VDD)을 분배한 제 1 및 제 3 상기 분배 전압(Vd<1:3>)을 출력한다. The voltage divider 111 connects the four resistor elements R1 to R4 in series between the external voltage VDD and the ground terminal VSS, so that each node between the resistor element and the resistor element has the external voltage VDD. ) And the first and third divided voltages Vd <1: 3> are outputted.

상기 비교부(112)는 액티브 신호(ACT)가 인에이블되면 각각의 상기 분배 전압(Vd<1:3>)과 기준 전압(Vref)을 비교하여 제 1 내지 제 3 상기 감지 신호(DET<1:3>)를 생성하는 제 1 내지 제 3 비교기(112-1, 112-2, 112-3)를 포함한다.When the active signal ACT is enabled, the comparator 112 compares each of the divided voltages Vd <1: 3> with a reference voltage Vref to compare the first to third sensing signals DET <1. 1 to 3 comparators 112-1, 112-2 and 112-3.

도 7은 도 6의 제 1 비교기의 회로도이다. 이때, 상기 제 1 비교기(112-1)는 나머지 제 2 및 제 3 비교기(112-2, 112-3)와 입력되는 분배 전압(Vd<1:3>)에 따라 출력되는 상기 감지 신호(DET<1:3>)의 인에이블 타이밍만 다를 뿐 회로구성은 동일하여 상기 제 1 비교기(112-1)만을 도시하였다.FIG. 7 is a circuit diagram of the first comparator of FIG. 6. In this case, the first comparator 112-1 outputs the sensing signal DET output according to the divided voltages Vd <1: 3> input with the remaining second and third comparators 112-2 and 112-3. Only the first comparator 112-1 is shown because the circuit configuration is the same except that the enable timing of <1: 3> is different.

상기 제 1 비교기(112-1)는 상기 액티브 신호(ACT)가 인에이블되면 레벨 감지부(112-1-a)를 인에이블시키는 인에이블부(112-1-b), 상기 액티브 신호(ACT)가 인에이블되면 상기 제 1 분배 전압(Vd1) 레벨이 상기 기준 전압(Vref) 레벨보다 높을 경우 상기 제 1 감지 신호(DET1)를 인에이블 시키는 레벨 감지부(112-1-b), 상기 액티브 신호(ACT)가 디스에이블되면 상기 제 1 감지 신호(DET1)를 디스에이블 시키는 디스에이블부(112-1-c)를 포함한다.The first comparator 112-1 may enable the level detecting unit 112-1-a when the active signal ACT is enabled, and the active signal ACT. Is enabled, the level detector 112-1-b enabling the first detection signal DET1 when the first divided voltage Vd1 level is higher than the reference voltage Vref level. And a disable unit 112-1-c for disabling the first detection signal DET1 when the signal ACT is disabled.

상기 인에이블부(112-1-b)는 게이트단에 상기 액티브 신호(ACT)를 입력 받고 소오스단에 접지단(VSS)이 연결되며 드레인단이 상기 레벨 감지부(112-1-a)에 연결된 제 1 트랜지스터(N3)를 포함한다.The enable unit 112-1-b receives the active signal ACT at a gate terminal thereof, a ground terminal VSS is connected to a source terminal thereof, and a drain terminal thereof is connected to the level detector 112-1-a. It includes a connected first transistor (N3).

상기 레벨 감지부(112-1-a)는 게이트단에 상기 제 1 분배 전압(Vd1)을 인가 받는 제 2 트랜지스터(N1), 게이트단에 기준 전압(Vref)을 인가 받는 제 3 트랜지스터(N2), 소오스단에 외부 전원(VDD)을 인가 받고 드레인단과 게이트단에 상기 제 2 트랜지스터(N1)의 드레인단이 연결된 제 4 트랜지스터(P1), 소오스단에 외부 전원(VDD)을 인가 받고 게이트단이 상기 제 4 트랜지스터(P1)의 게이트단이 연결되며 상기 레벨 감지부(112-1-a)의 출력단인 드레인단이 상기 제 3 트랜지스터(N2)의 드레인단과 연결된 제 5 트랜지스터(P2)를 포함한다. 이때, 상기 제 2 트랜지스터(N1)의 소오스단과 상기 제 3트랜지스터(N2)의 소오스단이 연결된 노드가 상기 인에이블부(112-1-b)와 연결된다.The level detector 112-1-a may include the second transistor N1 receiving the first distribution voltage Vd1 at the gate terminal and the third transistor N2 receiving the reference voltage Vref at the gate terminal. The fourth transistor P1 is connected to the source terminal and the drain terminal and the drain terminal of the second transistor N1 are connected to the drain terminal and the gate terminal, and the external terminal VDD is applied to the source terminal. A gate terminal of the fourth transistor P1 is connected and a drain terminal, which is an output terminal of the level detector 112-1-a, includes a fifth transistor P2 connected to the drain terminal of the third transistor N2. . In this case, a node connected to the source terminal of the second transistor N1 and the source terminal of the third transistor N2 is connected to the enable units 112-1-b.

상기 디스에이블부(112-1-c)는 게이트단에 반전된 상기 액티브 신호(ACT)가 입력되고 소오스단에 접지단(VSS)이 연결되며 드레인단에 상기 레벨 감지부(112-1-a)의 출력단이 연결된 제 6 트랜지스터(N4)를 포함한다.The disable unit 112-1-c has the inverted active signal ACT input to a gate terminal, a ground terminal VSS connected to a source terminal, and the level detector 112-1-a connected to a drain terminal. It includes a sixth transistor (N4) connected to the output terminal.

도 8은 도4의 오버드라이브 펄스 발생부의 블록도이다.8 is a block diagram of the overdrive pulse generator of FIG. 4.

상기 오버드라이브 펄스 발생부(120)는 복수개의 상기 감지 신호(DET<1:N>)에 응답하여 상기 오버드라이브 펄스(odp) 폭을 결정하기 위한 복수개의 펄스폭 선택 신호(ps<1:N>)를 생성하는 펄스폭 선택부(121), 복수개의 상기 펄스폭 선택 신 호(ps<1:N>)에 응답하여 상기 오버드라이브 펄스(odp)를 생성하는 펄스폭 결정부(122)를 포함한다.The overdrive pulse generator 120 may include a plurality of pulse width selection signals ps <1: N for determining the overdrive pulse width in response to a plurality of detection signals DET <1: N>. Pulse width selection unit 121 for generating >) and pulse width determination unit 122 for generating the overdrive pulse (odp) in response to a plurality of the pulse width selection signals (ps <1: N>). Include.

도 9는 도 8의 오버드라이브 펄스 발생부의 일실시예에 따른 회로도이다. 이때, 상기 오버드라이브 펄스 발생부(120)는 감지 신호(DET<1:3>)의 개수가 3개인 것을 일실시예로 한다. 하지만 상기 감지 신호(DET<1:3>)의 개수는 이에 한정하지 않는다.FIG. 9 is a circuit diagram illustrating an overdrive pulse generator of FIG. 8. In this case, the overdrive pulse generator 120 has a number of sensing signals DET <1: 3> as three embodiments. However, the number of detection signals DET <1: 3> is not limited thereto.

상기 펄스폭 선택부(121)는 상기 제 1 내지 제 3 감지 신호(DET<1:3>)에 응답하여 상기 제 1 내지 제 3 펄스폭 선택 신호(ps<1:3>)중 하나만 인에이블시키는 제 1 내지 제 3 신호 조합부(121-1, 121-2, 121-3)를 포함한다.The pulse width selector 121 enables only one of the first to third pulse width selection signals ps <1: 3> in response to the first to third sensing signals DET <1: 3>. And first to third signal combination units 121-1, 121-2, and 121-3.

상기 제 1 신호 조합부(121-1)는 상기 제 1 감지 신호(DET1), 반전된 상기 제 2 감지 신호(DET2), 및 반전된 상기 제 3 감지 신호(DET3)를 입력 받는 제 1 낸드 게이트(ND1), 상기 제 1 낸드 게이트(ND1)의 출력 신호를 반전시켜 상기 제 1 펄스폭 선택 신호(ps1)로서 출력하는 제 1 인버터(IV3)를 포함한다.The first signal combination unit 121-1 receives a first NAND gate that receives the first sensing signal DET1, the inverted second sensing signal DET2, and the inverted third sensing signal DET3. And a first inverter IV3 inverting the output signal of the first NAND gate ND1 and outputting the inverted signal as the first pulse width selection signal ps1.

상기 제 2 신호 조합부(121-2)는 상기 제 1 감지 신호(DET1), 상기 제 2 감지 신호(DET2), 및 반전된 상기 제 3 감지 신호(DET3)를 입력받는 제 2 낸드 게이트(ND2), 상기 제 2 낸드 게이트(ND2)의 출력 신호를 반전시켜 상기 제 2 펄스폭 선택 신호(ps2)로서 출력하는 제 2 인버터(IV4)를 포함한다.The second signal combination unit 121-2 receives the first sensing signal DET1, the second sensing signal DET2, and the inverted third sensing signal DET3 to receive a second NAND gate ND2. ), And a second inverter IV4 for inverting the output signal of the second NAND gate ND2 and outputting the second NAND gate ND2 as the second pulse width selection signal ps2.

상기 제 3 신호 조합부(121-3)는 상기 제 1 내지 제 3 감지 신호(DET<1:3)를 입력 받는 제 3 낸드 게이트(ND3), 상기 제 3 낸드 게이트(ND3)의 출력 신호를 반전시켜 상기 제 3 펄스폭 선택 신호(ps3)로서 출력하는 제 3 인버터(IV5)를 포함한 다.The third signal combination unit 121-3 may output output signals of the third NAND gate ND3 and the third NAND gate ND3 that receive the first to third sensing signals DET <1: 3. And a third inverter IV5 which is inverted and output as the third pulse width selection signal ps3.

상기 펄스폭 결정부(122)는 상기 제 1 내지 제 3 펄스폭 선택 신호(ps<1:3>)에 응답하여 상기 제 1 내지 제 3 펄스폭 선택 신호(ps<1:3>)에 각각 대응하는 펄스폭을 갖는 제 1 내지 제 3 오버드라이브 준비 펄스(pre_odp-1, pre_odp-2, pre_odp-3)를 생성하는 펄스 생성부(122-1), 상기 제 1 내지 제 3 펄스폭 선택 신호(ps<1:3>)에 응답하여 상기 오버드라이브 준비 펄스(pre_odp-1, pre_odp-2, pre_odp-3)중 하나의 오버드라이브 준비 펄스(pre_odp-1, pre_odp-2, pre_odp-3)를 상기 오버드라이브 펄스(odp)로서 출력하기 위한 스위칭부(122-2)를 포함한다.The pulse width determiner 122 responds to the first to third pulse width selection signals ps <1: 3> in response to the first to third pulse width selection signals ps <1: 3>. A pulse generator 122-1 generating the first to third overdrive preparation pulses pre_odp-1, pre_odp-2, and pre_odp-3 having corresponding pulse widths, and the first to third pulse width selection signals. In response to (ps <1: 3>), one of the overdrive ready pulses (pre_odp-1, pre_odp-2, and pre_odp-3) of the overdrive ready pulses (pre_odp-1, pre_odp-2, pre_odp-3) And a switching unit 122-2 for outputting the overdrive pulse odp.

상기 펄스 생성부(122-1)는 상기 제 1 내지 제 3 펄스폭 선택 신호(ps<1:3>)에 대응하는 지연시간을 갖는 지연기를 구비하여 상기 제 1 내지 제 3 오버드라이브 준비 펄스(pre_odp-1, pre_odp-2, pre_odp-3)를 생성하는 제 1 내지 제 3 펄스 발생기(122-1-a, 122-1-b, 122-1-c)를 포함한다.The pulse generator 122-1 includes a delay unit having a delay time corresponding to the first to third pulse width selection signals ps <1: 3>, and includes the first to third overdrive ready pulses ( first to third pulse generators 122-1-a, 122-1-b, and 122-1-c for generating pre_odp-1, pre_odp-2, and pre_odp-3).

상기 스위칭부(122-2)는 상기 제 1 내지 제 3 펄스폭 선택 신호(ps<1:3)에 응답하여 상기 제 1 내지 제 3 오버드라이브 준비 펄스(pre_odp-1, pre_odp-2, pre_odp-3)중 하나의 오버드라이브 준비 펄스(pre_odp-1, pre_odp-2, pre_odp-3)를 상기 오버드라인브 펄스(odp)로서 출력하기 위한 제 1 내지 제 3 스위치(122-2-a, 122-2-b, 122-2-c)를 포함한다.The switching unit 122-2 may output the first to third overdrive ready pulses pre_odp-1, pre_odp-2, and pre_odp− in response to the first to third pulse width selection signals ps <1: 3. First to third switches 122-2-a and 122 for outputting one of the overdrive preparation pulses pre_odp-1, pre_odp-2, and pre_odp-3 as the over-drain pulses odp. -2-b, 122-2-c).

도 10은 도 9의 제 1 펄스 발생기의 회로도이다. 이때, 상기 제 1 펄스 발생기(122-1-a)는 상기 제 2 및 제 3 펄스 발생기(122-1-b, 122-1-c)와 입력되는 펄스폭 선택 신호(ps<1:3>) 및 출력되는 오버드라이브 준비 펄프(pre_odp-1, pre_odp- 2, pre_odp-3)만 다를 뿐 그 회로 구성은 동일하여 제 1 펄스 발생기(122-1-a)만을 도시하였다.FIG. 10 is a circuit diagram of the first pulse generator of FIG. 9. In this case, the first pulse generator 122-1-a is a pulse width selection signal (ps <1: 3>) input to the second and third pulse generators 122-1-b and 122-1-c. ) And the output overdrive preparation pulp (pre_odp-1, pre_odp-2, pre_odp-3) are different, and the circuit configuration is the same, and only the first pulse generator 122-1-a is shown.

상기 제 1 펄스 발생기(122-1-a)는 상기 제 1 펄스폭 선택 신호(ps1)를 입력 받아 해당 지연 시간만큼 지연시키는 지연기(DL), 상기 지연기(DL)의 출력 신호를 반전 시키는 제 4 인버터(IV11), 상기 제 4 인버터(IV11)의 출력 신호와 상기 제 1 펄스폭 선택 신호(ps1)를 입력 받는 노어 게이트(NOR11), 상기 노어 게이트(NOR11)의 출력 신호를 반전시켜 상기 제 1 오버드라이브 준비 펄스(pre_odp-1)로서 출력하는 제 5 인버터(IV12)를 포함한다. 이때, 상기 제 1 내지 제 3 펄스 발생기(122-1-a, 122-1-b, 122-1-c)는 각각 마다 지연시간이 다른 지연기를 포함하며 상기 제 1 펄스 발생기(122-1-a)의 지연기가 지연시간이 제일 길고, 상기 제 2 펄스 발생기(122-1-b)의 지연기가 상기 제 1 펄스 발생기(122-1-a)의 지연기보다 지연시간이 짧고, 상기 제 3 펄스 발생기(122-1-c)의 지연기가 지연시간이 제일 짧다.The first pulse generator 122-1-a receives the first pulse width selection signal ps1 and inverts the delay signal DL and the output signal of the delay signal DL delayed by a corresponding delay time. The output signal of the fourth inverter IV11, the output signal of the fourth inverter IV11 and the first pulse width selection signal ps1 is inverted, and the output signal of the NOR gate NOR11 is inverted. A fifth inverter IV12 output as the first overdrive ready pulse pre_odp-1 is included. In this case, each of the first to third pulse generators 122-1-a, 122-1-b, and 122-1-c includes delayers having different delay times, respectively, and the first pulse generator 122-1-. The delay of a) has the longest delay time, the delay of the second pulse generator 122-1-b is shorter than the delay of the first pulse generator 122-1-a, and the third The delay of the pulse generator 122-1-c has the shortest delay time.

도 11은 도 4의 전압 인가부의 회로도이다.FIG. 11 is a circuit diagram of the voltage applying unit of FIG. 4.

상기 전압 인가부(130)는 상기 오버드라이브 펄스(odp)를 인에이블 구간동안 상기 외부 전압(VDD)을 상기 구동전압(Vsa)으로 상기 센스앰프 드라이버에 인가한다.The voltage applying unit 130 applies the external voltage VDD as the driving voltage Vsa to the sense amplifier driver during the enable period of the overdrive pulse odp.

상기 전압 인가부(130)는 게이트단에 오버드라이브 펄스(odp)를 입력 받고 소오스단에 상기 외부 전압(VDD)을 인가 받으며 드레인단이 상기 센스앰프 드라이버에 연결된 제 7 트랜지스터(P11)를 포함한다. The voltage applying unit 130 includes a seventh transistor P11 receiving an overdrive pulse odp at a gate terminal, receiving the external voltage VDD at a source terminal, and having a drain terminal connected to the sense amplifier driver. .

다음은 이와 같이 구성된 본 발명의 일실시예에 따른 반도체 메모리 장치의 센스앰프 구동전압 생성회로의 동작을 설명한다. 이때, 본 발명의 동작을 설명함에 있어서 감지 신호의 개수는 3개인 것으로 가정하지만 이에 한정하지 않는다.Next, an operation of the sense amplifier driving voltage generation circuit of the semiconductor memory device according to the exemplary embodiment of the present invention configured as described above will be described. At this time, in the description of the operation of the present invention, it is assumed that the number of detection signals is three, but is not limited thereto.

도 12는 도 4의 오버드라이브 펄스 발생부의 출력을 나타낸 그래프이다. 12 is a graph illustrating an output of the overdrive pulse generator of FIG. 4.

액티브 신호(ACT)가 인에이블되면 전압 감지부(110)에 인가되는 상기 외부 전압(VDD) 레벨에 따라 상기 제 1 내지 제 3 분배 전압(Vd<1:3>)의 레벨이 결정된다. 이때, 상기 제 1 분배 전압(Vd1) 레벨이 제일 높고 다음이 상기 제 2 분배 전압(Vd2), 제일 낮은 레벨이 상기 제 3 분배 전압(Vd3)이다. 따라서 상기 제 1 비교기(112-1)가 상기 제 1 분배 전압(Vd1)과 기준 전압(Vref)을 비교하여 상기 제 1 감지 신호(DET1)를 인에이블시키는 시점이 제일 빠르다. 이유는 상기 제 1 분배 전압(Vd1) 레벨이 제일 높기 때문이다. 또한 상기 제 2 비교기(112-2)가 상기 제 2 감지 신호(DET2)를 인에이블시키는 시점이 상기 제 1 비교기(112-1)보다 느리고, 상기 제 3 비교기(112-3)가 상기 제 3 감지 신호(DET3)를 인에이블시키는 시점이 제일 느리다. When the active signal ACT is enabled, the levels of the first to third divided voltages Vd <1: 3> are determined according to the level of the external voltage VDD applied to the voltage detector 110. In this case, the first division voltage Vd1 is the highest level, the second division voltage Vd2 is the lowest, and the third division voltage Vd3 is the lowest. Therefore, the first comparator 112-1 compares the first divided voltage Vd1 with the reference voltage Vref to enable the first detection signal DET1 at the earliest time. This is because the first division voltage Vd1 has the highest level. In addition, the time when the second comparator 112-2 enables the second detection signal DET2 is slower than that of the first comparator 112-1, and the third comparator 112-3 is enabled by the third comparator 112-3. It is the slowest time to enable the sense signal DET3.

결국, 상기 전압 감지부(110)는 제일 낮은 상기 외부 전압(VDD)에 의해 상기 제 1 감지 신호(DET1)가 인에이블되고, 그 다음 높은 외부 전압(VDD)에 의해 상기 제 1 및 제 2 감지 신호(DET1, DET2)가 인에이블되며, 제일 높은 외부 전압(VDD)에 의해 상기 제 1 내지 제 3 감지 신호(DET<1:3>)가 모두 인에이블된다.As a result, the voltage sensing unit 110 enables the first sensing signal DET1 by the lowest external voltage VDD and then senses the first and second by the high external voltage VDD. The signals DET1 and DET2 are enabled, and the first to third sensing signals DET <1: 3> are all enabled by the highest external voltage VDD.

상기 제 1 내지 제 3 감지 신호(DET<1:3>)에 응답하여 상기 펄스폭 선택 신호(ps<1:3>)중 하나를 선택적으로 인에이블시키는 상기 펄스폭 선택부(121)는 상기 제 1 감지 신호(DET1)만 인에이블되었을 경우 상기 제 1 펄스폭 선택 신호(ps1)를 인에이블시키고, 상기 제 1 및 제 2 감지 신호(DET1, DET2)가 인에이블되면 상기 제 2 펄스폭 선택 신호(ps2)를 인에이블시키며, 상기 제 1 내지 제 3 감지 신호(DET<1:3>)가 모두 인에이블되면 상기 제 3 펄스폭 선택 신호(ps3)를 인에이블시킨다.The pulse width selection unit 121 for selectively enabling one of the pulse width selection signals ps <1: 3> in response to the first to third sensing signals DET <1: 3> may include: When only the first detection signal DET1 is enabled, the first pulse width selection signal ps1 is enabled, and when the first and second detection signals DET1 and DET2 are enabled, the second pulse width selection is enabled. The signal ps2 is enabled, and when all of the first to third sensing signals DET <1: 3> are enabled, the third pulse width selection signal ps3 is enabled.

상기 제 1 내지 제 3 펄스폭 선택 신호(ps<1:3>)를 입력 받아 상기 오버드라이브 펄스(odp)를 생성하는 상기 펄스폭 결정부(122)는 상기 제 1 펄스폭 선택 신호(ps1)가 인에이블되면 인에이블 구간이 제일 긴 오버드라이브 펄스(odp)를 생성하고, 상기 제 2 펄스폭 선택 신호(ps2)가 인에이블되면 상기 제 1 펄스폭 선택 신호(ps1)에 의해 생성된 상기 오버드라이브 펄스(odp)보다 짧은 인에이블 구간을 갖는 오버드라이브 펄스(odp)를 생성하며, 상기 제 3 펄스폭 선택 신호(ps3)가 인에이블되면 인에이블 구간이 제일 짧은 오버드라이브 펄스(odp)를 생성한다.The pulse width determiner 122 that receives the first to third pulse width selection signals ps <1: 3> and generates the overdrive pulse odp may include the first pulse width selection signal ps1. When is enabled, the enable period generates the longest overdrive pulse odp, and when the second pulse width selection signal ps2 is enabled, the over generated by the first pulse width selection signal ps1. An overdrive pulse odp having an enable period shorter than a drive pulse odp is generated. When the third pulse width selection signal ps3 is enabled, the enable period generates the shortest overdrive pulse odp. do.

결국, 상기 오버드라이브 펄스(odp)는 그 인에이블 구간이 상기 외부 전압(VDD) 레벨에 따라 변한다. 즉, 도 12에 도시된 바와 같이, 오버드라이브 펄스 발생부(120)는 제일 낮은 외부 전압(VDD)을 인가하여 오버드라이빙할 경우 상기 제 1 감지 신호(DET1)만이 인에이블되어 가장 긴 인에이블 구간을 갖는 오버드라이브 펄스(odp)를 생성하고, 제일 낮은 외부 전압(VDD)보다 높은 외부 전압(VDD)에 대해서는 상기 1 및 제 2 감지 신호(DET1, DET2)가 인에이블되어 제일 낮은 외부 전압(VDD)에 의해 생성된 오버드라이브 펄스(odp)보다 짧은 인에이블 구간을 갖는 오버드라이브 펄스(odp)를 생성하며, 제일 높은 외부 전압(VDD)이 인가되면 제일 짧은 인에이블 구간을 갖는 오버드라이브 펄스(odp)를 생성한다. 즉, 본 발명에 따른 오버드라이브 펄스 발생부(120)는 인가되는 외부 전압(VDD) 레벨에 따라 인에이블 구간의 길이가 변하는 오버드라이브 펄스(odp)를 생성한다. As a result, the enable period of the overdrive pulse odp changes according to the external voltage VDD level. That is, as shown in FIG. 12, when the overdrive pulse generator 120 applies the lowest external voltage VDD and overdrives only the first detection signal DET1, the longest enable period is enabled. Generates an overdrive pulse odp, and for the external voltage VDD higher than the lowest external voltage VDD, the first and second sensing signals DET1 and DET2 are enabled, thereby enabling the lowest external voltage VDD. Generates an overdrive pulse (odp) having an enable period shorter than the overdrive pulse (odp) generated by), and an overdrive pulse (odp) having the shortest enable period when the highest external voltage (VDD) is applied. ) That is, the overdrive pulse generator 120 according to the present invention generates an overdrive pulse odp whose length of the enable period is changed according to the external voltage VDD level.

도 13은 본 발명의 센스앰프 드라이버 구동전압 생성회로를 적용한 센스앰프 드라이버의 출력 전압을 나타낸 그래프이다.13 is a graph showing an output voltage of a sense amplifier driver to which the sense amplifier driver driving voltage generation circuit of the present invention is applied.

상기 오버드라이브 펄스 발생부(120)가 인가되는 외부 전압(VDD) 레벨에 따라 인에이블 구간의 길이가 변하는 오버드라이브 펄스(odp)를 생성함에 따라 상기 전압 인가부(130)는 외부 전압(VDD)을 상기 구동전압(Vsa)으로서 인가하는 시간이 변한다. 높은 전압 레벨의 외부 전압(VDD)은 짧은 시간동안을, 낮은 전압 레벨의 외부 전압(VDD)은 높은 전압 레벨의 외부 전압(VDD)보다 긴 시간동안을 센스앰프 드라이버에 인가한다.As the overdrive pulse generator 120 generates an overdrive pulse odp whose length of an enable period is changed according to the level of the external voltage VDD applied to the overdrive pulse generator 120, the voltage applying unit 130 generates an external voltage VDD. Is applied as the drive voltage Vsa. The external voltage VDD of the high voltage level is applied to the sense amplifier driver for a short time and the external voltage VDD of the low voltage level is longer than the external voltage VDD of the high voltage level.

따라서 외부 전압(VDD) 레벨 변화에 따른 종래의 센스앰프 드라이버의 출력인 RTO와 본 발명이 적용된 센스앰프 드라이버의 출력인 RTO를 비교해보면 본 발명이 적용된 센스앰프 드라이버의 출력인 RTO가 더 안정적인 것을 알 수 있다.Therefore, comparing RTO, which is the output of the conventional sense amplifier driver with the change of the external voltage (VDD) level, and RTO, which is the output of the sense amplifier driver to which the present invention is applied, shows that RTO, which is the output of the sense amplifier driver to which the present invention is applied, is more stable. Can be.

이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.As such, those skilled in the art will appreciate that the present invention can be implemented in other specific forms without changing the technical spirit or essential features thereof. Therefore, the above-described embodiments are to be understood as illustrative in all respects and not as restrictive. The scope of the present invention is shown by the following claims rather than the detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention. do.

본 발명에 따른 반도체 메모리 장치의 센스앰프 드라이버 구동전압 생성회로는 외부 전압 레벨이 변하여도 센스앰프 드라이버가 안정적인 전압을 출력함으로써 반도체 메모리 장치의 불량을 막는 효과가 있다.The sense amplifier driver driving voltage generation circuit of the semiconductor memory device according to the present invention has an effect of preventing a failure of the semiconductor memory device by outputting a stable voltage even if the external voltage level changes.

Claims (18)

센스앰프 드라이버의 구동전압으로서 코아 전압을 인가하기 위한 코아 전압 발생 수단; 및Core voltage generating means for applying a core voltage as a driving voltage of the sense amplifier driver; And 액티브 신호가 인에이블되면 외부 전압 레벨에 대응하는 시간동안 상기 구동 전압 레벨을 외부 전압 레벨로 오버드라이빙하기 위한 오버드라이브 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 센스앰프 드라이버 구동전압 생성회로. And overdrive means for overdriving the driving voltage level to an external voltage level for a time corresponding to an external voltage level when the active signal is enabled. 제 1 항에 있어서,The method of claim 1, 상기 오버드라이브 수단은The overdrive means 상기 액티브 신호가 인에이블되면 상기 외부 전압과 기준 전압을 비교하여 복수개의 감지 신호를 생성하는 전압 감지부,A voltage detector configured to generate a plurality of sensed signals by comparing the external voltage with a reference voltage when the active signal is enabled; 상기 감지 신호 각각에 대응하여 인에이블 구간의 길이가 다른 오버드라이브 펄스를 생성하는 펄스 발생부, 및A pulse generator for generating an overdrive pulse having a different length of an enable period in response to each of the sensing signals; 상기 오버드라이브 펄스의 인에이블 구간동안 상기 구동 전압으로서 상기 외부 전압을 인가하기 위한 전압 인가부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 센스앰프 드라이버 구동전압 생성회로.And a voltage applying unit for applying the external voltage as the driving voltage during the enable period of the overdrive pulse. 제 2 항에 있어서,The method of claim 2, 상기 전압 감지부는The voltage detector 상기 외부 전압을 분배하여 레벨이 다른 복수개의 분배 전압을 생성하는 전압 분배부, 및A voltage divider configured to divide the external voltage to generate a plurality of divided voltages having different levels; 상기 액티브 신호의 인에이블 구간동안 복수개의 상기 분배 전압과 기준 전압을 비교하여 복수개의 상기 감지 신호를 생성하는 비교부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 센스앰프 드라이버 구동전압 생성회로.And a comparator for comparing the plurality of divided voltages and the reference voltages to generate the plurality of sensing signals during the enable period of the active signal. 제 3 항에 있어서,The method of claim 3, wherein 상기 전압 분배부는The voltage divider 상기 외부 전압과 접지단 사이에 복수개의 저항 소자를 직렬로 연결하여 저항 소자와 저항 소자 사이의 노드마다 상기 외부 전압을 분배한 상기 분배 전압을 출력하는 것을 특징으로 하는 반도체 메모리 장치의 센스앰프 드라이버 구동전압 생성회로.And connecting the plurality of resistors in series between the external voltage and the ground terminal to output the divided voltages of the divided voltages for each node between the resistors and the resistors. Voltage generating circuit. 제 3 항에 있어서,The method of claim 3, wherein 상기 비교부는 The comparison unit 액티브 신호가 인에이블되면 각각의 상기 분배 전압과 상기 기준 전압을 비교하여 복수개의 상기 감지 신호를 생성하는 복수개의 비교기를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 센스앰프 드라이버 구동전압 생성회로.And a plurality of comparators for generating a plurality of the sensed signals by comparing the divided voltages with the reference voltages when the active signals are enabled. 제 4 항에 있어서,The method of claim 4, wherein 상기 비교기는The comparator 상기 액티브 신호가 인에이블되면 레벨 감지부를 인에이블시키는 인에이블부,An enable unit to enable a level detection unit when the active signal is enabled; 상기 액티브 신호가 인에이블되면 상기 분배 전압 레벨이 상기 기준 전압 레벨보다 높을 경우 상기 감지 신호를 인에이블 시키는 레벨 감지부,A level detector configured to enable the detection signal when the distribution voltage level is higher than the reference voltage level when the active signal is enabled; 상기 액티브 신호가 디스에이블되면 상기 감지 신호를 디스에이블 시키는 디스에이블부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 센스앰프 드라이버 구동전압 생성 회로.And a disable unit configured to disable the sensed signal when the active signal is disabled. 제 6 항에 있어서,The method of claim 6, 상기 인에이블부는The enable portion 게이트단에 상기 액티브 신호를 입력 받고 소오스단에 접지단이 연결되며 드레인단이 상기 레벨 감지부에 연결된 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 센스앰프 드라이버 구동전압 생성회로.And a transistor connected to the gate terminal, the ground terminal connected to the source terminal, and the drain terminal connected to the level sensing unit. 2. 제 6 항에 있어서,The method of claim 6, 상기 레벨 감지부는The level detection unit 게이트단에 상기 분배 전압을 인가 받는 제 1 트랜지스터,A first transistor receiving the division voltage at a gate terminal, 게이트단에 기준 전압을 인가 받는 제 2 트랜지스터,A second transistor receiving a reference voltage at a gate terminal, 소오스단에 상기 외부 전원을 인가 받고 드레인단과 게이트단에 상기 제 1 트랜지스터의 드레인단이 연결된 제 3 트랜지스터,A third transistor to which the external power is applied to a source terminal, and a drain terminal of the first transistor is connected to a drain terminal and a gate terminal, 소오스단에 상기 외부 전원을 인가 받고 게이트단이 상기 제 3 트랜지스터의 게이트단이 연결되며 상기 레벨 감지부의 출력단인 드레인단이 상기 제 2 트랜지스터의 드레인단과 연결된 제 4 트랜지스터를 포함하며, 상기 제 1 트랜지스터의 소오스단과 상기 제 2 트랜지스터의 소오스단이 연결된 노드가 상기 인에이블부와 연결된 것을 특징으로 하는 반도체 메모리 장치의 센스앰프 드라이버 구동전압 생성회로. And a fourth transistor in which a source terminal is applied to the source terminal, a gate terminal is connected to a gate terminal of the third transistor, and a drain terminal, which is an output terminal of the level sensing unit, is connected to a drain terminal of the second transistor. And a node connected to a source terminal of the second transistor and a source terminal of the second transistor is connected to the enable unit. 제 6 항에 있어서,The method of claim 6, 상기 디스에이블부는The disable unit 게이트단에 반전된 상기 액티브 신호가 입력되고 소오스단에 접지단이 연결되며 드레인단에 상기 레벨 감지부의 출력단이 연결된 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 센스앰프 드라이버 구동전압 생성회로.And a transistor having an inverted active signal input to a gate terminal, a ground terminal connected to a source terminal, and an output terminal of the level sensing unit connected to a drain terminal. 제 2 항에 있어서,The method of claim 2, 상기 오버드라이브 펄스 발생부는The overdrive pulse generator 복수개의 상기 감지 신호에 응답하여 상기 오버드라이브 펄스 폭을 결정하기 위한 복수개의 펄스폭 선택 신호를 생성하는 펄스폭 선택부,A pulse width selection unit generating a plurality of pulse width selection signals for determining the overdrive pulse width in response to a plurality of the detection signals; 복수개의 상기 펄스폭 선택 신호에 응답하여 인에이블 구간의 길이가 다른 상기 오버드라이브 펄스를 생성하는 펄스폭 결정부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 센스앰프 드라이버 구동전압 생성회로.And a pulse width determiner configured to generate the overdrive pulse having a different length of an enable period in response to a plurality of the pulse width selection signals. 제 10 항에 있어서,The method of claim 10, 상기 펄스폭 선택부는The pulse width selector 상기 복수개의 감지 신호에 응답하여 복수개의 상기 펄스폭 선택 신호중 하나만 인에이블시키는 복수개의 신호 조합부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 센스앰프 드라이버 구동전압 생성회로.And a plurality of signal combinations for enabling only one of the plurality of pulse width selection signals in response to the plurality of sensed signals. 제 11 항에 있어서,The method of claim 11, 상기 신호 조합부는The signal combination unit 상기 복수개의 감지 신호를 입력 받는 낸드 게이트,A NAND gate receiving the plurality of sensing signals, 상기 낸드 게이트의 출력 신호를 입력 받는 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 센스앰프 드라이버 구동전압 생성회로.And an inverter configured to receive the output signal of the NAND gate. 제 10 항에 있어서,The method of claim 10, 상기 펄스폭 결정부는 The pulse width determining unit 복수개의 상기 펄스폭 선택 신호에 응답하여 상기 펄스폭 선택 신호에 각각 대응하는 펄스폭을 갖는 복수개의 오버드라이브 준비 펄스를 생성하는 펄스 생성부,A pulse generator configured to generate a plurality of overdrive ready pulses each having a pulse width corresponding to the pulse width selection signal in response to the plurality of pulse width selection signals; 복수개의 상기 펄스폭 선택 신호에 응답하여 복수개의 오버드라이브 준비 펄스중 하나의 오버드라이브 준비 펄스를 상기 오버드라이브 펄스로서 출력하기 위한 스위칭부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 센스앰프 드라이버 구동전압 생성회로.And a switching unit for outputting, as the overdrive pulse, one overdrive preparation pulse among a plurality of overdrive preparation pulses in response to the plurality of pulse width selection signals. Circuit. 제 13 항에 있어서,The method of claim 13, 상기 펄스 생성부는 The pulse generator 복수개의 상기 펄스폭 선택 신호에 대응하는 지연시간을 갖는 지연기를 구비하여 복수개의 상기 오버드라이브 준비 펄스를 생성하는 복수개의 펄스 발생기를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 센스앰프 드라이버 구동전압 생성회로.And a plurality of pulse generators configured to generate a plurality of the overdrive ready pulses by providing a delay unit having a delay time corresponding to the plurality of pulse width selection signals. . 제 14 항에 있어서,The method of claim 14, 상기 복수개의 펄스 발생기는 각각 마다 지연시간이 다른 지연기를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 센스앰프 드라이버 구동전압 생성회로.And the plurality of pulse generators include delayers having different delay times for each of the plurality of pulse generators. 제 13 항에 있어서,The method of claim 13, 상기 스위칭부는The switching unit 복수개의 상기 펄스폭 선택 신호에 응답하여 복수개의 상기 오버드라이브 준비 펄스중 하나의 오버드라이브 준비 펄스를 상기 오버드라인브 펄스로서 출력하기 위한 복수개의 스위치를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 센스 앰프 드라이버 구동전압 생성회로.And a plurality of switches for outputting one of the plurality of overdrive ready pulses as an overdrive pulse in response to the plurality of pulse width selection signals. Amplifier driver drive voltage generation circuit. 제 2 항에 있어서,The method of claim 2, 상기 전압 인가부는The voltage applying unit 상기 오버드라이브 펄스의 인에이블 구간동안 상기 외부 전압을 구동전압으로서 상기 센스앰프 드라이버에 인가하기 위한 것을 특징으로 하는 반도체 메모리 장치의 센스앰프 드라이버 구동전압 생성회로.And applying the external voltage as the driving voltage to the sense amplifier driver during the enable period of the overdrive pulse. 제 17 항에 있어서,The method of claim 17, 상기 전압 인가부는The voltage applying unit 게이트단에 오버드라이브 펄스를 입력 받고 소오스단에 상기 외부 전압을 인가 받으며 드레인단이 상기 센스앰프 드라이버에 연결된 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 센스앰프 드라이버 구동전압 생성회로.And a transistor configured to receive an overdrive pulse at a gate terminal, receive the external voltage at a source terminal, and have a drain terminal connected to the sense amplifier driver.
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