KR100668869B1 - Precharge control circuit of semiconductor memory device - Google Patents

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KR100668869B1 KR1020050132224A KR20050132224A KR100668869B1 KR 100668869 B1 KR100668869 B1 KR 100668869B1 KR 1020050132224 A KR1020050132224 A KR 1020050132224A KR 20050132224 A KR20050132224 A KR 20050132224A KR 100668869 B1 KR100668869 B1 KR 100668869B1
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Abstract

A precharging control circuit of a semiconductor memory device is provided to stabilize the operation of the semiconductor memory device by precharging the semiconductor memory device when the voltage on a storage node is increased. A precharging control circuit includes a reference voltage generator, a comparator(200), and an output unit(300). The reference voltage generator supplies a reference voltage of a predetermined level. After a precharge command is received to a memory, the comparator compares a comparison voltage, which is supplied to a storage node of the memory, with the reference voltage, and outputs a voltage corresponding to the compared result. The output unit generates a pulse with a predetermined width from a timing when the comparison voltage is higher than the reference voltage, and outputs the pulse as a row active signal.

Description

반도체 메모리 장치의 프리차지 제어 회로{PRECHARGE CONTROL CIRCUIT OF SEMICONDUCTOR MEMORY DEVICE}Precharge control circuit of semiconductor memory device {PRECHARGE CONTROL CIRCUIT OF SEMICONDUCTOR MEMORY DEVICE}

도 1은 본 발명에 따른 프리차지 제어 회로의 회로도.1 is a circuit diagram of a precharge control circuit according to the present invention.

도 2는 본 발명에 따른 프리차지 제어 회로의 동작을 설명하기 위한 파형도.2 is a waveform diagram for explaining the operation of the precharge control circuit according to the present invention;

본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 리프레쉬 모드에서 액티브 동작 이후 프리차지 동작을 수행할 시점을 제어하는 프리차지 제어 회로에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to a precharge control circuit for controlling a timing of performing a precharge operation after an active operation in a refresh mode.

일반적으로, 디램(DRAM:Dynamic Random Access Memory)은 한 개의 트랜지스터와 한 개의 캐패시터로 이루어진 셀을 다수 개 포함하는 휘발성 메모리 소자이다.In general, a DRAM (DRAM) is a volatile memory device including a plurality of cells including one transistor and one capacitor.

그리고, 메모리 셀 캐패시터에 저장된 전하는 저장 노드(storage node)의 접합 누설 전류로 빠져나가게 되어 데이터가 파괴되기 때문에, 주기적으로 리프레쉬(Refresh)를 해 줌으로써 셀에 저장된 데이터를 유지한다.Since the charge stored in the memory cell capacitor escapes to the junction leakage current of the storage node and the data is destroyed, the data is periodically refreshed to maintain the data stored in the cell.

종래에는 리프레쉬 모드에서 액티브 신호를 일정시간 지연시켜서 프리차지 진입 시점, 즉, 로우 액티브 신호가 인에이블되는 시점이 결정되었다.Conventionally, the refresh time is determined by delaying the active signal in the refresh mode, that is, when the low active signal is enabled.

이러한 지연에 의해 결정된 프리차지 진입 시점은 상기 저장 노드의 전위 레벨에 상관없이 지연 소자에 의해 결정되므로, 비트 라인 감지 증폭기(Bit Line Sense Amplifier)에 의해 상기 저장 노드의 전위 레벨이 일정 레벨로 상승하기 전에 프리차지 동작을 수행할 수 있는 문제점이 있다.Since the precharge entry time determined by this delay is determined by the delay element regardless of the potential level of the storage node, the potential level of the storage node is increased to a constant level by a bit line sense amplifier. There is a problem that the precharge operation can be performed before.

다시 말해, 종래에는 지연 소자로써 상기 액티브 신호를 지연시키고, 지연된 액티브 신호에 동기되어 프리차지되는 시점이 결정되었다. 따라서, 프리차지는 저장 노드의 전위가 충분히 상승하기 전에 수행되었고, 결국, 불충분한 전위 레벨로 프리차지되는 문제점이 있다.In other words, in the related art, a time point at which the active signal is delayed as a delay element and precharged in synchronization with the delayed active signal is determined. Thus, the precharge is performed before the potential of the storage node is sufficiently raised, and eventually there is a problem of precharging to an insufficient potential level.

따라서, 본 발명의 목적은 리프레쉬 모드에서 저장 노드의 전위를 센싱하여 미리 설정해 둔 전위 레벨 이상으로 상승할 때 프리차지가 수행되도록 제어함에 있다.Accordingly, an object of the present invention is to control the precharge to be performed when the potential of the storage node is sensed in the refresh mode and rises above the preset potential level.

상기한 바와 같은 목적을 달성하기 위한 본 발명의 일면에 따라 프리차지 제어 회로는 미리 결정된 레벨을 갖는 기준전압을 제공하는 기준 전압 발생부; 메모리에 대한 프리차지 명령 이후, 상기 메모리의 저장 노드에 제공되는 비교 전압과 상기 기준전압의 레벨을 비교하여, 그 결과에 대응되는 레벨을 갖는 전압을 출력하는 비교부; 및 상기 비교부의 출력에 의하여 상기 비교 전압이 상기 기준 전압에 비하여 높아지는 시점으로부터 소정 폭을 갖는 펄스를 생성하며, 상기 펄스를 로우 액티브 신호로서 출력하는 출력 수단;을 구비함을 특징으로 한다.According to an aspect of the present invention for achieving the above object, a precharge control circuit includes a reference voltage generator for providing a reference voltage having a predetermined level; A comparator configured to compare a level of the reference voltage with a comparison voltage provided to a storage node of the memory after the precharge command to the memory, and output a voltage having a level corresponding to the result; And output means for generating a pulse having a predetermined width from the time when the comparison voltage becomes higher than the reference voltage by the output of the comparison unit, and outputting the pulse as a low active signal.

상기 구성에서, 상기 기준 전압 발생부는, 전원을 분압하도록 직렬 연결된 최소한 둘 이상의 저항 요소로 구성되며, 이들 사이의 특정 노드에서 상기 기준 전압이 출력됨이 바람직하다.In the above configuration, the reference voltage generator is composed of at least two or more resistance elements connected in series to divide the power, it is preferred that the reference voltage is output from a particular node between them.

상기 구성에서, 상기 기준 전압은 상기 저항 요소들의 저항비에 의하여 상기 전원의 0.85 내지 0.95 배의 범위 내로 설정됨이 바람직하다.In the above configuration, the reference voltage is preferably set within the range of 0.85 to 0.95 times the power by the resistance ratio of the resistance elements.

상기 구성에서, 상기 기준 전압은 상기 전원의 0.9 배 이상의 범위로 설정됨이 바람직하다.In the above configuration, the reference voltage is preferably set in the range of 0.9 times or more of the power supply.

상기 구성에서, 상기 비교부는, 상기 프리차지 명령에 의하여 프리차지 명령 이전에 제 1 노드와 제 2 노드를 프리차지하는 프리차지 수단; 및 상기 기준 전압과 상기 비교전압을 제공받고, 상기 기준 전압과 상기 비교 전압의 차에 따라서 상기 제 1 노드와 상기 제 2 노드 간의 전위차가 발생되며, 상기 제 2 노드에 인가되는 전압을 상기 비교 결과에 해당되는 전압으로 출력하는 비교 수단;을 구비함이 바람직하다.In the above configuration, the comparing unit includes: precharge means for precharging the first node and the second node before the precharge command by the precharge command; And receiving the reference voltage and the comparison voltage, generating a potential difference between the first node and the second node according to the difference between the reference voltage and the comparison voltage, and comparing the voltage applied to the second node with the comparison result. Comparing means for outputting at a voltage corresponding to the; preferably.

상기 구성에서, 상기 프리차지 수단은, 상기 프리차지 명령에 의하여 턴온/턴오프를 수행하여 상기 제 1 노드에 전원이 인가되는 것을 스위칭하는 제 1 스위칭 수단; 및 상기 프리차지 명령에 의하여 턴온/턴오프를 수행하여 상기 제 2 노드에 전원이 인가되는 것을 스위칭하는 제 2 스위칭 수단;을 구비함이 바람직하다.In the above configuration, the precharge means comprises: first switching means for switching on / off of power applied to the first node by performing a turn-on / turn-off in response to the precharge command; And second switching means for switching on / off of power applied to the second node by turning on / off by the precharge command.

상기 구성에서, 상기 제 1 및 제 2 스위칭 수단은 상기 프라차지 명령에 의하여 상기 프리차지 명령이 인에이블된 구간 동안 턴오프됨이 바람직하다.In the above configuration, the first and second switching means are preferably turned off during the interval in which the precharge command is enabled by the precharge command.

상기 구성에서, 상기 비교 수단은, 상기 접지 전압을 바이어스 전압의 레벨에 따라 선택적으로 제 3 노드에 전달하는 제 3 스위칭 수단; 상기 기준 전압의 레벨에 따라 선택적으로 상기 제 1 노드와 상기 제 3 노드 사이를 스위칭하는 제 4 스위칭 수단; 상기 비교 전압의 레벨에 따라 선택적으로 상기 제 2 노드와 상기 제 3 노드 사이를 스위칭하는 제 5 스위칭 수단; 상기 제 1 노드의 전압의 레벨에 따라 선택적으로 상기 제 1 노드로 상기 전원을 전달하는 제 6 스위칭 수단; 및 상기 제 1 노드의 전압의 레벨에 따라 선택적으로 상기 제 2 노드로 상기 전원을 전달하는 제 7 스위칭 수단을 구비하며, 상기 제 2 노드에 인가되는 전압이 출력됨이 바람직하다.In the above arrangement, the comparing means includes: third switching means for selectively transferring the ground voltage to a third node according to the level of the bias voltage; Fourth switching means for selectively switching between the first node and the third node according to the level of the reference voltage; Fifth switching means for selectively switching between the second node and the third node according to the level of the comparison voltage; Sixth switching means for selectively transferring the power to the first node in accordance with the level of the voltage of the first node; And seventh switching means for selectively transferring the power to the second node according to the level of the voltage of the first node, wherein the voltage applied to the second node is output.

상기 구성에서, 제 3, 제 4 및 제 5 스위칭 수단은 NMOS 트랜지스터로 각각 구성되고, 제 6 및 제 7 스위칭 수단은 PMOS 트랜지스터로 각각 구성됨이 바람직하다.In the above configuration, it is preferable that the third, fourth and fifth switching means are each composed of NMOS transistors, and the sixth and seventh switching means are respectively composed of PMOS transistors.

상기 구성에서, 상기 출력 수단은, 상기 제 2 노드에 인가되는 전압을 일정 시간 지연시키는 지연 수단; 및 상기 제 2 노드의 전압과 상기 지연수단에서 지연된 전압을 조합하여, 상기 비교 전압의 레벨이 상기 기준 전압보다 높은 상태에 대응되는 전압이 상기 제 2 노드에 인가되면, 그로부터 상기 지연시간에 대응되는 폭을 갖는 펄스를 출력하는 로우 액티브 신호 출력 수단;을 구비됨이 바람직하다.In the above configuration, the output means includes: delay means for delaying a voltage applied to the second node for a predetermined time; And a voltage corresponding to a state in which the level of the comparison voltage is higher than the reference voltage is applied to the second node by combining the voltage of the second node with the voltage delayed by the delay means. And a low active signal output means for outputting a pulse having a width.

상기 구성에서, 상기 지연 수단은 상기 제 2 노드에 인가되는 전압을 로오 액티브 시간에 대응되게 지연시킴이 바람직하다.In the above configuration, the delay means preferably delays the voltage applied to the second node corresponding to the row active time.

상기 구성에서, 상기 지연 수단은 최소한 둘 이상의 직렬 연결된 인버터를 포함함이 바람직하다.In this arrangement, the delay means preferably comprise at least two series connected inverters.

상기 구성에서, 상기 지연 수단은 상기 인버터를 짝수 개 포함함이 바람직하다.In the above arrangement, the delay means preferably includes an even number of the inverters.

상기 구성에서, 상기 로우 액티브 신호 출력 수단은 노아 게이트를 포함함이 바람직하다.In the above configuration, the low active signal output means preferably includes a NOR gate.

상기한 바와 같은 목적을 달성하기 위한 본 발명의 다른 일면에 따라 반도체 메모리 장치의 프리차지 제어 방법은 프리차지 명령이 입력되면 제 1 및 제 2 노드의 프리차지를 중지하는 제 1 단계; 전원이 분압됨으로써 상기 전원보다 낮은 레벨을 갖는 기준 전압을 제공하는 제 2 단계; 메모리의 저장 노드로 제공되는 비교 전압을 제공받고, 상기 비교 전압과 상기 기준전압을 비교하여 그에 대응되는 전압을 출력하는 제 3 단계; 및 상기 비교 전압과 상기 기준 전압을 비교한 결과에 해당되는 전압으로써 소정 로오 액티브 시간에 해당하는 폭을 갖는 펄스 신호를 생성하여 로오 액티브 신호로 제공하는 제 4 단계;를 구비함을 특징으로 한다.According to another aspect of the present invention, a precharge control method of a semiconductor memory device includes: a first step of stopping precharge of a first node and a second node when a precharge command is input; A second step of providing a reference voltage having a level lower than that of the power supply by dividing the power supply; A third step of receiving a comparison voltage provided to a storage node of a memory, comparing the comparison voltage with the reference voltage and outputting a voltage corresponding thereto; And generating a pulse signal having a width corresponding to a predetermined row active time as a voltage corresponding to a result of comparing the comparison voltage with the reference voltage, and providing the pulse signal as a row active signal.

상기 방법에서, 상기 제 2 단계에서 상기 분압은 상기 기준 전압을 상기 전원의 0.85 배 내지 0.95 배의 범위 내로 설정하도록 수행됨이 바람직하다.In the method, the partial pressure in the second step is preferably performed to set the reference voltage within the range of 0.85 times to 0.95 times the power supply.

상기 방법에서, 상기 제 2 단계에서 상기 분압은 상기 기준 전압을 상기 전원의 0.9 배 이상의 범위로 설정하도록 수행됨이 바람직하다.In the method, the partial pressure in the second step is preferably performed to set the reference voltage to a range of 0.9 times or more of the power supply.

상기 방법에서, 상기 제 4 단계는, 상기 비교 전압과 상기 기준 전압을 비교한 결과에 해당되는 전압을 상기 로오 액티브 시간만큼 지연시키는 단계; 및 상기 비교 전압과 상기 기준 전압을 비교한 결과에 해당되는 전압과 상기 지연된 전압으 로 상기 로오 액티브 시간에 해당하는 폭을 갖는 상기 펄스 신호를 생성하여 상기 로오 액티브 신호로 제공하는 단계;를 구비함이 바람직하다.In the method, the fourth step may include: delaying a voltage corresponding to a result of comparing the comparison voltage with the reference voltage by the row active time; And generating the pulse signal having a width corresponding to the row active time using a voltage corresponding to a result of comparing the comparison voltage and the reference voltage and the delayed voltage, and providing the pulse signal as the row active signal. This is preferred.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명의 실시예로써 도 1의 회로가 개시되며, 실시 예는 감지 증폭기(미도시)의 저장 노드(미도시)로 제공되는 전압을 센싱하여 프리차지 진입 시점을 결정하는 동작을 수행한다.The circuit of FIG. 1 is disclosed as an embodiment of the present invention, and the embodiment senses a voltage provided to a storage node (not shown) of a sense amplifier (not shown) to determine a precharge entry time.

구체적으로, 도 1의 실시 예는 기준 전압(REF)을 제공하는 기준 전압 발생부(100); 기준 전압(REF)과 메모리 셀의 저장 노드로 제공되는 전압, 즉, 비교 전압(CST)을 비교하여서 비교 전압(CST)의 전위가 기준 전압(REF)의 전위보다 낮을 때 노드(ND3)의 전위를 하이로 유지하고, 비교 전압(CST)의 전위가 기준 전압(REF)의 전위 이상으로 될 때 노드(ND3)의 전위를 로우로 하강시키는 비교부(200); 및 노드(ND3)에 인가되는 전압으로써 프리차지 진입 시점을 결정하는 로우 액티브 신호(TRAS)로 출력하는 출력부(300);를 포함한다.Specifically, the embodiment of FIG. 1 includes a reference voltage generator 100 providing a reference voltage REF; The potential of the node ND3 when the potential of the comparison voltage CST is lower than that of the reference voltage REF by comparing the reference voltage REF with a voltage provided to the storage node of the memory cell, that is, the comparison voltage CST. A high level, and the comparator 200 for lowering the potential of the node ND3 to low when the potential of the comparison voltage CST becomes equal to or greater than that of the reference voltage REF; And an output unit 300 that outputs a low active signal TRAS that determines a precharge entry time as a voltage applied to the node ND3.

기준 전압 발생부(100)는 전원(VDD)과 접지 사이에 직렬로 연결되는 두 개의 저항(R1,R2)으로 구성될 수 있으며, 두 저항(R1,R2) 사이의 노드에 전원(VDD)이 분압된 전압, 즉, 기준 전압(REF)이 인가된다. 여기에서, 기준 전압(REF)은 두 저항(R1,R2) 값의 비에 의해 결정되며, 대체로 전원(VDD)의 85% 내지 95% 레벨로 설정될 수 있으며, 바람직하게는 전원(VDD)의 90% 레벨 이상으로 설정될 수 있다.The reference voltage generator 100 may include two resistors R1 and R2 connected in series between the power supply VDD and the ground, and the power supply VDD is connected to the node between the two resistors R1 and R2. The divided voltage, that is, the reference voltage REF, is applied. Here, the reference voltage REF is determined by the ratio of the values of the two resistors R1 and R2, and may be generally set at a level of 85% to 95% of the power supply VDD, and preferably the power supply VDD. It can be set above 90% level.

비교부(200)는 기준 전압(REF)의 상태에 따라 노드(ND1)와 노드(ND2) 사이의 연결을 제어하는 NMOS 트랜지스터(N1); 비교 전압(CST)의 상태에 따라 노드(ND1)와 노드(ND3) 사이의 연결을 제어하는 NMOS 트랜지스터(N2); 바이어스 전압(VBIAS)의 상태에 따라 노드(ND1)와 접지(VSS) 사이의 연결을 제어하는 NMOS 트랜지스터(N3); 프리차지 신호(PREG)의 상태에 따라 전원(VDD)과 노드(ND2,ND3) 사이의 연결을 각각 제어하는 PMOS 트랜지스터(P1,P4); 및 노드(ND2)의 전위 레벨 상태에 따라 전원(VDD)과 노드(ND2,ND3) 사이의 연결을 각각 제어하는 PMOS 트랜지스터(P2,P3);로 구성된다.The comparator 200 includes an NMOS transistor N1 for controlling a connection between the node ND1 and the node ND2 according to the state of the reference voltage REF; An NMOS transistor N2 for controlling the connection between the node ND1 and the node ND3 according to the state of the comparison voltage CST; An NMOS transistor N3 for controlling a connection between the node ND1 and the ground VSS according to the state of the bias voltage VBIAS; PMOS transistors P1 and P4 respectively controlling the connection between the power supply VDD and the nodes ND2 and ND3 according to the state of the precharge signal PREG; And PMOS transistors P2 and P3 respectively controlling the connection between the power supply VDD and the nodes ND2 and ND3 according to the potential level state of the node ND2.

이러한 구성을 갖는 비교부(200)의 동작을 상세히 살펴보면, 우선, PMOS 트랜지스터(P1,P4)는 프리차지 신호(PREG)가 인에이블될 때 턴 온되어서 노드(ND2,ND3)를 각각 전원(VDD) 레벨로 프리차지시킨다.Looking at the operation of the comparator 200 having such a configuration in detail, first, the PMOS transistors P1 and P4 are turned on when the precharge signal PREG is enabled to power the nodes ND2 and ND3, respectively. ) Precharge to level.

이때, NMOS 트랜지스터(N1)는 기준 전압(REF)을 입력받아서 턴 온 상태를 유지하고 있다.At this time, the NMOS transistor N1 receives the reference voltage REF and maintains a turn on state.

이후, 프리차지 신호(PREG)가 디스에이블되고 바이어스 신호(VBIAS)가 턴 온될 때, NMOS 트랜지스터(N3)는 턴 온 되어서 노드(ND2)에서 접지로 전류 패스 경로를 형성시킨다.Then, when the precharge signal PREG is disabled and the bias signal VBIAS is turned on, the NMOS transistor N3 is turned on to form a current pass path from the node ND2 to ground.

이러한 상태에서, 비교부(200)는 기준 전압(REF)과 비교 전압(CST)의 레벨을 비교하여서 노드(ND3)의 전압 레벨을 결정한다. 이때, NMOS 트랜지스터(N1)와 NMOS 트랜지스터(N2)는 동일한 크기의 채널을 갖고, PMOS 트랜지스터(P2)와 PMOS 트랜지스터(P3)가 동일한 크기의 채널을 갖는다고 가정한다.In this state, the comparator 200 determines the voltage level of the node ND3 by comparing the level of the reference voltage REF and the comparison voltage CST. At this time, it is assumed that the NMOS transistor N1 and the NMOS transistor N2 have the same sized channel, and the PMOS transistor P2 and the PMOS transistor P3 have the same sized channel.

즉, 비교 전압(CST)의 레벨이 기준 전압(REF)의 레벨보다 낮은 경우, 비교부 (200)의 노드(ND3)의 전위는 전원(VDD) 레벨로 상승된다. 이에 연동되어, 노드(ND2)의 전위는 접지 레벨로 하강된다.That is, when the level of the comparison voltage CST is lower than the level of the reference voltage REF, the potential of the node ND3 of the comparator 200 is raised to the power supply level VDD. In conjunction with this, the potential of the node ND2 is lowered to the ground level.

그리고, 비교 전압(CST)이 기준 전압(REF) 레벨에 도달할 때까지 노드(ND3)는 하이 레벨을 유지한다.The node ND3 maintains a high level until the comparison voltage CST reaches the reference voltage REF level.

이후, 비교부(200)의 비교 전압(CST)의 레벨이 기준 전압(REF)의 레벨보다 높아질 경우, 비교부(200)의 노드(ND3)의 전위는 로우 레벨로 하강된다. 이에 연동되어, 노드(ND2)의 전위는 전원(VDD) 레벨로 상승된다.Thereafter, when the level of the comparison voltage CST of the comparator 200 becomes higher than the level of the reference voltage REF, the potential of the node ND3 of the comparator 200 is lowered to a low level. In conjunction with this, the potential of the node ND2 is raised to the power supply level VDD.

그 후, 출력부(300)는 직렬로 연결된 다수의 인버터(IV1~IV4)와 노아 게이트(NR)를 이용하여 로우 액티브 신호(TRAS)를 생성한다. 즉, 노아 게이트(NR)는 노드(ND3)의 전압과, 다수의 인버터(IV1~IV4)에 의하여 지연된 전압을 입력받는다.Thereafter, the output unit 300 generates the low active signal TRAC using the plurality of inverters IV1 to IV4 and the NOA gate NR connected in series. That is, the NOR gate NR receives the voltage of the node ND3 and the voltages delayed by the plurality of inverters IV1 to IV4.

그 결과, 출력부(300)는 노드(ND3)의 전위가 로우 레벨일 때, 인에이블된 로우 액티브 신호(TRAS)를 출력하고, 노드(ND3)의 전위가 하이 레벨일 때, 디스에이블된 로우 액티브 신호(TRAS)를 출력한다.As a result, the output unit 300 outputs the enabled low active signal TRAS when the potential of the node ND3 is at the low level, and the disabled low when the potential of the node ND3 is at the high level. The active signal TRAS is output.

도 2는 본 발명에 따른 비트 라인 감지 증폭기의 프리차지 제어 회로의 동작을 설명하기 위한 파형도이다.2 is a waveform diagram illustrating an operation of a precharge control circuit of a bit line sense amplifier according to the present invention.

여기서, (A)는 기준 전압(REF)의 레벨 변화를 나타내고, (B)는 비교부(200)의 출력 노드, 즉, 도 1에 도시된 노드(ND3)의 전위 변화를 나타낸다. 그리고, (C)는 로우 액티브 신호(TRAS)의 전위 변화를 나타내고, (D)는 액티브 동작시 인에이블되는 액티브 신호의 전위 변화를 나타낸다.Here, (A) represents the level change of the reference voltage REF, and (B) represents the potential change of the output node of the comparator 200, that is, the node ND3 shown in FIG. And, (C) shows the potential change of the low active signal (TRAS), (D) shows the potential change of the active signal enabled in the active operation.

이상에서 설명된 바와 같이, 실시 예에서는 비교 전압(CST)의 레벨이 전원 (VDD)의 0.9배 이상의 레벨을 가질 때, 로우 액티브 신호(TRAS)가 인에이블되고, 그에 따라 프리차지가 수행된다.As described above, in the embodiment, when the level of the comparison voltage CST has a level of 0.9 times or more of the power supply VDD, the low active signal TRS is enabled, and thus precharge is performed.

즉, 리프레쉬 모드에서 비교 전압(CST)의 레벨이 기준 전압(REF)의 레벨보다 낮을 때 디스에이블된 로우 액티브 신호(TRAS)가 출력되고, 비교 전압(CST)의 레벨이 기준 전압(REF) 이상의 레벨을 가질 때 인에이블된 로우 액티브 신호(TRAS)가 출력됨으로써 프리차지 동작이 시작된다.That is, when the level of the comparison voltage CST is lower than the level of the reference voltage REF in the refresh mode, the disabled low active signal TRS is output, and the level of the comparison voltage CST is greater than or equal to the reference voltage REF. The precharge operation is started by outputting the enabled low active signal TRAS when it has a level.

따라서, 본 발명에 따른 비트 라인 감지 증폭기의 프리차지 제어 회로는 리프레쉬 모드 동작시 메모리 셀에 연결된 저장 노드의 전위가 프리차지 동작을 하기에 충분한 레벨을 가지도록 기준 신호(REF)의 전위 레벨을 미리 설정해 둠으로써, 반도체 메모리 장치가 메모리 셀에 연결된 저장 노드의 전위가 충분한 전위 레벨을 가진 후 프리차지 동작을 수행할 수 있는 효과가 있다.Accordingly, the precharge control circuit of the bit line sense amplifier according to the present invention preliminarily sets the potential level of the reference signal REF so that the potential of the storage node connected to the memory cell has a level sufficient to perform the precharge operation during the refresh mode operation. By setting, the semiconductor memory device can perform the precharge operation after the potential of the storage node connected to the memory cell has a sufficient potential level.

따라서, 본 발명에 의하면 리프레쉬 모드 동작시 메모리 셀에 연결된 저장 노드의 전위가 충분한 레벨을 갖도록 기준 전압의 레벨을 미리 설정해 둠으로써, 메모리 셀에 연결된 저장 노드의 전압이 충분히 상승된 상태에서 반도체 메모리 장치의 프리차지가 수행되는 효과가 있다.Therefore, according to the present invention, the semiconductor memory device is set in a state where the voltage of the storage node connected to the memory cell is sufficiently raised by setting the level of the reference voltage in advance so that the potential of the storage node connected to the memory cell has a sufficient level during the refresh mode operation. There is an effect that the precharge of.

본 발명을 특정 실시 예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업자는 용이하게 알 수 있다.While the invention has been shown and described with reference to specific embodiments, the invention is not limited thereto, and the invention is not limited to the scope of the invention as defined by the following claims. Those skilled in the art will readily appreciate that modifications and variations can be made.

Claims (18)

미리 결정된 레벨을 갖는 기준전압을 제공하는 기준 전압 발생부;A reference voltage generator providing a reference voltage having a predetermined level; 메모리에 대한 프리차지 명령 이후, 상기 메모리의 저장 노드에 제공되는 비교 전압과 상기 기준전압의 레벨을 비교하여, 그 결과에 대응되는 레벨을 갖는 전압을 출력하는 비교부; 및A comparator configured to compare a level of the reference voltage with a comparison voltage provided to a storage node of the memory after the precharge command to the memory, and output a voltage having a level corresponding to the result; And 상기 비교부의 출력에 의하여 상기 비교 전압이 상기 기준 전압에 비하여 높아지는 시점으로부터 소정 폭을 갖는 펄스를 생성하며, 상기 펄스를 로우 액티브 신호로서 출력하는 출력 수단;을 구비함을 특징으로 하는 반도체 메모리 장치의 프리차지 제어 회로.And output means for generating a pulse having a predetermined width from the time when the comparison voltage becomes higher than the reference voltage by the output of the comparison unit, and outputting the pulse as a low active signal. Precharge control circuit. 제 1 항에 있어서, 상기 기준 전압 발생부는,The method of claim 1, wherein the reference voltage generator, 전원을 분압하도록 직렬 연결된 최소한 둘 이상의 저항 요소로 구성되며, 이들 사이의 특정 노드에서 상기 기준 전압이 출력됨을 특징으로 하는 반도체 메모리 장치의 프리차지 제어 회로.And at least two resistive elements connected in series to divide a power supply, wherein the reference voltage is output from a specific node therebetween. 제 2 항에 있어서,The method of claim 2, 상기 기준 전압은 상기 저항 요소들의 저항비에 의하여 상기 전원의 0.85 내지 0.95 배의 범위 내로 설정됨을 특징으로 하는 반도체 메모리 장치의 프리차지 제어 회로.And the reference voltage is set within a range of 0.85 to 0.95 times the power by the resistance ratio of the resistance elements. 제 3 항에 있어서,The method of claim 3, wherein 상기 기준 전압은 상기 전원의 0.9 배 이상의 범위로 설정됨을 특징으로 하는 반도체 메모리 장치의 프리차지 제어 회로.And the reference voltage is set in a range of 0.9 times or more of the power supply. 제 1 항에 있어서, 상기 비교부는,The method of claim 1, wherein the comparison unit, 상기 프리차지 명령에 의하여 프리차지 명령 이전에 제 1 노드와 제 2 노드를 프리차지하는 프리차지 수단; 및Precharge means for precharging a first node and a second node before the precharge command by the precharge command; And 상기 기준 전압과 상기 비교전압을 제공받고, 상기 기준 전압과 상기 비교 전압의 차에 따라서 상기 제 1 노드와 상기 제 2 노드 간의 전위차가 발생되며, 상기 제 2 노드에 인가되는 전압을 상기 비교 결과에 해당되는 전압으로 출력하는 비교 수단;을 구비함을 특징으로 하는 반도체 메모리 장치의 프리차지 제어 회로.The reference voltage is provided with the comparison voltage, a potential difference between the first node and the second node is generated according to the difference between the reference voltage and the comparison voltage, and a voltage applied to the second node is added to the comparison result. And a comparison means for outputting at a corresponding voltage. 제 5 항에 있어서, 상기 프리차지 수단은,The method of claim 5, wherein the precharge means, 상기 프리차지 명령에 의하여 턴온/턴오프를 수행하여 상기 제 1 노드에 전원이 인가되는 것을 스위칭하는 제 1 스위칭 수단; 및First switching means for switching on / off of power applied to the first node by performing a turn-on / turn-off according to the precharge command; And 상기 프리차지 명령에 의하여 턴온/턴오프를 수행하여 상기 제 2 노드에 전원이 인가되는 것을 스위칭하는 제 2 스위칭 수단;을 구비함을 특징으로 하는 반도체 메모리 장치의 프리차지 제어 회로.And second switching means for switching on / off of power applied to the second node by performing a turn-on / turn-off by the precharge command. 제 6 항에 있어서, The method of claim 6, 상기 제 1 및 제 2 스위칭 수단은 상기 프라차지 명령에 의하여 상기 프리차지 명령이 인에이블된 구간 동안 턴오프됨을 특징으로 하는 반도체 메모리 장치의 프리차지 제어 회로.And the first and second switching means are turned off during the period in which the precharge command is enabled by the precharge command. 제 5 항에 있어서, 상기 비교 수단은,The method of claim 5, wherein the comparison means, 상기 접지 전압을 바이어스 전압의 레벨에 따라 선택적으로 제 3 노드에 전달하는 제 3 스위칭 수단;Third switching means for selectively transferring said ground voltage to a third node according to a level of a bias voltage; 상기 기준 전압의 레벨에 따라 선택적으로 상기 제 1 노드와 상기 제 3 노드사이를 스위칭하는 제 4 스위칭 수단;Fourth switching means for selectively switching between the first node and the third node according to the level of the reference voltage; 상기 비교 전압의 레벨에 따라 선택적으로 상기 제 2 노드와 상기 제 3 노드 사이를 스위칭하는 제 5 스위칭 수단;Fifth switching means for selectively switching between the second node and the third node according to the level of the comparison voltage; 상기 제 1 노드의 전압의 레벨에 따라 선택적으로 상기 제 1 노드로 상기 전원을 전달하는 제 6 스위칭 수단; 및Sixth switching means for selectively transferring the power to the first node in accordance with the level of the voltage of the first node; And 상기 제 1 노드의 전압의 레벨에 따라 선택적으로 상기 제 2 노드로 상기 전원을 전달하는 제 7 스위칭 수단을 구비하며,A seventh switching means for selectively transferring the power to the second node according to the level of the voltage of the first node, 상기 제 2 노드에 인가되는 전압이 출력됨을 특징으로 하는 반도체 메모리 장치의 프리차지 제어 회로.And a voltage applied to the second node is output. 제 8 항에 있어서,The method of claim 8, 제 3, 제 4 및 제 5 스위칭 수단은 NMOS 트랜지스터로 각각 구성되고, 제 6 및 제 7 스위칭 수단은 PMOS 트랜지스터로 각각 구성됨을 특징으로 하는 반도체 메모리 장치의 프리차지 제어 회로.The third, fourth and fifth switching means are each composed of NMOS transistors, and the sixth and seventh switching means are respectively composed of PMOS transistors. 제 1 항에 있어서, 상기 출력 수단은,The method of claim 1, wherein the output means, 상기 제 2 노드에 인가되는 전압을 일정 시간 지연시키는 지연 수단; 및Delay means for delaying a voltage applied to the second node for a predetermined time; And 상기 제 2 노드의 전압과 상기 지연수단에서 지연된 전압을 조합하여, 상기 비교 전압의 레벨이 상기 기준 전압보다 높은 상태에 대응되는 전압이 상기 제 2 노드에 인가되면, 그로부터 상기 지연시간에 대응되는 폭을 갖는 펄스를 출력하는 로오 액티브 신호 출력 수단;을 구비함을 특징으로 하는 반도체 메모리 장치의 프리차지 제어 회로.The voltage corresponding to the state in which the level of the comparison voltage is higher than the reference voltage is applied to the second node by combining the voltage of the second node and the voltage delayed by the delay means, and thereby the width corresponding to the delay time therefrom. And a ROH active signal output means for outputting a pulse having the precharge control circuit of the semiconductor memory device. 제 10 항에 있어서,The method of claim 10, 상기 지연 수단은 상기 제 2 노드에 인가되는 전압을 로오 액티브 시간에 대응되게 지연시킴을 특징으로 하는 반도체 메모리 장치의 프리차지 제어 회로.And the delay means delays the voltage applied to the second node corresponding to the row active time. 제 10 항에 있어서, The method of claim 10, 상기 지연 수단은 최소한 둘 이상의 직렬 연결된 인버터를 포함함을 특징으로 하는 반도체 메모리 장치의 프리차지 제어 회로.And the delay means comprises at least two series-connected inverters. 제 12 항에 있어서,The method of claim 12, 상기 지연 수단은 상기 인버터를 짝수 개 포함함을 특징으로 하는 반도체 메모리 장치의 프리차지 제어 회로.And the delay means includes an even number of the inverters. 제 12 항에 있어서,The method of claim 12, 상기 로오 액티브 신호 출력 수단은 노아 게이트를 포함함을 특징으로 하는 반도체 메모리 장치의 프리차지 제어 회로.And the row active signal output means comprises a NOR gate. 프리차지 명령이 입력되면 제 1 및 제 2 노드의 프리차지를 중지하는 제 1 단계;Stopping the precharge of the first and second nodes when a precharge command is input; 전원이 분압됨으로써 상기 전원보다 낮은 레벨을 갖는 기준 전압을 제공하는 제 2 단계;A second step of providing a reference voltage having a level lower than that of the power supply by dividing the power supply; 메모리의 저장 노드로 제공되는 비교 전압을 제공받고, 상기 비교 전압과 상기 기준전압을 비교하여 그에 대응되는 전압을 출력하는 제 3 단계; 및A third step of receiving a comparison voltage provided to a storage node of a memory, comparing the comparison voltage with the reference voltage and outputting a voltage corresponding thereto; And 상기 비교 전압과 상기 기준 전압을 비교한 결과에 해당되는 전압으로써 소정 로오 액티브 시간에 해당하는 폭을 갖는 펄스 신호를 생성하여 로오 액티브 신호로 제공하는 제 4 단계;를 구비함을 특징으로 하는 반도체 메모리 장치의 프리차지 제어 방법.And generating a pulse signal having a width corresponding to a predetermined row active time as a voltage corresponding to a result of comparing the comparison voltage with the reference voltage, and providing the pulse signal as a row active signal. Precharge control method of the device. 제 15 항에 있어서,The method of claim 15, 상기 제 2 단계에서 상기 분압은 상기 기준 전압을 상기 전원의 0.85 배 내지 0.95 배의 범위 내로 설정하도록 수행됨을 특징으로 하는 반도체 메모리 장치의 프리차지 제어 방법.And in the second step, the voltage dividing is performed to set the reference voltage within a range of 0.85 times to 0.95 times the power supply. 제 16 항에 있어서,The method of claim 16, 상기 제 2 단계에서 상기 분압은 상기 기준 전압을 상기 전원의 0.9 배 이상의 범위로 설정하도록 수행됨을 특징으로 하는 반도체 메모리 장치의 프리차지 제어 방법.And in the second step, the voltage dividing is performed to set the reference voltage to a range of 0.9 times or more of the power supply. 제 15 항에 있어서, 상기 제 4 단계는,The method of claim 15, wherein the fourth step, 상기 비교 전압과 상기 기준 전압을 비교한 결과에 해당되는 전압을 상기 로오 액티브 시간만큼 지연시키는 단계; 및Delaying a voltage corresponding to a result of comparing the comparison voltage with the reference voltage by the row active time; And 상기 비교 전압과 상기 기준 전압을 비교한 결과에 해당되는 전압과 상기 지연된 전압으로 상기 로오 액티브 시간에 해당하는 폭을 갖는 상기 펄스 신호를 생성하여 상기 로오 액티브 신호로 제공하는 단계;를 구비함을 특징으로 하는 반도체 메모리 장치의 프리차지 제어 방법.And generating the pulse signal having a width corresponding to the row active time using the voltage corresponding to the result of comparing the comparison voltage with the reference voltage and providing the row active signal as the row active signal. A precharge control method for a semiconductor memory device.
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