KR100789550B1 - 표시패널 - Google Patents

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쥰 오구라
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가시오게산키 가부시키가이샤
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Abstract

데이터선에 흐르는 전류의 지연을 억제한다. 절연기판(32)의 위에 데이터선(3)이 설치되고, 데이터선(3)이 게이트절연막(34)에 의해서 피복되며, 게이트절연막(34)상에 주사선(2) 및 공급선(4)이 데이터선(3)과 직교하도록 설치되고, 주사선(2) 및 공급선(4)이 오버코트절연막(36)에 의해서 피복되며, 오버코트절연막(36)상에 격벽(20)이 데이터선(3)과 중첩되도록 설치되어 있다. 오버코트절연막(36)의 하층에 있어서는 스위치 트랜지스터(5), 유지 트랜지스터(6), 구동 트랜지스터(7) 및 캐패시터(8)가 화소마다 설치되어 있다. 식 2를 만족시키도록 격벽(20)의 두께 Db가 설정되어 있다.
비율전율, 유기화합물층, 격벽, 대향전극. 오버코트절연막

Description

표시패널{A DISPLAY PANEL}
도 1은 EL 디스플레이 패널(1)의 회로도,
도 2는 EL 디스플레이 패널(1)을 구동하기 위한 신호의 타이밍도,
도 3은 EL 디스플레이 패널(1)의 2행 6열분의 화소의 개략 평면도,
도 4는 1화소분의 전극을 나타낸 평면도,
도 5는 도 4의 절단선 V－V을 따른 면의 화살표 단면도,
도 6은 격벽(20)의 두께 Db와 기생용량 Cpd의 관계를 나타낸 그래프,
도 7은 출력 계조 특성의 그래프,
도 8은 화소의 폭과 액적(液滴)의 높이의 관계를 나타낸 그래프,
도 9는 EL 디스플레이 패널(1) 전체를 나타내는 개략 평면도,
도 10은 데이터선의 배치를 변경한 변형예의 화살표 단면도.
[부호의 설명]
1; EL 디스플레이 패널 2; 주사선
3; 데이터선 4; 공급선
5; 스위치 트랜지스터 6; 유지 트랜지스터
7; 구동 트랜지스터 8; 캐패시터
12; 화소전극 14; 유기화합물층
16; 대향전극 20; 격벽
본 발명은 발광소자를 화소마다 설치한 표시패널에 관한 것이다.
유기전계발광소자는 예를 들면 기판상에 애노드, 유기화합물층, 캐소드의 순으로 적층된 적층구조로 되어 있으며, 애노드와 캐소드 사이에 전압이 인가되면 유기화합물층에 정공 및 전자가 주입되어, 유기화합물층에서 전계 발광한다.
액티브 매트릭스 구동 방식의 디스플레이 패널에서는 1도트의 화소당 복수의 박막 트랜지스터가 설치되어 있으며, 박막 트랜지스터에 의해서 유기전계발광소자를 발광시킨다. 예를 들면, 일본국 특허공개공보 평성8－330600호에 기재된 디스플레이 패널에 있어서는 2개의 박막 트랜지스터가 화소마다 설치되어 있다. 또, 복수의 유기전계발광소자를 매트릭스형상으로 패터닝할 때에 박막 트랜지스터에 접속하는 하층측의 애노드를 화소마다 독립하도록 패터닝한다. 한편, 캐소드는 모든 화소에 공통된 1개의 대향전극으로서 전면에 빈틈없이 성막한다.
디스플레이 패널을 구동하기 위해, 디스플레이 패널에는 복수의 주사선 및 신호선 등이 설치되어 있다. 디스플레이 패널의 구동시에는 주사선에 신호를 순차 출력함으로써 주사선을 순차 선택하고, 각각의 주사선이 선택되어 있을 때에 계조에 따른 신호를 신호선으로 출력한다. 이것에 의해, 선택된 주사선과 신호선의 교 차부분에 있는 화소에 계조신호가 기입된다.
그런데, 신호선에 출력하는 계조신호의 전압값에 따라서 제어하는 전압지정방식과, 계조신호의 전류값으로 제어하는 전류지정방식의 2가지의 방식이 있다. 전압지정방식은 신호선에 인가하는 신호가 전압이므로 신호선에 다소의 기생용량이 있으면, 원하는 전위에 도달할 때까지 다소 지연하는 경우가 있다. 이러한 기생용량에 의한 지연은 전류지정방식의 디스플레이쪽이 특히 영향이 크다. 즉, 발광소자 자체를 미약한 전류로 발광할 수 있기 때문에, 실제로 신호선에 흐른 전류의 전류값은 미약해도 좋지만, 이러한 배선에 걸리는 기생용량이 크면, 배선이 원하는 전류값에 도달할 때까지 시간을 필요로 하게 된다.
그래서, 본 발명은 상기와 같은 문제점을 해결하고자 해서 이루어진 것으로서, 기생용량에 의한 전류의 지연을 최소한으로 억제하는 것을 목적으로 한다.
이상의 과제를 해결하기 위해, 본 발명에 있어서의 표시패널은 발광소자와, 상기 발광소자에 직렬로 접속된 구동 트랜지스터를 갖는 화소회로와, 상기 화소회로를 경유해서 데이터전류가 공급되는 데이터선과, 상기 화소회로를 선택하기 위한 주사선과, 상기 데이터선을 덮는 제 1 절연막과, 상기 데이터선 및 상기 제 1 절연막을 덮고, 상기 제 1 절연막과 다른 재료로 이루어지는 제 2 절연막을 구비하고, 상기 화소회로를 경유해서 상기 데이터선까지의 경로 전체의 기생용량을 Ctotal로 하고, 진공의 유전율을 ε0으로 하며, 상기 제 1 절연막의 비유전율을 εa로 하고, 상기 제 1 절연막의 총막두께를 Da로 하며, 상기 제 2 절연막의 비유전율을 εb로 하고, 상기 제 2 절연막의 두께를 Db로 한 경우에,
Figure 112006071336392-pat00001
를 만족시킨다.
상기 표시패널에 있어서, 상기 제 2 절연막은 비유전율이 2. 6∼3. 4이고, 두께가 2. 0∼17. 7㎛인 것이 바람직하다.
상기 표시패널에 있어서, 상기 발광소자는 유기화합물층을 구비하고, 상기 제 2 절연막은 상기 유기화합물층을 칸막이하는 격벽이어도 좋다.
상기 표시패널에 있어서, 상기 제 1 절연막은 상기 구동 트랜지스터의 게이트절연막을 포함해도 좋고, 혹은 상기 구동 트랜지스터를 피복하는 오버코트절연막을 포함해도 좋으며, 혹은 상기 구동 트랜지스터의 채널보호막으로 되는 동일한 층을 패터닝해서 채널보호막과 함께 일괄해서 형성되는 보호막을 포함하고 있어도 좋다.
상기 표시패널에 있어서, 상기 제 1 절연막은 게이트절연막, 오버코트절연막, 채널보호막의 적어도 2개를 구비하고, 모두 비유전율이 동일해도 좋다.
상기 표시패널에 있어서, 상기 제 1 절연막은 게이트절연막, 오버코트절연막, 채널보호막의 적어도 2개를 구비하고, 모두 동일한 재료막이어도 좋다.
상기 표시패널에 있어서, 상기 제 2 절연막상에 대향전극이 형성되어 있다.
상기 표시패널에 있어서, 상기 화소회로는 상기 데이터선에 흐르는 데이터 전류의 전류값에 따른 전류값의 구동전류를 상기 발광소자에 공급하는 전류구동형의 화소회로이면 특히 유효하다.
[발명을 실시하기 위한 최량의 형태]
이하에, 본 발명을 실시하기 위한 최량의 형태에 대해서 도면을 이용해서 설명한다. 단, 이하에 설명하는 실시형태에는 본 발명을 실시하기 위해 기술적으로 바람직한 각종 한정이 부가되어 있지만, 발명의 범위를 이하의 실시형태 및 도시예에 한정하는 것은 아니다. 또, 이하의 설명에 있어서 전계발광(Electro Luminescence)이라는 용어를 EL로 약칭한다.
도 1은 표시패널로서 전류지정방식의 액티브 매트릭스 구동 방식으로 동작하는 EL 디스플레이 패널(1)의 복수의 화소의 회로도이다. 도 1에서는 도면을 간략화하기 위해 2행 3열분의 화소를 나타냈지만, 실제로는 더 많은 행수 및 열수분의 화소가 배열되어 있다.
도 1에 나타내는 바와 같이, EL 디스플레이 패널(1)에는 복수의 주사선(2)이 서로 평행하게 되도록 배열되고, 복수의 데이터선(3)이 주사선(2)과 직교하도록 배열되며, 인접하는 주사선(2)의 사이에 있어서 공급선(4)이 주사선(2)과 평행하게 되도록 설치되어 있다. 주사선(2)과 데이터선(3)에 의해서 둘러싸인 직사각형영역이 화소로 되며, 복수의 화소가 매트릭스형상으로 배열되어 있다.
1화소에는 박막 트랜지스터(5, 6, 7) 및 캐패시터(8)를 구비하는 화소회 로(9)와, 유기 EL소자(10)가 설치되어 있다. 이하, 박막 트랜지스터(5)를 스위치 트랜지스터(5)로 칭하고, 박막 트랜지스터(6)를 유지 트랜지스터(6)로 칭하며, 박막 트랜지스터(7)를 구동 트랜지스터(7)로 칭한다. 스위치 트랜지스터(5), 유지 트랜지스터(6) 및 구동 트랜지스터(7)는 모두 아몰퍼스(비정질) 실리콘 트랜지스터이어도 좋고, 이 경우, n채널형 트랜지스터로 된다.
각각의 화소에서는 스위치 트랜지스터(5)의 게이트가 주사선(2)에 접속되고, 스위치 트랜지스터(5)의 드레인과 소스 중의 한쪽이 데이터선(3)에 접속되며, 스위치 트랜지스터(5)의 드레인과 소스 중의 다른쪽이 유기 EL소자(10)의 애노드, 캐패시터(8)의 한쪽의 전극 및 구동 트랜지스터(7)의 소스와 드레인 중의 한쪽에 접속되어 있다. 구동 트랜지스터(7)의 소스와 드레인 중의 다른쪽이 공급선(4)에 접속되고, 구동 트랜지스터(7)의 게이트가 캐패시터(8)의 다른쪽의 전극 및 유지 트랜지스터(6)의 드레인과 소스 중의 한쪽에 접속되어 있다. 유지 트랜지스터(6)의 드레인과 소스 중의 다른쪽이 공급선(4)에 접속되고, 유지 트랜지스터(6)의 게이트가 주사선(2)에 접속되어 있다.
모든 화소의 유기 EL소자(10)는 캐소드를 대향전극으로 하고, 캐소드가 일정전압 Vcom(예를 들면 접지전위)로 유지되어 있다. 유기 EL소자(10)의 발광색에 대해서는 동일한 행의 유기 EL소자(10)는 적, 녹, 청의 순으로 배열되고, 동일한 열의 유기 EL소자(10)는 동일한 색으로 되어 있다. 캐소드는 10㎚이하의 Ba로 이루어지는 전자주입층 및 그것을 덮는 알루미늄 등의 전자주입층보다도 일함수가 높은 보 호 도전층의 적층구조가 바람직하다. 소정의 전압을 인가했을 때의 휘도는 Ba는 두께가 10㎚, 50㎚, 100㎚ 중, 10㎚가 가장 높고, 100㎚가 가장 낮았다.
도 9에 나타내는 바와 같이, EL 디스플레이 패널(1)의 주위에 있어서 주사선(2)이 전압제어의 제 1 주사측 드라이버(21)에 접속되고, 공급선(4)이 전압제어의 제 2 주사측 드라이버(22)에 접속되며, 데이터선(3)이 전류제어의 데이터측 드라이버(23)에 접속되고, 이들 드라이버에 의해서 EL 디스플레이 패널(1)이 액티브 매트릭스 구동 방식으로 구동된다.　
도 2는 인접하는 복수의 화소, 즉 복수의 행 중의 임의의 행, 복수의 열 중의 임의의 열의 화소 및 그 다음의 행, 해당 열의 화소에 출력되는 신호를 나타내는 타이밍도이다. 도 2에 나타내는 바와 같이, 제 1 주사측 드라이버(21)에 의해서, 각 주사선(2)에 온레벨(일정한 하이레벨)의 전압을 순차 인가하는 것에 의해 주사선(2)에 접속된 스위치 트랜지스터(5) 및 유지 트랜지스터(6)를 순차 선택한다. 또, 제 2 주사측 드라이버(22)에 의해서, 제 1 주사측 드라이버(21)의 온레벨 출력과 동기하도록, 각 공급선(4)에 일정한 로우레벨(유기 EL소자(10)의 캐소드에 공급되는 전압 Vcom 이하)의 기입전압을 순차 인가하는 것에 의해 공급선(4)에 접속된 임의의 열의 전체 화소회로(9)를 각 행마다 순차 선택한다. 또, 제 1 주사측 드라이버(21)가 각 행의 스위치 트랜지스터(5) 및 유지 트랜지스터(6)를 선택하고 있을 때에, 데이터측 드라이버(23)가 각 열의 데이터선(3)을 통해서 각 구동 트랜지스터(7)의 드레인-소스간에 각각의 계조에 따른 전류값의 데이터전류가 흐르도록 전류 제어한다. 데이터 전류는 데이터선(3)으로부터 데이터측 드라이버(23)에 흐르는 씽크전류(sink current)이다. 이하에서는 임의의 행의 주사선(2)이 온레벨로 되어 있는 기간을 그 행의 선택기간이라 하고, 임의의 행의 주사선(2)이 오프레벨(일정한 로우레벨)로 되어 있는 기간을 그 행의 발광기간이라 한다.
임의의 행의 선택기간에 있어서는 그 행의 주사선(2)이 온레벨로 되어 있기 때문에, 그 행의 어느 화소에서도 스위치 트랜지스터(5) 및 유지 트랜지스터(6)가 온상태로 된다. 이 때, 공급선(4)의 기입전압은 로우레벨로 되지만, 데이터측 드라이버(23)가 계조에 따른 원하는 전류값으로 되는 바와 같은 데이터전류를 흘리려고 해서, 공급선(4)의 기입전압보다도 낮은 전위로 되므로, 구동 트랜지스터(7)는 그 게이트-소스간 전압 및 드레인-소스간 전압이 온상태로 되는 바와 같은 전압이 된다. 따라서, 데이터선(3)에, 공급선(4)으로부터 구동 트랜지스터(7)의 드레인-소스간, 스위치 트랜지스터(5)의 드레인-소스간을 통해서 각각의 계조에 따른 레벨의 데이터전류가 흐르고, 그 행의 각 화소에서는 데이터선(3)을 향한 데이터전류가 흐른다. 이 데이터전류의 전류값은 데이터측 드라이버(23)에 의해서 일의적으로 제어되어 있다. 이 때, 구동 트랜지스터(7)의 게이트-소스간의 전위차는 구동 트랜지스터(7)의 드레인-소스간의 전위차와 동일하게 되고, 데이터측 드라이버(23)가 설정한 구동 트랜지스터(7)의 드레인-소스간을 흐르는 데이터전류의 전류값에 대응하도록 자동적으로 설정되며, 이 전위차에 따른 레벨의 전하가 캐패시터(8)에 챠지된다.
그 후의 발광기간에서는 그 행의 주사선(2)이 오프레벨(일정한 로우레벨)로 되고, 스위치 트랜지스터(5) 및 유지 트랜지스터(6)가 오프상태로 되지만, 오프상태의 유지 트랜지스터(6)에 의해서 캐패시터(8)의 양단에 걸리는 전위차가 유지되고, 선택기간에 인가된 구동 트랜지스터(7)의 게이트-소스간의 전위차가 그대로 유지된다. 이 때문에, 구동 트랜지스터(7)의 게이트-소스간의 전위차는 발광기간 중, 데이터전류의 전류값에 따른 전류값을 흘리도록 기억되게 된다. 이 발광기간에서는 공급선(4)의 전압이 로우레벨에서 일정한 하이레벨의 발광전압으로 전환되고, 유기 EL소자(10)의 캐소드의 일정전압 Vcom보다 높아지는 것에 의해서, 데이터전류의 전류값이 어떠한 값이어도, 구동 트랜지스터(7)의 드레인-소스간 전압은 구동 트랜지스터(7)의 드레인-소스간 전류의 전류값이 포화상태로 되는 바와 같은 전압으로 설정된다. 따라서, 구동전류의 전류값은 구동 트랜지스터(7)의 게이트-소스간의 전압에만 의존하게 된다. 구동 트랜지스터(7)의 게이트-소스간의 전압은 선택기간에 구동 트랜지스터(7)의 드레인-소스간에 흐르는 데이터전류의 전류값에 따른 전압으로서 유지되어 있으므로, 발광기간에 구동 트랜지스터(7)가 유기 EL소자(10)에 흘리는 구동전류의 전류값은 선택기간의 전류값에 따르고 있다. 이와 같이, 공급선(4)으로부터 구동 트랜지스터(7)를 통해서 유기 EL소자(10)에 구동전류가 흘러, 유기 EL소자(10)가 발광한다. 발광기간에 있어서의 구동전류의 전류값은 그 직전의 선택기간에 있어서의 데이터전류의 전류값에 실질적으로 동일하게 되는 것이 바람직하다. 이와 같이, 구동 트랜지스터(7)는 유기 EL소자(10)에 직렬로 접속되며, 유기 EL소자(10)에 구동전류를 공급한다.
또, 선택기간에 있어서는 각 화소회로(9)에서는 공급선(4)으로부터 데이터선(3)까지의 사이의 데이터전류의 경로에 기생용량이 있기 때문에, 실제로 흐르는 데이터전류의 레벨이 데이터측 드라이버(23)에 의해서 제어된 데이터전류의 레벨에 도달할 때까지 시간을 필요로 하지만, 그 시간이 선택기간보다도 짧으면 특별히 문제는 없지만, 그 시간이 선택기간보다도 긴 경우에는 실제로 흐르는 데이터전류의 레벨이 데이터측 드라이버(23)에 의해서 제어된 데이터전류의 레벨에 도달하지 않게 되어, 발광기간에 있어서의 구동 트랜지스터(7)의 게이트-소스간의 전압이 원하는 값보다 낮아져 버리고, 더 나아가서는 유기 EL소자(10)를 흐르는 구동전류의 전류값까지 낮아지고, 최종적으로는 원하는 휘도보다 낮은 휘도로밖에 발광할 수 없게 되어 버리는 경우가 있다. 그래서, 본 실시형태에 있어서는 EL 디스플레이 패널(1)의 구조를 최적화하고 있다.
이하, EL 디스플레이 패널(1)의 구조에 대해서 구체적으로 설명한다.
도 3은 EL 디스플레이 패널(1)의 2행 6열분의 화소의 개략 평면도이다. 도 3에 나타내는 바와 같이, 동일 행의 주사선(2)과 공급선(4)의 사이에 있어서는 각 유기 EL소자(10)의 화소전극이 열의 수만큼 배치되어 있고, 전체로서 화소전극이 매트릭스형상으로 배열되어 있다. 데이터선(3)과 인접하는 데이터선(3)의 사이에 있어서는 각 화소전극이 열방향으로 배열되어 있다. 각 데이터선(3)의 위에는 격벽(20)이 각 데이터선(3)을 피복하도록 설치되어 있다. 격벽(20)은 도 9에 나타내는 바와 같이, 사행해서 연속된 구조로 되어 있으며, 격벽(20)간의 열방향으로 배열된 복수의 화소전극(12)상에는 유기화합물층(14)이 열방향으로 연속해서 형성되 어 있다. 여기서, 행방향으로 인접하는 격벽(20)끼리에 의해서 행방향으로 인접하는 유기화합물층(14)이 칸막이되어 있다. 유기화합물층(14)은 전류가 흐르는 것에 의해서 발광하는 유기 EL발광층을 포함하는 1개 또는 복수의 전하수송층을 구비하고 있으며, 유기화합물층(14)으로 되는 재료를 용매에 녹인 용액 또는 유기화합물층(14)으로 되는 재료를 분산한 분산액을 격벽(20, 20)사이에 유입하여 건조시키는 것에 의해서 형성된다. 이 격벽(20)은 전기절연성을 가지며, 폴리이미드와 같은 감광성 유기 수지 등으로 이루어진다. 격벽(20)이 유기수지인 경우, 격벽(20)의 최표면의 구성분자 중 C-H결합의 부분을 C-F결합으로 치환한 발액(撥液)가공을 실행하는 것에 의해서 격벽(20)의 발액성이 높아지고, 또 결과로서 격벽(20)의 비유전율이 낮아진다.
도 4는 주로 1화소분의 전극을 나타낸 평면도이고, 도 5는 도 4의 절단선 V-V를 따른 면의 화살표 단면도이다. 도 4 및 도 5에 나타내는 바와 같이, 유기 EL소자(10)의 애노드로 되는 화소전극(12)이 유기화합물층(14)의 아래에 형성되고, 유기 EL소자(10)의 캐소드로 되는 대향전극(16)이 유기화합물층(14)의 위에 형성되어, 아래부터 화소전극(12), 유기화합물층(14), 대향전극(16)의 순으로 적층된 구조가 유기 EL소자(10)로 된다. 화소전극(12)은 화소마다 독립해서 형성되며, 화소전극(12)이 매트릭스형상으로 배열되어 있다. 대향전극(16)은 모든 화소에 공통된 1개의 전극이며, 대향전극(16)이 격벽(20)도 피복해서 전면에 빈틈없이 성막되고, 대향전극(16)이 보호절연막(18)에 의해서 피복되어 있다. 또, 도 4에서는 도면을 보기 쉽게 하기 위해, 화소전극(12)의 도시를 생략하였지만, 도 4에 있어서 캐패시 터(8) 좌측의 직사각형 틀형상의 부분과 캐패시터(8)를 맞춘 영역에 있어서 화소전극(12)이 형성되어 있다.
화소전극(12)은 주석 도프 산화 인듐(ITO), 아연 도프 산화 인듐, 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO) 또는 카드뮴-주석산화물(CTO) 등의 투명도전막을 갖는다.
유기화합물층(14)은 예를 들면 화소전극(12)부터 차례로 정공수송층, 발광층의 순으로 적층된 2층 구조이다. 정공수송층은 도전성 고분자인 PEDOT(폴리에틸렌 디옥시티오펜) 및 도펀트인 PSS(폴리스티렌술폰산)로 이루어지고, 발광층은 폴리페닐렌 비닐렌계 발광재료나 폴리플루오렌계 발광재료 등의 공액이중결합 고분자 발광재료가 바람직하다. 유기화합물층(14)은 단층이어도, 3층 이상이어도 좋다.
대향전극(16)은 화소전극(12)보다도 일함수가 낮은 재료로 형성되어 있으며, 예를 들면, 인듐, 마그네슘, 칼슘, 리튬, 바륨, 희토류금속의 적어도 1종을 포함하는 단체 또는 합금으로 형성되어 있다. 또, 대향전극(16)은 상기 각종 재료의 층이 적층된 적층구조로 되어 있어도 좋고, 이상의 각종 재료의 층에 부가해서 금속층이 퇴적된 적층구조로 되어 있어도 좋으며, 구체적으로는 유기화합물층(14)과 접하는 계면측에 성막된 일함수가 낮은 고순도의 바륨층과 바륨층을 피복한 알루미늄층과의 적층구조나, 하층에 리튬층, 상층에 알루미늄층이 설치된 적층구조를 들 수 있다.
트랜지스터 어레이 패널(30)의 표면측의 면에, 주사선(2), 데이터선(3), 공 급선(4), 스위치 트랜지스터(5), 유지 트랜지스터(6), 구동 트랜지스터(7), 캐패시터(8), 화소전극(12) 및 격벽(20)이 설치되어 있다.
트랜지스터 어레이 패널(30)은 투명한 절연기판(32)을 베이스로 하고 있으며, 절연기판(32)상에 절연막, 도전막, 반도체막, 불순물 반도체막 등이 패터닝됨으로써, 주사선(2), 데이터선(3), 공급선(4), 스위치 트랜지스터(5), 유지 트랜지스터(6), 구동 트랜지스터(7) 및 캐패시터(8)가 설치되어 있다.
스위치 트랜지스터(5), 유지 트랜지스터(6) 및 구동 트랜지스터(7)는 모두 역스태거구조로 되어 있다. 즉, 스위치 트랜지스터(5), 유지 트랜지스터(6) 및 구동 트랜지스터(7)는 모두 절연기판(32)상에 형성된 게이트(G)와, 게이트를 피복한 게이트절연막(34)을 사이에 두고 게이트에 대향한 반도체막(SC)과, 반도체막(SC)의 중앙부상에 형성된 채널보호막(BL)과, 반도체막(SC)의 양단부 상에 있어서 서로 이간하도록 형성된 불순물 반도체막(ISC)와, 한쪽의 불순물 반도체막상에 형성된 드레인(D)과, 다른쪽의 불순물 반도체막상에 형성된 소스(S)로 구성되어 있다. 게이트절연막(34)은 도 9에 나타내는 바와 같이, 데이터선(3) 및 공급선(4) 전역에 걸쳐서 형성되어 있으며, 데이터측 드라이버(23)의 각 범프는 게이트절연막(34)에 설치된 콘택트홀에 의해서 노출된 데이터선(3)의 단자부와 접속하고 있다. 대향전극(16)은 격벽(20) 전역을 덮고 있으며, 둘레가장자리부(16a)가 격벽(20)을 둘러싸도록 설치되어 있다. 따라서, 격벽(20)의 단차로 인해, 도 5에 나타내는 바와 같이 격벽(20)의 모서리부(20a)에서 대향전극(16)이 단열해도, 격벽(20)이 설치되어 있지 않은 대향전극(16)의 둘레가장자리부(16a)가 연속되어 있기 때문에, 화소영역 전역에 걸쳐서 대향전극(16)의 전압을 균등하게 할 수 있다.
스위치 트랜지스터(5), 유지 트랜지스터(6) 및 구동 트랜지스터(7)의 게이트는 절연기판(32)상의 전면에 빈틈없이 성막된 도전막의 패터닝에 의해 형성된 것으로서, 게이트 이외에 데이터선(3), 캐패시터(8)의 한쪽의 전극도 이 도전막의 패터닝으로 형성된 것이다.
게이트절연막(34)은 전면에 빈틈없이 성막되며, 스위치 트랜지스터(5), 유지 트랜지스터(6) 및 구동 트랜지스터(7)의 게이트, 데이터선(3), 캐패시터(8)의 한쪽의 전극은 공통의 게이트절연막(34)에 의해서 피복되어 있다.
스위치 트랜지스터(5), 유지 트랜지스터(6) 및 구동 트랜지스터(7)의 소스와 드레인은 게이트절연막(34)상의 전면에 빈틈없이 성막된 도전막의 패터닝에 의해 형성된 것으로서, 소스와 드레인 이외에 주사선(2), 공급선(4), 캐패시터(8)의 다른쪽의 전극도 이 도전막의 패터닝에 의해 형성된 것이다. 따라서, 데이터선(3)과 주사선(2)의 사이에는 게이트절연막(34)이 개재되어 있으며, 데이터선(3)과 공급선(4)의 사이에는 게이트절연막(34)이 개재되어 있다. 스위치 트랜지스터(5), 유지 트랜지스터(6) 및 구동 트랜지스터(7)와 함께 주사선(2), 공급선(4), 캐패시터(8)의 다른쪽의 전극이 공통의 오버코트절연막(36)에 의해서 피복되고, 오버코트절연막(36)의 표면이 트랜지스터 어레이 패널(30)의 표면으로 되어 있다. 또한, 오버코트절연막(36)의 표면에 수지 등의 평탄화막이 성막되고, 주사선(2), 공급선(4), 스위치 트랜지스터(5), 유지 트랜지스터(6), 구동 트랜지스터(7) 및 캐패시터(8) 등에 의한 오목볼록을 평탄화막에 의해서 해소해도 좋지만, 이 경우, 평탄화막의 평 탄한 표면이 트랜지스터 어레이 패널의 표면으로 된다.
스위치 트랜지스터(5) 및 유지 트랜지스터(6)의 게이트는 게이트절연막(34)에 형성된 콘택트홀(44)을 통해서 주사선(2)에 접촉하고, 스위치 트랜지스터(5)의 드레인과 소스 중의 한쪽은 게이트절연막(34)에 형성된 콘택트홀(38)을 통해서 데이터선(3)에 접촉하며, 유지 트랜지스터(6)의 드레인과 소스 중의 한쪽은 게이트절연막(34)에 형성된 콘택트홀(40)을 통해서 캐패시터(8)의 한쪽의 전극에 접촉해 있다. 캐패시터(8)의 다른쪽의 전극은 오버코트절연막(36)에 형성된 콘택트홀(42)을 통해서 화소전극(12)에 접촉해 있다.
게이트절연막(34) 및 오버코트절연막(36)은 모두 동일한 절연재료로 이루어지며, 바람직하게는 질화실리콘 또는 산화실리콘으로 이루어진다. 그리고, 데이터선(3)의 위에 있어서 격벽(20)이 형성되며, 격벽(20)을 피복하도록 대향전극(16)이 형성되어 있기 때문에, 대향전극(16)과 데이터선(3)의 사이에 격벽(20), 오버코트절연막(36)이 배치되고, 이것에 의해 기생용량 Cpd가 형성된다.
기생용량 Cpd는 식 1로 나타내어진다.
Figure 112006071336392-pat00002
여기서, ε0은 진공의 유전율이고, εa는 게이트절연막(34) 및 오버코트절연막(36)의 비유전율이며, Da는 게이트절연막(34)과 오버코트절연막(36)의 총막두께이 고, εb는 격벽(20)의 비유전율이며, Db는 격벽(20)의 두께이다. 또한, 채널보호막(BL)이 대향전극(16)과 데이터선(3)의 사이에 개재하고 또한 게이트절연막(34) 및 오버코트절연막(36)과 함께 동일한 재료로 이루어지며, 동일 재료의 층을 패터닝해서 채널보호막(BL) 및 데이터선(3)을 따른 보호층을 일괄해서 형성하고 있으면, Da는 게이트절연막(34), 오버코트절연막(36), 및 채널보호막(BL)의 총막두께로 된다.
이 때, 기생용량 Cpd는 작을수록 바람직하지만, 선택기간에 있어서는 공급선(4)에서 데이터선(3)까지의 사이의 데이터전류의 경로 전체의 기생용량을 Ctotal로 한 경우, 기생용량 Cpd가 트랜지스터(5∼7)의 설계에 큰 영향을 주지 않는 것을 고려하여, 데이터선(3)이 현저하게 지연을 일으키지 않게 하기 위해서는 기생용량 Cpd가 기생용량 Ctotal의 20%이하인 것이 바람직하다. 여기서, 트랜지스터(5∼7)에 있어서의 게이트절연막(34), 오버코트절연막(36), 채널보호막(BL)의 각각의 두께를 변경하는 것은 TFT의 특성이 바뀌어 전체의 설계가 크게 바뀌지 않으면 안되어, 고정시켜 두는 것이 바람직하다. 마찬가지로, 게이트절연막(34), 오버코트절연막(36), 채널보호막(BL)의 절연재료의 선정 즉 비유전율을 변경하는 것도 마찬가지로 전체의 설계변경을 필요로 하므로 고정시켜 두는 것이 바람직하다. 따라서, 식 1에서 비교적 용이하게 변동하는 것이 가능한 파라미터는 격벽(20)의 두께 Db로 된다. 단, 기생용량 Cpd가 기생용량 Ctotal의 5%보다 작게 하기 위해서는 격벽의 두께 Db를 현저하게 두껍게 퇴적시키지 않으면 안되어 제조 프로세스의 관점으로부터 바람직하지 않다. 따라서, 식 2의 범위로 되도록, 격벽(20)의 두께 Db가 설정되어 있다.
Figure 112006071336392-pat00003
기생용량 Ctotal의 성분으로서는 데이터선(3)과 주사선(2)의 중첩부분의 기생용량, 데이터선(3)과 공급선(4)의 중첩부분의 기생용량, 주사선(2)의 갯수×스위치 트랜지스터(5)의 게이트-소스간의 기생용량, 구동 트랜지스터(7)의 게이트의 기생용량, 화소전극(12) 및 캐패시터(8)의 용량이 있다.
또, EL 디스플레이 패널(1)의 그 밖의 설정조건으로서, 화소의 폭(격벽(20)의 폭을 포함시킨 화소의 피치)이 330㎛(EL 디스플레이 패널(1)이 10. 4”이고 VGA인 경우)이상, 600㎛(EL 디스플레이 패널(1)이 37”이고 WXGA인 경우)이하이고, 주사선(2)의 갯수가 768개(단, WXGA인 경우이고 상하 분할되어 있으므로 각 384개), 480개(VGA인 경우) 또는 1080개(단, 풀HD의 경우이고 상하 분할되어 있으므로 각 540개)이며, 화소의 용량이 0.252fF/㎡이고, 화소의 개구율(화소영역의 면적에 있어서의 발광영역의 면적의 비율)이 30%이며, 선택기간이 43.4μ초(60㎐구동에 있어서 선택기간이 최장인 경우, 즉 주사선(2)의 갯수가 최소인 경우에는 WXGA이고 상하 분할로 384개)이하이며, 최저휘도전류가 5.2㎁/dot이상(EL 디스플레이 패널(1) 이 10.4”VGA이고, 또한 계조가 8bit이며, 최고휘도를 300nit∼500nit, 화소의 특성을 12.0cd/A로 설정)으로 하였다.
또, 화소의 휘도계조가 256계조인 경우, 무발광을 제 0 계조로 하고, 최대휘도계조를 제 255 계조로 설정하고 있다. 전체계조에서 계조반전을 일으키지 않고, 밸런스가 좋은 표시를 실행하기 위해서는 제 2 계조에 있어서의 기입율이 20%이상이고 또한 제 255 계조에 있어서의 기입율이 90%이상으로 되도록, 기생용량 Cpd를 규정하면 좋다. 여기서, 기입율이라는 것은 데이터측 드라이버(23)에 의해서 제어된 데이터선(3)에 흐르는 데이터전류의 전류값에 대한 실제로 유기 EL소자(10)에 흐르는 구동전류의 전류값의 비율이다. 여기서 무발광을 제외한 가장 낮은 휘도계조인 제 1 계조가 아닌, 제 2 계조에 있어서의 기입율로 설정한 이유는 피드 스루 전압의 효과가 너무 커서 기생용량에 기인하는 기입율의 조건에는 부적당하기 때문이다.
격벽(20)으로서 폴리이미드를 적용한 경우, 그 비유전율 εb가 2. 6∼3. 4의 범위로 된다. 예를 들면 격벽(20)의 비유전율 εb가 3. 0이라고 하면, 기생용량 Cpd와 격벽(20)의 두께 Db의 관계는 도 6에 나타내는 바와 같이 된다.
여기서, EL 디스플레이 패널(1)의 각 부의 설정이 표 1(스위치 트랜지스터(5), 유지 트랜지스터(6), 구동 트랜지스터(7)의 임계값전압 Vth를 0. 5V로 하였다)에 나타내져 있는 것으로 하면, 선택기간에 있어서는 공급선(4)에서 데이터 선(3)까지의 사이의 데이터전류의 경로 전체의 기생용량 Ctotal의 각 성분을 계산하면, 표 2에 나타내는 바와 같이 된다. 여기서, 게이트절연막(34), 채널보호막(BL) 및 오버코트절연막(36)은 모두 질화실리콘으로 하고, 비유전율을 6.4로 설정하고 있다. 또, 게이트절연막(34) 및 채널보호막(BL)의 총두께를 420㎚로 하고, 오버코트절연막(36)을 200㎚로 하고 있다.
Figure 112006071336392-pat00004
Figure 112006071336392-pat00005
표 2에 있어서, 『C1』은 데이터선(3)과 공급선(4)의 중첩부분의 기생용량이고, 『C2』는 데이터선(3)과 주사선(2)의 중첩부분의 기생용량이며, 『C3』은 스위치 트랜지스터(5)의 수, 즉 주사선(2)의 갯수×1개당 스위치 트랜지스터(5)에 걸리는 기생용량의 총기생용량이고, 『C4』는 구동 트랜지스터(7)의 게이트에 걸리는 기생용량이며, 『C5』는 화소전극(12) 및 캐패시터(8)의 용량이다. 또, 표 2에 있어서 『Cpd』의 상한』은 용량 C1∼C5 및 식 2에 의거해서 산출된 격벽(20)의 두께가 하한으로 될 수 있는 경우의 기생용량 Cpd이고, 『Cpd의 하한』은 용량 C1∼C5 및 식 2에 의거해서 산출된 격벽(20)의 두께가 상한으로 될 수 있는 경우의 기생용량 Cpd이다. 또, 표 2에 있어서 『Ctotal의 하한』은 기생용량 Cpd의 하한의 경우의 기생용량 Ctotal이며, 『Ctotal의 상한』은 기생용량 Cpd의 상한의 경우의 기생용량 Ctotal이다.
기생용량 Cpd의 하한 설정의 경우, 각각의 출력 계조 특성을 도 7에 나타내며, 그 중 제 2 계조 및 제 255 계조에 있어서의 기입율을 표 3에 나타낸다. 도 7에 있어서, 횡축의「Input data」는 데이터측 드라이버(23)에 의해서 제어된 데이터선(3)에 흐르는 데이터전류의 계조를 8bit로 나타낸 것이고, 종축의「Output data」는 유기 EL소자(10)에 흐르는 구동전류의 계조를 8bit로 나타낸 것이다. 모두 시각상 알기 쉽도록 편의적으로 256이상으로 되어 있지만 8bit의 경우, 실제는 255까지이다. 표 3으로부터, 제 2 계조에 있어서의 기입율이 20%이상이고 또한 최대휘도인 제 255 계조에 있어서의 기입율이 90%이상으로 되어 있는 것을 알 수 있다.
Figure 112006071336392-pat00006
기생용량 Cpd가 기생용량 Ctotal의 20%이하로 되는 바와 같은 격벽(20)의 두께 Db, 즉 두께 Db의 하한을 표 4에 나타내고, 기생용량 Cpd가 기생용량 Ctotal의 5%이상으로 되는 바와 같은 격벽(20)의 두께 Db, 즉 두께 Db의 상한을 표 5에 나타낸다.
Figure 112006071336392-pat00007
Figure 112006071336392-pat00008
표 4로부터 알 수 있는 바와 같이 최저한 필요한 비유전율 εb가 2. 6∼3. 4인 격벽(20)의 두께는 2. 0∼3. 5㎛의 범위에 있으며, 표 5로부터 알 수 있는 바와 같이 기생용량으로 제한한 비유전율 εb가 2. 6∼3. 4인 격벽(20)의 두께의 상한은 10. 1∼17. 7㎛의 범위이다.
상기 실시형태에서는 데이터선(3)에 걸리는 기생용량으로부터 격벽(20)의 두께를 최적화했지만, 이하는 유기 EL소자(10)의 유기 EL화합물층의 성막의 관점에서 격벽(20)의 두께를 최적화한 것이다. 여기서, 유기 화합물층(14)은 유기 화합물층(14)으로 되는 재료를 용매에 녹인 용액 또는 유기 화합물층(14)으로 되는 재료를 분산한 분산액을 격벽(20, 20)간에 유입하는 것에 의해서 형성된다. 유기 화합물층(14)을 잉크젯법에 의해서 형성한 경우, 1화소마다 액적의 양에 맞추어 1∼수십방울의 액적을 토출한 것으로 한다. 이 때, 액적이 격벽(20)을 타고 넘어 인접하는 화소로 흘러넘치지 않도록 하기 위해 필요한 격벽(20)의 두께는 식 3으로 나타낼 수 있으며, 그것을 도 8에 나타낸다. 식 3에 있어서, W는 격벽(20)의 폭이고, L은 1화소의 길이이며, P는 1화소의 폭(피치)이고, ρ는 액적량이다. 즉, 1화소 부근에 액적을 수용할 수 있는 용적 ρ는 ρ=폭(P-W) ×길이 L ×높이 H로 되고, 이 높이 이상으로 격벽(20)의 두께 Db가 있으면 좋다.
Figure 112006071336392-pat00009
도 8에 있어서, 유기 화합물층(14)으로 되는 1방울 60pl의 액적을 격벽(20, 20)간에 가했을 때의 액적의 높이를 나타낸 것이고, 횡축은 화소의 폭이며, 종축은 액적의 높이가 된다. 10. 4”VGA에서는 RGB 3개분의 화소의 폭이 330㎛이며, 32”WXGA에서는 RGB 3개분의 화소의 폭이 510㎛이며, 37”WXGA에서는 RGB 3개분의 화소의 폭이 600㎛이다. 도 8로부터 알 수 있는 바와 같이, 10.4”VGA의 각 화소에 1방울로 유기 화합물층(14)을 완전히 형성할 수 있는 것으로 해도, 최저한 2.0㎛ 두께의 격벽(20)이 필요하며, 화소의 폭에 대해 길이가 3배이므로, 각 화소 3개소에 1방울씩 적하해서 두께를 전체적으로 균등하게 고르게 했다고 하면, 두께 6.0㎛의 격벽(20)이 필요하게 된다.
이상과 같이, 본 실시형태에 따르면, 격벽(20)의 두께 Db가 상기 식 2를 만족시키도록 설정되어 있기 때문에, 대향전극(16)과 데이터선(3)의 사이의 기생용량의 영향에 의한 데이터전류의 지연을 억제할 수 있다.
또, 상기 실시예에 있어서, 도 4에 나타내는 구조에서는 데이터선(3)과 대향 전극(16)의 사이에 게이트절연막(34)이 개재되어 있었지만, 도 10에 나타내는 바와 같이, 데이터선(3)을 구동 트랜지스터(7)의 소스(S), 드레인(D)과 동일한 재료막을 패터닝해서 소스(S), 드레인(D)과 함께 일괄해서 형성되도록 해서, 게이트절연막(34)의 위쪽에 데이터선(3)을 배치해도 좋다.
본 발명에 따르면, 격벽의 두께를 설정해서 데이터선에서의 지연을 억제할 수 있다.

Claims (10)

  1. 발광소자와,
    상기 발광소자에 직렬로 접속된 구동 트랜지스터를 갖는 화소회로와,
    상기 화소회로를 경유해서 데이터전류가 공급되는 데이터선과,
    상기 화소회로를 선택하기 위한 주사선과,
    상기 데이터선을 덮는 제 1 절연막과,
    상기 데이터선 및 상기 제 1 절연막을 덮고, 상기 제 1 절연막과 다른 재료로 이루어지는 제 2 절연막을 구비하고,
    상기 화소회로를 경유해서 상기 데이터선까지의 경로 전체의 기생용량을 Ctotal로 하고, 진공의 유전율을 ε0으로 하며, 상기 제 1 절연막의 비유전율을 εa로 하고, 상기 제 1 절연막의 총막두께를 Da로 하며, 상기 제 2 절연막의 비유전율을 εb로 하고, 상기 제 2 절연막의 두께를 Db로 한 경우에,
    Figure 112007062444124-pat00010
    를 만족시키는 것을 특징으로 하는 표시패널.
  2. 제 1 항에 있어서,
    상기 제 2 절연막은 비유전율이 2. 6∼3. 4이고, 두께가 2. 0∼17. 7㎛인 것을 특징으로 하는 표시패널.
  3. 제 1 항에 있어서,
    상기 제 1 절연막은 상기 구동 트랜지스터의 게이트절연막을 포함하는 것을 특징으로 하는 표시패널.
  4. 제 1 항에 있어서,
    상기 제 1 절연막은 상기 구동 트랜지스터를 피복하는 오버코트절연막을 포함하는 것을 특징으로 하는 표시패널.
  5. 제 1 항에 있어서,
    상기 제 1 절연막은 상기 구동 트랜지스터의 채널보호막으로 되는 동일한 층을 패터닝해서 채널보호막과 함께 일괄해서 형성되는 보호막을 포함하는 것을 특징으로 하는 표시패널.
  6. 제 1 항에 있어서,
    상기 제 1 절연막은 게이트절연막, 오버코트절연막, 채널보호막의 적어도 2개를 구비하고, 모두 비유전율이 동일한 것을 특징으로 하는 표시패널.
  7. 제 1 항에 있어서,
    상기 제 1 절연막은 게이트절연막, 오버코트절연막, 채널보호막의 적어도 2개를 구비하고, 모두 동일한 재료막인 것을 특징으로 하는 표시패널.
  8. 제 1 항에 있어서,
    상기 발광소자는 유기화합물층을 구비하고,
    상기 제 2 절연막은 상기 유기화합물층을 칸막이하는 격벽인 것을 특징으로 하는 표시패널.
  9. 제 1 항에 있어서,
    상기 제 2 절연막상에 대향전극이 형성되어 있는 것을 특징으로 하는 표시패널.
  10. 제 1 항에 있어서,
    상기 화소회로는 상기 데이터선에 흐르는 데이터전류의 전류값에 따른 전류값의 구동전류를 상기 발광소자에 공급하는 전류구동형의 화소회로인 것을 특징으로 하는 표시패널.
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