KR100789139B1 - On-glass single chip liquid crystal display device - Google Patents
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Abstract
불량율이 감소되고, 전체적인 사이즈가 줄어든 액정표시장치가 개시된다. 영상을 표시하는 액정표시패널 내에는 로우 방향으로 연장하여 형성된 게이트 라인들을 구동하는 게이트 구동회로 및 칼럼 방향으로 연장하여 형성된 데이터 라인을 블록 방식으로 구동하기 위한 라인블록 선택회로가 형성된다. 또한, 상기 액정표시패널 상에는 컨트롤부, 메모리부, 레벨 쉬프트부, 소오스 구동부, 공통전압 발생부 및 DC/DC 컨버터부를 포함하는 하나의 통합 구동 칩이 장착된다. 상기 통합 구동 칩은 상기 게이트 구동회로 및 라이블록 선택회로를 구동시킬 뿐만 아니라, 상기 액정표시패널의 전반적인 구동을 제어하여 영상을 디스플레이시킨다. 따라서, 상기 액정표시장치의 불량율을 감소시킬 수 있고, 상기 액정표시장치의 전체적인 사이즈를 줄일 수 있다.Disclosed is a liquid crystal display device in which a defective rate is reduced and its overall size is reduced. In the liquid crystal display panel displaying an image, a gate driving circuit for driving gate lines extending in a row direction and a line block selection circuit for driving data lines extending in a column direction in a block manner are formed. In addition, an integrated driving chip including a control unit, a memory unit, a level shift unit, a source driver, a common voltage generator, and a DC / DC converter is mounted on the liquid crystal display panel. The integrated driving chip not only drives the gate driving circuit and the lyblock selection circuit, but also controls the overall driving of the liquid crystal display panel to display an image. Therefore, the defective rate of the liquid crystal display device can be reduced, and the overall size of the liquid crystal display device can be reduced.
Description
도 1은 종래의 비결정형 액정표시장치의 액정표시패널을 도시한 평면도이다.1 is a plan view showing a liquid crystal display panel of a conventional amorphous liquid crystal display device.
도 2는 종래의 비결정형 액정표시패널 상에 데이터 및 게이트 구동 칩이 장착된 구조를 나타낸 평면도이다.2 is a plan view illustrating a structure in which data and gate driving chips are mounted on a conventional amorphous liquid crystal display panel.
도 3은 본 발명의 바람직한 일 실시예에 따른 액정표시장치를 나타낸 분해 사시도이다.3 is an exploded perspective view illustrating a liquid crystal display according to an exemplary embodiment of the present invention.
도 4는 도 3에 도시된 박막 트랜지스터 기판의 일 실시예를 나타낸 평면도이다.4 is a plan view illustrating an embodiment of the thin film transistor substrate illustrated in FIG. 3.
도 5는 도 3에 도시된 박막 트랜지스터 기판의 다른 실시예를 나타낸 평면도이다.FIG. 5 is a plan view illustrating another embodiment of the thin film transistor substrate illustrated in FIG. 3.
도 6은 도 5에 도시된 통합 구동 칩의 내부 구성을 나타낸 블록도이다.6 is a block diagram illustrating an internal configuration of the integrated driving chip illustrated in FIG. 5.
도 7은 본 발명의 다른 실시예에 따른 통합 구동 칩의 내부 구성을 나타낸 블록도이다.7 is a block diagram illustrating an internal configuration of an integrated driving chip according to another exemplary embodiment of the present invention.
도 8은 복수개의 데이터 라인들을 두 개의 블록으로 구분하여 선택적으로 구동하는 제1 라인블록 선택회로를 구체적으로 도시한 평면도이다.8 is a plan view specifically illustrating a first line block selection circuit for selectively driving a plurality of data lines into two blocks.
도 9는 도 8에 도시된 제1 데이터 라인 선택회로의 출력 파형도이다. FIG. 9 is an output waveform diagram of the first data line selection circuit shown in FIG. 8.
도 10은 복수개의 데이터 라인들을 세 개의 블록으로 구분하여 선택적으로 구동하는 제2 라인블록 선택회로를 구체적으로 나타낸 평면도이다. 10 is a plan view specifically illustrating a second line block selection circuit for selectively driving a plurality of data lines into three blocks.
도 11은 도 10에 도시된 제2 데이터 라인 선택회로의 출력 파형도이다.FIG. 11 is an output waveform diagram of the second data line selection circuit shown in FIG. 10.
도 12는 복수개의 데이터 라인들을 네 개의 블록으로 구분하여 선택적으로 구동하는 제3 라인블록 선택회로를 구체적으로 나타낸 평면도이다.12 is a plan view specifically illustrating a third line block selection circuit for selectively driving a plurality of data lines into four blocks.
도 13은 도 12에 도시된 제3 라인블록 선택회로의 출력 파형도이다.FIG. 13 is an output waveform diagram of the third line block selection circuit shown in FIG. 12.
도 14는 도 5에 도시된 게이트 구동회로를 구성하는 본 발명의 제1 실시예에 따른 제1 쉬프트 레지스터의 구성도이다.FIG. 14 is a configuration diagram of a first shift register according to a first embodiment of the present invention constituting the gate driving circuit shown in FIG. 5.
도 15는 도 14에 도시된 쉬프트 레지스터의 회로도이다.FIG. 15 is a circuit diagram of the shift register shown in FIG. 14.
도 16은 도 14에 도시된 쉬프트 레지스터의 출력 파형도이다.FIG. 16 is an output waveform diagram of the shift register shown in FIG. 14.
도 17은 도 5에 도시된 게이트 구동회로를 구성하는 본 발명의 제2 실시예에 따른 제2 쉬프트 레지스터의 구성도이다. FIG. 17 is a configuration diagram of a second shift register according to the second exemplary embodiment of the present invention constituting the gate driving circuit shown in FIG. 5.
도 18은 도 5에 도시된 게이트 구동회로를 구성하는 본 발명의 제3 실시예에 따른 제3 쉬프트 레지스터의 구성도이다. FIG. 18 is a configuration diagram of a third shift register according to a third embodiment of the present invention constituting the gate driving circuit shown in FIG. 5.
도 19는 도 18에 도시된 제3 쉬프트 레지스터를 구체적으로 나타낸 회로도이다.FIG. 19 is a circuit diagram illustrating the third shift register illustrated in FIG. 18 in detail.
도 20은 도 3에 도시된 연성 인쇄회로기판의 구조를 구체적으로 나타낸 사시도이다.20 is a perspective view illustrating in detail the structure of the flexible printed circuit board illustrated in FIG. 3.
도 21은 본 발명의 다른 실시예에 따른 액정표시패널을 나타낸 평면도이다.21 is a plan view illustrating a liquid crystal display panel according to another exemplary embodiment of the present invention.
도 22는 도 21에 도시된 제1 및 제2 게이트 구동회로를 구성하는 제4 및 제5 쉬프트 레지스터의 구성도이다.FIG. 22 is a configuration diagram illustrating fourth and fifth shift registers constituting the first and second gate driving circuits shown in FIG. 21.
도 23은 도 22에 도시된 제4 및 제5 쉬프트 레지스터의 출력 파형도이다.FIG. 23 is an output waveform diagram of the fourth and fifth shift registers shown in FIG. 22.
도 24는 본 발명의 또 다른 실시예에 따른 액정표시패널을 나타낸 평면도이다.24 is a plan view illustrating a liquid crystal display panel according to another exemplary embodiment of the present invention.
도 25는 도 24에 도시된 통합 구동 칩의 내부 구성을 구체적으로 나타낸 블록도이다.FIG. 25 is a detailed block diagram illustrating an internal configuration of the integrated driving chip illustrated in FIG. 24.
본 발명은 액정표시장치에 관한 것으로, 더욱 상세하게는 불량율을 감소시키고, 더불어 전체적인 사이즈까지 줄일 수 있는 온 글라스 싱글칩을 갖는 액정표시장치에 관한 것이다. The present invention relates to a liquid crystal display device, and more particularly, to a liquid crystal display device having an on glass single chip that can reduce the defect rate and reduce the overall size.
최근 들어 정보 처리 기기는 다양한 형태, 다양한 기능, 더욱 빨라진 정보 처리 속도를 갖도록 급속하게 발전되고 있다. 이러한 정보 처리 장치에서 처리된 정보는 전기적인 신호 형태를 갖는다. 따라서, 사용자가 정보 처리 장치에서 처리된 정보를 육안으로 확인하기 위해서는 인터페이스 역할을 하는 디스플레이 장치를 필요로 한다.Recently, information processing devices have been rapidly developed to have various forms, various functions, and faster information processing speed. Information processed in such an information processing device has an electrical signal form. Therefore, in order for the user to visually check the information processed by the information processing apparatus, a display apparatus that serves as an interface is required.
최근에는 액정표시장치가 CRT방식의 디스플레이 장치에 비하여, 경량, 소형이면서, 고해상도, 저전력 및 친환경적인 이점을 가지며 풀-컬러화가 가능하여 차세대 디스플레이 장치로 부각되고 있다. Recently, a liquid crystal display device has a light weight, a small size, high resolution, low power, and an environment-friendly advantage, and can be full-colored, compared to a CRT type display device.
이러한 액정표시장치 중에서도 두 장의 기판에 각각 전극이 형성되고, 각 전극에 인가되는 전압을 스위칭하기 위한 박막 트랜지스터를 구비하는 장치가 주로 사용된다. 이와 같이 박막 트랜지스터를 이용하는 액정표시장치는 비결정형과 다결정형으로 구분된다. Among the liquid crystal display devices, an electrode is formed on each of two substrates, and a device including a thin film transistor for switching a voltage applied to each electrode is mainly used. As such, the liquid crystal display device using the thin film transistor is classified into an amorphous type and a polycrystalline type.
다결정형 액정표시장치는 소자 동작을 고속화할 수 있고 소자의 저전력 구동이 가능한 장점이 있는 반면, 박막 트랜지스터 제조 공정이 복잡한 단점이 있다. 따라서, 다결정형 액정표시장치는 소형 디스플레이 장치에 주로 적용되고, 비결정형 액정표시장치는 주로 노트북 PC, LCD 모니터, HDTV 등의 대화면 디스플레이 장치에 적용된다. The polycrystalline liquid crystal display device has advantages in that the device operation can be speeded up and the device can be driven at low power, but the thin film transistor manufacturing process is complicated. Therefore, a polycrystalline liquid crystal display device is mainly applied to a small display device, and an amorphous liquid crystal display device is mainly applied to a large screen display device such as a notebook PC, an LCD monitor, and an HDTV.
도 1은 종래의 비정질형 액정표시장치를 나타낸 평면도이다. 1 is a plan view illustrating a conventional amorphous liquid crystal display device.
도 1을 참조하면, 비결정형 액정표시장치(50)는 픽셀 어레이가 형성된 액정표시패널(10), 상기 액정표시패널(10)에 구동 신호를 제공하기 위한 구동 인쇄회로기판(36, 42) 및 상기 액정표시패널(10)과 상기 구동 인쇄회로기판(36, 42)을 전기적으로 연결하기 위한 테이프 캐리어 패키지(Tape Carrier Package; 이하, TCP, 32, 38)를 구비한다. Referring to FIG. 1, an amorphous liquid
상기 구동 인쇄회로기판(36, 42)은 상기 액정표시패널(10)에 형성된 복수의 데이터 라인을 구동하기 위한 데이터 인쇄회로기판(36)과 상기 액정표시패널(10)에 형성된 복수의 게이트 라인을 구동하기 위한 게이트 인쇄회로기판(42)을 포함한다. 한편, 상기 데이터 인쇄회로기판(36)은 데이터측 TCP(32)에 의해 상기 복수의 데이터 라인 단자부와 연결되고, 상기 게이트 인쇄회로기판(42)은 게이트측 TCP(38)에 의해 상기 복수의 게이트 라인 단자부와 연결된다. The driving printed
이때, 데이터측 TCP(32) 상에 칩 온 필름(CHIP ON FILM; 이하, COF) 방식으로 데이터 구동 칩(34)이 형성되고, 게이트측 연성회로기판(38) 상에 COF 방식으로 게이트 구동 칩(40)이 형성된다.At this time, the
최근에는 비결정형 액정표시장치에서도 다결정형 액정표시장치와 같이 액정표시패널의 유리 기판 상에 데이터 구동회로 및 게이트 구동회로를 형성함으로써 조립공정의 수를 감소하고자 하는 기술 개발에 힘쓰고 있다. Recently, in an amorphous liquid crystal display device, a data driving circuit and a gate driving circuit are formed on a glass substrate of a liquid crystal display panel like a polycrystalline liquid crystal display device, and efforts have been made to reduce the number of assembly processes.
도 2는 게이트 및 데이터 구동 회로가 패널내에 내장된 비결정형 액정표시장치를 나타낸 평면도이다.2 is a plan view showing an amorphous liquid crystal display device in which a gate and a data driving circuit are incorporated in a panel.
도 2를 참조하면, 비결정형 액정표시장치(90)는 픽셀 어레이가 형성된 표시영역 및 상기 표시영역의 주변영역을 갖는 유리기판(60)을 구비한다. 상기 주변영역에는 다수의 데이터 구동 칩(61) 및 게이트 구동 칩(62)이 형성된다. 이때, 상기 다수의 데이터 구동 칩(61)의 출력 단자들은 복수의 데이터 라인에 연결되고, 다수의 게이트 구동 칩(62)의 출력 단자들은 복수의 게이트 라인에 연결된다. 상기 데이터 구동 칩(61) 및 게이트 구동 칩(62)의 입력 단자들은 연성인쇄회로기판(70)을 통해 통합 인쇄회로기판(미도시)과 연결된다.Referring to FIG. 2, the amorphous liquid
한편, 상기 연성회로기판(70)에는 상기 데이터 구동 칩(61) 및 게이트 구동 칩(62)에 타이밍 신호 및 영상 데이터 신호를 제공하기 위한 컨트롤 구동 칩(71) 및 공통 전압을 발생하는 공통전압 발생칩(72)이 장착된다.The
이와 같이, 상기 유리기판(60) 내에 상기 데이터 구동 칩(61) 및 게이트 구 동 칩(62)을 장착하는 구조는 제조 원가를 절감시키고 구동 회로의 일체화로 전력 손실을 최소화할 수 있다. As such, the structure in which the
그러나, 여러 개의 구동 칩을 상기 유리 기판(60) 위에 장착하게 되면, 다음과 같은 문제점이 발생된다.However, when a plurality of driving chips are mounted on the
첫 번째, 상기 유리 기판에 여러 개의 칩을 장착하면, 불량율도 칩의 개수만큼 증가된다. 즉, 칩 하나에만 불량이 발생되어도 액정표시모듈 전체가 불량 처리되기 때문에 수율이 떨어지고, 또한, 불량율이 상승하면, 그만큼 공정 시간도 길어지기 때문에 생산성이 저하된다.First, when several chips are mounted on the glass substrate, the defect rate is also increased by the number of chips. In other words, even if a defect occurs only in one chip, the entire liquid crystal display module is subjected to a defective process, so that the yield decreases. In addition, when the defect rate increases, the process time also increases so that productivity decreases.
두 번째, 기구적인 측면에서 상기 유리 기판에 여러 개의 칩을 장착하면, 액정표시패널의 크기가 전체적으로 증가된다. 즉, 칩의 개수가 증가하면, 상기 유리 기판에 형성되는 패턴의 수가 증가되고, 상기 패턴의 형성 공간을 확보하기 위해서는 상기 액정표시패널의 크기가 커질 수밖에 없다. 이로 인해, 사이즈가 한정된 액정표시패널에서 고해상도를 구현하기가 불가하다. Second, in the mechanical aspect, when a plurality of chips are mounted on the glass substrate, the size of the liquid crystal display panel is increased. That is, as the number of chips increases, the number of patterns formed on the glass substrate is increased, and the size of the liquid crystal display panel is inevitably increased to secure the space for forming the pattern. As a result, it is impossible to implement high resolution in a liquid crystal display panel having a limited size.
세 번째, 상기 칩들은 상기 액정표시패널의 일부 영역에만 장착되기 때문에 상기 액정표시패널의 구조가 좌우 대칭형을 이루지 못하여 일측으로 치우치게 된다. 따라서, 상기 액정표시장치의 크기가 더욱 커지게 된다.Third, since the chips are mounted only on a part of the liquid crystal display panel, the structure of the liquid crystal display panel is not symmetrical and is biased to one side. Therefore, the size of the liquid crystal display device becomes larger.
네 번째, 화면 특성에서 보면, 상기 유리 기판에 장착되는 칩의 접촉 저항에 의해 화질의 균일성이 떨어진다.Fourth, from the screen characteristics, the uniformity of the image quality is lowered by the contact resistance of the chip mounted on the glass substrate.
이에 본 발명의 기술과 과제는 이러한 종래의 문제점을 해결하기 위한 것으 로, 본 발명의 제1 목적은 표시 영역의 주변 영역에 액정표시패널을 구동하는 하나의 통합 구동 칩을 장착함으로써 칩을 장착하는데 소요되는 공정시간 및 불량율을 감소시킬 수 있고, 더불어 전체적인 사이즈를 줄일 수 있는 온 글라스 싱글칩 액정표시장치를 제공하는 것이다.In order to solve the conventional problems, the first object of the present invention is to mount a chip by mounting an integrated driving chip for driving a liquid crystal display panel in a peripheral area of the display area. The present invention provides an on-glass single chip liquid crystal display which can reduce the process time and the defective rate and can reduce the overall size.
또한, 본 발명의 제2 목적은 표시 영역의 주변 영역에 데이터 라인이 연장된 표시영역의 주변영역에 라인블록 선택회로를 표시영역의 박막 트랜지스터와 동일 공정에 의해 형성하고, 1 라인분의 픽셀 데이터를 라인블록 선택회로를 통해 시분할하여 구동함으로써 상기 통합 구동 칩의 채널 단자와 상기 데이터 라인들과의 호환성을 확보할 수 있는 온 글라스 싱글칩 액정표시장치를 제공하는 것이다. In addition, a second object of the present invention is to form a line block selection circuit in the peripheral area of the display area in which the data line extends in the peripheral area of the display area by the same process as the thin film transistors in the display area, and the pixel data for one line The present invention provides an on-glass single chip liquid crystal display device which can secure the compatibility between the channel terminal of the integrated driving chip and the data lines by time-dividing and driving the same through the line block selection circuit.
또한, 본 발명의 제3 목적은 상기 통합 구동 칩에 의해 구동되고, 게이트 라인이 연장된 표시영역의 좌우 주변영역에 게이트 라인 구동회로를 표시영역의 박막 트랜지스터와 동일 공정에 의해 지그재그로 배치되도록 형성함으로써, 표시영역의 좌우 대칭적 배치가 가능하고, 기판 상에서 게이트 구동회로의 충분한 형성공간을 확보할 수 있으므로 높은 수직 해상도를 가진 장치에도 적용이 가능한 온 글라스 싱글칩 액정표시장치를 제공하는 것이다. In addition, a third object of the present invention is to be driven by the integrated driving chip, the gate line driving circuit is arranged in a zigzag by the same process as the thin film transistors of the display area in the left and right peripheral regions of the display area extending the gate line. Accordingly, the present invention provides an on-glass single chip liquid crystal display device that can be symmetrically arranged in the display area and that a sufficient space for forming the gate driving circuit can be secured on the substrate.
또한, 본 발명의 제4 목적은 액정표시패널 상에 복수의 게이트 라인들을 구동하기 위한 게이트 구동부 및 복수의 데이터 라인들을 구동하기 위한 소오스 구동부를 내장하는 통합 구동 칩을 장착함으로써, 액정표시장치가 좌우 대칭형을 이룰 수 있고, 유효 디스플레이 면적을 증가시킬 수 있는 온 글라스 싱글칩 액정표시장치를 제공하는 것이다.In addition, a fourth object of the present invention is to mount the integrated driving chip having a gate driver for driving the plurality of gate lines and a source driver for driving the plurality of data lines on the liquid crystal display panel, whereby the liquid crystal display device is left and right. An on-glass single chip liquid crystal display device capable of achieving a symmetrical type and increasing an effective display area is provided.
상술한 본 발명의 제1 목적을 달성하기 위한 본 발명에 따른 온 글라스 싱글칩 액정표시장치는, 표시영역 및 상기 표시 영역의 주변영역을 포함하는 제1 기판, 상기 제1 기판과 대면하는 제2 기판 및 상기 제1 기판과 제2 기판과의 사이에 봉입된 액정을 포함한다.In accordance with another aspect of the present invention, there is provided an on-glass single chip liquid crystal display device comprising: a first substrate including a display area and a peripheral area of the display area, and a second surface facing the first substrate. And a liquid crystal encapsulated between the substrate and the first substrate and the second substrate.
이때, 상기 제1 기판은, 상기 표시영역에 매트릭스 형상으로 제공되는 복수의 스위칭 소자들; 상기 표시영역에 매트릭스 형상으로 제공되고, 상기 복수의 스위칭 소자들 중 대응하는 스위칭 소자의 제1 전류전극에 연결되는 복수의 픽셀전극들; 상기 복수의 스위칭 소자들 중 각 로우 방향의 스위칭 소자들의 제어전극에 공통으로 연결되는 복수의 게이트 라인들; 상기 복수의 스위칭 소자들 중 각 칼럼 방향의 스위칭 소자들의 제2 전류전극에 공통으로 연결되는 복수의 데이터 라인들; 상기 복수의 게이트 라인들의 일단이 연장된 상기 주변영역의 제1 영역에 집적되고, 상기 복수의 게이트 라인들을 순차적으로 스캔하기 위한 게이트 구동회로; 및 상기 복수의 데이터 라인들이 연장된 상기 주변영역의 제2 영역에 부착되고, 외부 영상 데이터 및 외부 제어 신호들을 입력하여 상기 게이트 구동회로에 구동제어신호들을 출력하고, 상기 복수의 데이터 라인들 각각에 아날로그 구동신호를 출력하는 통합 구동 칩을 구비한다.In this case, the first substrate may include a plurality of switching elements provided in a matrix shape in the display area; A plurality of pixel electrodes provided in the display area in a matrix shape and connected to a first current electrode of a corresponding switching element among the plurality of switching elements; A plurality of gate lines commonly connected to control electrodes of the switching elements in the row direction among the plurality of switching elements; A plurality of data lines commonly connected to second current electrodes of the switching elements in each column direction among the plurality of switching elements; A gate driving circuit integrated in a first region of the peripheral region where one end of the plurality of gate lines extends, and sequentially scanning the plurality of gate lines; And a plurality of data lines attached to a second area of the peripheral area, and extending external image data and external control signals to output driving control signals to the gate driving circuit, and to each of the plurality of data lines. An integrated driving chip for outputting an analog driving signal is provided.
또한, 상술한 본 발명의 제2 목적을 달성하기 위한 본 발명에 따른 온 글라스 싱글칩 액정표시장치는, 표시영역 및 상기 표시 영역의 주변영역을 포함하는 제1 기판, 상기 제1 기판과 대면하는 제2 기판 및 상기 제1 기판과 제2 기판과의 사이에 봉입된 액정을 포함한다.In addition, the on-glass single-chip liquid crystal display device according to the present invention for achieving the above-described second object of the present invention, the first substrate including a display area and the peripheral area of the display area, facing the first substrate And a liquid crystal encapsulated between a second substrate and the first substrate and the second substrate.
이때, 상기 제1 기판은, 상기 표시영역에 매트릭스 형상으로 제공되는 복수의 스위칭 소자들; 상기 표시영역에 매트릭스 형상으로 제공되고, 상기 복수의 스위칭 소자들 중 대응하는 스위칭 소자의 제1 전류전극에 연결되는 복수의 픽셀전극들; 상기 복수의 스위칭 소자들 중 각 로우 방향의 스위칭 소자들의 제어전극에 공통으로 연결되는 복수의 게이트 라인들; 상기 복수의 스위칭 소자들 중 각 칼럼 방향의 스위칭 소자들의 제2 전류전극에 공통으로 연결되는 복수의 데이터 라인들; 상기 복수의 게이트 라인들의 일단이 연장된 상기 주변영역의 제1 영역에 집적되고, 상기 복수의 게이트 라인들을 순차적으로 스캔하기 위한 게이트 구동회로; 상기 복수의 데이터 라인들이 연장된 상기 주변영역의 제2 영역에 집적되고, 블록단위의 아날로그 구동신호들을 입력하고, 상기 복수의 데이터 라인들의 각 라인 블록들을 선택하고, 선택된 라인블럭의 데이터 라인들에 상기 블록단위의 아날로그 구동신호들을 스위칭하기 위한 라인블록 선택회로; 및 상기 제2 영역에 부착되고, 외부 영상 데이터 및 외부 제어신호들을 입력하여 상기 게이트 구동회로에 구동제어신호들을 출력하고, 상기 라인블록 선택회로에 라인블록선택신호들 및 블록단위의 아날로그 구동신호들을 출력하는 통합 구동 칩을 구비한다.In this case, the first substrate may include a plurality of switching elements provided in a matrix shape in the display area; A plurality of pixel electrodes provided in the display area in a matrix shape and connected to a first current electrode of a corresponding switching element among the plurality of switching elements; A plurality of gate lines commonly connected to control electrodes of the switching elements in the row direction among the plurality of switching elements; A plurality of data lines commonly connected to second current electrodes of the switching elements in each column direction among the plurality of switching elements; A gate driving circuit integrated in a first region of the peripheral region where one end of the plurality of gate lines extends, and sequentially scanning the plurality of gate lines; The plurality of data lines are integrated in a second region of the peripheral region that extends, input analog driving signals in block units, select respective line blocks of the plurality of data lines, and apply data lines of the selected line block. A line block selection circuit for switching the analog driving signals in the block unit; And outputs driving control signals to the gate driving circuit by inputting external image data and external control signals to the second area, and outputs line block selection signals and block-based analog driving signals to the line block selection circuit. It has an integrated driving chip to output.
상기 통합 구동 칩은, 상기 외부 영상 데이터 및 외부 제어신호의 입력을 인터페이싱하기 위한 인터페이스부; 상기 외부 영상 데이터를 저장하기 위한 메모리부; 상기 메모리로부터 독출된 블록단위의 영상 데이터를 입력하여 블록단위의 아날로그 구동신호들을 출력하기 위한 소오스 구동부; 상기 구동제어신호들 및 라인 블록선택신호들을 레벨쉬프팅하여 출력하기 위한 레벨 쉬프트부; 및 상기 인터페이스부를 통하여 입력을 제어하고, 상기 외부 제어신호들에 응답하여, 상기 영상 데이터를 상기 메모리부에 저장하고, 상기 구동제어신호들 및 라인블록선택신호를 생성하여 상기 레벨 쉬프트부에 제공하고, 상기 메모리부에 저장된 영상 데이터를 블록단위로 독출하여 상기 소오스 구동부에 제공하는 컨트롤부를 구비한다.The integrated driving chip may include an interface unit for interfacing input of the external image data and an external control signal; A memory unit for storing the external image data; A source driver for inputting image data in units of blocks read from the memory and outputting analog driving signals in units of blocks; A level shift unit for level shifting the driving control signals and the line block selection signals; And controlling an input through the interface unit, in response to the external control signals, storing the image data in the memory unit, generating the driving control signals and the line block selection signal, and providing the drive control signals and the line block selection signal to the level shift unit. And a control unit for reading image data stored in the memory unit in block units and providing the same to the source driving unit.
상기 통합 구동 칩은, 공통전압을 발생하여 상기 액정표시패널 상에 형성된 공통전극라인에 제공하기 위한 공통 전압 발생부 및 외부로부터 전원을 공급받아 상기 전원의 레벨을 업 또는 다운시켜 상기 타이밍 컨트롤부, 레벨 쉬프트부, 소오스 구동부 및 공통 전압 발생부로 제공하기 위한 DC/DC 컨버터를 더 포함한다. The integrated driving chip may include a common voltage generator for generating a common voltage and providing the common voltage to the common electrode line formed on the liquid crystal display panel, and receive power from an external source to raise or lower the level of the power to control the timing controller. The apparatus further includes a DC / DC converter for providing a level shift unit, a source driver, and a common voltage generator.
상기 외부 제어신호들은 메인 클럭신호, 수평동기신호, 수직동기신호, 데이터 인에이블신호를 포함한다. 이때, 상기 외부 제어신호들은 모드선택신호를 더 포함하고, 상기 컨트롤부는 상기 모드선택신호에 응답하여 상기 라인블록선택신호들을 생성한다.The external control signals include a main clock signal, a horizontal synchronization signal, a vertical synchronization signal, and a data enable signal. In this case, the external control signals further include a mode selection signal, and the control unit generates the line block selection signals in response to the mode selection signal.
상기 블록단위가 수평 해상도의 1/2인 경우에 제1 라인블록은 홀수번째 데이터 라인들을 포함하고, 제2 라인블록은 짝수번째 데이터 라인들을 포함한다.When the block unit is 1/2 of the horizontal resolution, the first line block includes odd data lines, and the second line block includes even data lines.
이때, 상기 라인블록선택회로는, 제1 전류전극이 상기 통합 구동 칩의 아날로그 영상신호들의 출력단자들 중 대응하는 출력단자에 연결되고, 제2 전류전극이 상기 홀수번째 데이터라인들 중 대응하는 데이터 라인에 연결되고, 제어전극이 상기 라인블록선택신호들 중 대응하는 하나의 선택신호에 연결된 복수의 제1 선택 트랜지스터들; 및 제1 전류전극이 상기 통합 구동 칩의 아날로그 영상신호들의 출력 단자들 중 대응하는 출력단자에 연결되고, 제2 전류전극이 상기 짝수번째 데이터라인들 중 대응하는 데이터 라인에 연결되고, 제어전극이 상기 라인블록선택신호들 중 대응하는 다른 하나의 선택신호에 연결된 복수의 제2 선택 트랜지스터들을 포함한다.In this case, in the line block selection circuit, a first current electrode is connected to a corresponding output terminal among the output terminals of the analog image signals of the integrated driving chip, and the second current electrode corresponds to the corresponding data among the odd-numbered data lines. A plurality of first selection transistors connected to a line and having a control electrode connected to a corresponding one of the line block selection signals; And a first current electrode is connected to a corresponding output terminal of the output terminals of the analog image signals of the integrated driving chip, a second current electrode is connected to a corresponding data line of the even-numbered data lines, and a control electrode is And a plurality of second selection transistors connected to the other one of the line block selection signals.
상기 블록단위가 수평 해상도의 1/3인 경우에 제1 라인블록은 3n-2(n은 자연수)번째 데이터 라인들을 포함하고, 제2 라인블록은 3n-1번째 데이터 라인들을 포함하고, 제3 라인블록은 3n번째 데이터 라인들을 포함한다.When the block unit is 1/3 of the horizontal resolution, the first line block includes 3n-2 (n is a natural number) data lines, the second line block includes 3n-1 data lines, and a third The line block includes 3n th data lines.
이때, 상기 라인블록선택회로는, 제1 전류전극이 상기 통합 구동 칩의 아날로그 영상신호들의 출력단자들 중 대응하는 출력단자에 연결되고, 제2 전류전극이 상기 3n-2번째 데이터라인들 중 대응하는 데이터 라인에 연결되고, 제어전극이 상기 라인블록선택신호들 중 제1 선택신호에 연결된 복수의 제1 선택 트랜지스터들; 제1 전류전극이 상기 통합 구동 칩의 아날로그 영상신호들의 출력단자들 중 대응하는 출력단자에 연결되고, 제2 전류전극이 상기 3n-1번째 데이터라인들 중 대응하는 데이터 라인에 연결되고, 제어전극이 상기 라인블록선택신호들 중 제2 선택신호에 연결된 복수의 제 2 선택 트랜지스터들; 및 제1 전류전극이 상기 통합 구동 칩의 아날로그 영상신호들의 출력단자들 중 대응하는 출력단자에 연결되고, 제2 전류전극이 상기 3n번째 데이터라인들 중 대응하는 데이터 라인에 연결되고, 제어전극이 상기 라인블록선택신호들 중 제3 선택신호에 연결된 복수의 제2 선택 트랜지스터들을 포함한다.In this case, in the line block selection circuit, a first current electrode is connected to a corresponding output terminal of the output terminals of the analog image signals of the integrated driving chip, and the second current electrode corresponds to the 3n-2th data line. A plurality of first selection transistors connected to a data line, and a control electrode connected to a first selection signal of the line block selection signals; A first current electrode is connected to a corresponding output terminal of the output terminals of the analog image signals of the integrated driving chip, a second current electrode is connected to a corresponding data line of the 3n-1th data lines, and a control electrode A plurality of second selection transistors connected to a second selection signal of the line block selection signals; And a first current electrode is connected to a corresponding output terminal of the output terminals of the analog image signals of the integrated driving chip, a second current electrode is connected to a corresponding data line of the 3nth data lines, and a control electrode is And a plurality of second selection transistors connected to a third selection signal of the line block selection signals.
또한, 상술한 본 발명의 제3 목적을 달성하기 위한 본 발명에 따른 온 글라 스 싱글칩 액정표시장치는, 표시영역 및 상기 표시 영역의 주변영역을 포함하는 제1 기판, 상기 제1 기판과 대면하는 제2 기판 및 상기 제1 기판과 제2 기판과의 사이에 봉입된 액정을 포함한다.In addition, the on-glass single chip liquid crystal display device according to the present invention for achieving the third object of the present invention described above, the first substrate including the display area and the peripheral area of the display area, the first substrate facing the And a liquid crystal encapsulated between the second substrate and the first substrate and the second substrate.
이때, 상기 제1 기판은, 상기 표시영역에 매트릭스 형상으로 제공되는 복수의 스위칭 소자들; 상기 표시영역에 매트릭스 형상으로 제공되고, 상기 복수의 스위칭 소자들 중 대응하는 스위칭 소자의 제1 전류전극에 연결되는 복수의 픽셀전극들; 상기 복수의 스위칭 소자들 중 각 로우 방향의 스위칭 소자들의 제어전극에 공통으로 연결되는 복수의 게이트 라인들; 상기 복수의 스위칭 소자들 중 각 칼럼 방향의 스위칭 소자들의 제2 전류전극에 공통으로 연결되는 복수의 데이터 라인들; 상기 복수의 게이트 라인들의 일단이 연장된 상기 주변영역의 제1 영역에 집적되고, 상기 복수의 게이트 라인들 중 홀수번째 게이트 라인들을 구동하기 위한 제1 게이트 구동회로; 상기 복수의 게이트 라인들의 타단이 연장된 상기 주변영역의 제2 영역에 집적되고, 상기 복수의 게이트 라인들 중 짝수번째 게이트 라인들을 구동하고, 상기 전체 게이트 라인들이 순차적으로 스캔되도록 상기 제1 게이트 구동회로와 복수의 게이트 라인들을 통하여 연결된 제2 게이트 구동회로; 상기 복수의 데이터 라인들이 연장된 상기 주변영역의 제3 영역에 집적되고, 블록단위의 아날로그 구동신호들을 입력하고, 상기 복수의 데이터 라인들의 각 라인블럭들을 선택하고, 선택된 라인블럭의 데이터 라인들에 상기 블록단위의 아날로그 영상신호들을 스위칭하기 위한 라인블록 선택회로; 및 상기 제3 영역에 부착되고, 외부 영상 데이터 및 외부 제어신호들을 입력하여 상기 게이트 구동회로에 구동제어신호들을 출 력하고, 상기 라인블록 선택회로에 라인블록선택신호들 및 블록단위의 아날로그 구동신호들을 출력하는 통합 구동 칩을 구비한다.In this case, the first substrate may include a plurality of switching elements provided in a matrix shape in the display area; A plurality of pixel electrodes provided in the display area in a matrix shape and connected to a first current electrode of a corresponding switching element among the plurality of switching elements; A plurality of gate lines commonly connected to control electrodes of the switching elements in the row direction among the plurality of switching elements; A plurality of data lines commonly connected to second current electrodes of the switching elements in each column direction among the plurality of switching elements; A first gate driving circuit integrated in a first region of the peripheral region in which one end of the plurality of gate lines extends, and configured to drive odd-numbered gate lines among the plurality of gate lines; The first gate driving circuit is integrated with a second region of the peripheral region extending from the other end of the plurality of gate lines, drives even-numbered gate lines among the plurality of gate lines, and scans the entire gate lines sequentially. A second gate driving circuit connected to the furnace through a plurality of gate lines; The plurality of data lines are integrated in a third region of the peripheral region that extends, input analog driving signals in block units, select respective line blocks of the plurality of data lines, and apply data lines of the selected line block. A line block selection circuit for switching the analog image signals in block units; And output driving control signals to the gate driving circuit by inputting external image data and external control signals to the third region, and supplying line block selection signals to the line block selecting circuit and analog driving signals in units of blocks. It has an integrated driving chip for outputting them.
또한, 상술한 본 발명의 제4 목적을 달성하기 위한 본 발명에 따른 온 글라스 싱글칩 액정표시장치는, 표시영역 및 상기 표시 영역의 주변영역을 포함하는 제1 기판, 상기 제1 기판과 대면하는 제2 기판 및 상기 제1 및 제2 기판 사이에 봉입된 액정을 포함한다. In addition, the on-glass single chip liquid crystal display device according to the present invention for achieving the fourth object of the present invention described above, the first substrate including a display area and the peripheral area of the display area, facing the first substrate And a liquid crystal encapsulated between a second substrate and the first and second substrates.
이때, 상기 제1 기판은, 상기 표시영역에 매트릭스 형상으로 제공되는 복수의 스위칭 소자들; 상기 표시영역에 매트릭스 형상으로 제공되고, 상기 복수의 스위칭 소자들 중 대응하는 스위칭 소자의 제1 전류전극에 연결되는 복수의 픽셀전극들; 상기 복수의 스위칭 소자들 중 각 로우 방향의 스위칭 소자들의 제어전극에 공통으로 연결되는 복수의 게이트 라인들; 상기 복수의 스위칭 소자들 중 각 칼럼 방향의 스위칭 소자들의 제2 전류전극에 공통으로 연결되는 복수의 데이터 라인들; 상기 복수의 데이터 라인들의 일단이 연장된 주변영역에 집적되고, 블록단위의 아날로그 구동신호들을 입력하고, 상기 복수의 데이터 라인들의 각 라인블럭들을 선택하고, 선택된 라인블럭의 데이터 라인들에 상기 블록단위의 아날로그 영상신호들을 스위칭하기 위한 라인블록 선택회로; 및 상기 라인블록 선택회로가 형성된 주변영역에 부착되고, 외부 영상데이터 및 외부 제어신호들을 입력하여 상기 복수의 게이트 라인들 중 홀수번째 라인들에 제1 게이트구동신호들을 제공하고 상기 복수의 게이트 라인들 중 짝수번째 라인들에 제2 게이트구동신호들을 제공하고, 상기 라인블록 선택회로에 라인블록 선택신호들 및 블록단위의 아날로그 구동신호들을 출력 하기 위한 통합 구동 칩을 구비한다. In this case, the first substrate may include a plurality of switching elements provided in a matrix shape in the display area; A plurality of pixel electrodes provided in the display area in a matrix shape and connected to a first current electrode of a corresponding switching element among the plurality of switching elements; A plurality of gate lines commonly connected to control electrodes of the switching elements in the row direction among the plurality of switching elements; A plurality of data lines commonly connected to second current electrodes of the switching elements in each column direction among the plurality of switching elements; One end of the plurality of data lines is integrated in an extended peripheral area, inputs analog driving signals in block units, selects each line block of the plurality of data lines, and blocks the data lines in the selected line block. A line block selection circuit for switching analog video signals of the circuit; And a first gate driving signal provided to an odd region of the plurality of gate lines by inputting external image data and external control signals to a peripheral area where the line block selection circuit is formed. And an integrated driving chip configured to provide second gate driving signals to even-numbered lines, and output line block selection signals and block-based analog driving signals to the line block selection circuit.
이때, 상기 통합 구동 칩은, 상기 외부 영상 데이터 및 외부 제어신호의 입력을 인터페이싱하기 위한 인터페이스부; 상기 외부 영상 데이터를 저장하기 위한 메모리부; 상기 메모리로부터 독출된 블록단위의 영상 데이터를 입력하여 블록단위의 아날로그 구동신호들을 출력하기 위한 소오스 구동부; 제1 구동제어신호, 제2 구동제어신호 및 라인블록선택신호들의 레벨을 쉬프팅하여 출력하기 위한 레벨 쉬프트부; 상기 제1 구동제어신호에 의해 상기 복수의 게이트 라인들 중 홀수번째 게이트 라인에 제1 게이트 구동신호를 제공하기 위한 제1 게이트 구동부; 상기 제2 구동제어신호에 의해 상기 복수의 게이트 라인들 중 짝수번째 게이트 라인에 제2 게이트 구동신호를 제공하기 위한 제2 게이트 구동부; 및 상기 인터페이스부를 통하여 입력을 제어하고, 상기 외부 제어신호들에 응답하여, 상기 영상 데이터를 상기 메모리부에 저장하고, 상기 제1, 제2 구동제어신호들 및 라인블록선택신호를 생성하여 상기 레벨 쉬프트부에 제공하고, 상기 메모리부에 저장된 영상 데이터를 블록단위로 독출하여 상기 소오스 구동부에 제공하는 컨트롤부를 구비한다.In this case, the integrated driving chip, the interface unit for interfacing the input of the external image data and the external control signal; A memory unit for storing the external image data; A source driver for inputting image data in units of blocks read from the memory and outputting analog driving signals in units of blocks; A level shift unit for shifting and outputting levels of the first drive control signal, the second drive control signal, and the line block selection signals; A first gate driver configured to provide a first gate driving signal to an odd-numbered gate line among the plurality of gate lines by the first driving control signal; A second gate driver configured to provide a second gate driving signal to an even-numbered gate line among the plurality of gate lines by the second driving control signal; And controlling the input through the interface unit, in response to the external control signals, storing the image data in the memory unit, generating the first and second driving control signals and the line block selection signal to generate the level. And a control unit provided to the shift unit and reading the image data stored in the memory unit in block units and providing the source unit to the source driver.
상술한 온 글라스 싱글칩 액정표시장치에 따르면, 액정표시패널 상에 장착되어 상기 액정표시패널의 전반적인 구동을 제어함으로써 영상을 디스플레이시키기 위한 통합 구동 칩이 장착된다. 따라서, 상기 액정표시장치의 불량율을 최소화할 수 있고, 전체적인 사이즈를 감소시킬 수 있다.According to the above-described on-glass single chip liquid crystal display device, an integrated driving chip is mounted on the liquid crystal display panel to display an image by controlling the overall driving of the liquid crystal display panel. Therefore, the defective rate of the liquid crystal display device can be minimized and the overall size can be reduced.
이하, 첨부한 도면을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.Hereinafter, with reference to the accompanying drawings, it will be described in detail the present invention.
도 3은 본 발명의 바람직한 일 실시예에 따른 액정표시장치의 분해 사시도이 다.3 is an exploded perspective view of a liquid crystal display according to an exemplary embodiment of the present invention.
도 3을 참조하면, 액정표시장치(500)는 크게 액정표시패널 어셈블리(100), 백라이트 어셈블리(200), 샤시(300) 및 커버(400)를 포함한다. Referring to FIG. 3, the liquid
상기 액정표시패널 어셈블리(100)는 액정표시패널(110), 연성인쇄회로기판(Flexible Printed Circuit; 190, 이하, FPC) 및 통합 구동 칩(180)을 포함한다. The liquid crystal
상기 액정표시패널(110)은 하부 기판인 박막 트랜지스터 기판(120), 상부 기판인 컬러필터기판(130) 및 그 사이에 제공되는 액정층(미도시)을 포함한다. 상기 박막 트랜지스터 기판(120)에는 a-Si 박막 공정에 의해 표시셀 어레이 회로 및 게이트 구동회로가 형성된다. 또한, 상기 박막 트랜지스터 기판(120) 상에는 통합 구동 칩(180)이 부착된다. 상기 통합 구동 칩(180)은 상기 FPC(190)에 의해 외부 회로기판(미도시)과 전기적으로 연결된다. The liquid
한편, 상기 컬러필터기판(130)에는 RGB 화소 및 투명공통전극들이 형성된다. Meanwhile, RGB pixels and transparent common electrodes are formed on the
상기 백라이트 어셈블리(200)는 램프 어셈블리(220), 도광판(240), 광학시트들(260), 반사판(280), 몰드 프레임(290)을 포함한다. The
도 4는 도 3에 도시된 박막 트랜지스터 기판의 일 실시예를 나타낸 평면도이다.4 is a plan view illustrating an embodiment of the thin film transistor substrate illustrated in FIG. 3.
도 4를 참조하면, 상기 박막 트랜지스터 기판(120)은 상기 컬러 필터 기판(130)과 대응하는 제1 영역 및 대응하지 않는 제2 영역으로 구분된다. 또한, 상기 제1 영역은 표시영역과 주변영역을 포함하고, 상기 표시영역에는 로우 방향으 로 연장된 복수의 데이터 라인(DL)이 형성되고, 칼럼 방향으로 연장된 복수의 게이트 라인(GL)이 형성된다. 한편, 상기 표시영역의 좌측 주변영역에는 상기 복수의 게이트 라인(GL)과 연결된 게이트 구동회로(140)가 집적된다. Referring to FIG. 4, the thin
상기 박막 트랜지스터 기판(120)의 제2 영역에는 상기 액정표시패널(110)의 전반적인 구동을 제어하기 위한 통합 구동 칩(180)이 장착된다. 상기 통합 구동 칩(180)에는 상기 액정표시패널(110)의 외부에 배치된 회로기판으로부터 외부 영상데이터 신호(181a) 및 외부 제어신호(181b)가 입력된다. 그리고, 상기 통합 구동 칩(180)은 상기 게이트 구동 회로(140)에 구동제어신호(GC)를 출력하고, 상기 복수의 데이터 라인(DL)들에 아날로그 픽셀 데이터를 제공한다.An
이때, 상기 통합 구동 칩(180)의 외부 연결 단자(181a, 182b)들은 상기 회로기판과 상기 통합 구동 칩(180)을 전기적으로 연결하기 위한 상기 FPC(190)와 연결된다.In this case, the
상기 통합 구동 칩(180)의 복수의 출력 단자들 중 구동제어신호 출력 단자들(GC)은 상기 게이트 구동 회로(140)의 입력 단자들과 연결되고, 복수의 채널 단자(CH)들은 상기 복수의 데이터 라인(DL)들에 각각 연결된다. 구체적으로, 상기 구동제어신호 출력 단자(GC)들은 개시신호 출력단자, 제1 클럭신호 출력단자, 제2 클럭신호 출력단자, 제1 전원전압단자 및 제2 전원전압단자의 5개의 단자들을 포함한다. Among the plurality of output terminals of the
도 5는 도 3에 도시된 박막 트랜지스터 기판의 다른 실시예를 나타낸 평면도이다. FIG. 5 is a plan view illustrating another embodiment of the thin film transistor substrate illustrated in FIG. 3.
도 5를 참조하면, 박막 트랜지스터 기판(120)은 컬러 필터 기판(130)과 대응하는 제1 영역 및 대응하지 않는 제2 영역으로 구분된다. 또한, 상기 제1 영역은 표시영역과 주변영역을 포함하고, 상기 표시영역에는 로우 방향으로 연장하여 복수의 데이터 라인(DL)이 형성되고, 칼럼 방향으로 연장하여 복수의 게이트 라인(GL)이 형성된다. 한편, 상기 표시영역의 좌측 주변영역에는 상기 복수의 게이트 라인(GL)들과 연결된 게이트 구동회로(140)가 집적되고, 상기 표시영역의 상측 주변영역에는 상기 복수의 데이터 라인(DL)과 연결된 라인블록 선택 회로(150)가 집적된다.Referring to FIG. 5, the thin
이때, 상기 박막 트랜지스터 기판(120)의 제2 영역에는 상기 액정표시패널(110)의 전반적인 구동을 제어하기 위한 통합 구동 칩(180)이 장착된다. 상기 통합 구동 칩(180)에는 상기 액정표시패널(110)의 외부에 배치된 회로기판으로부터 외부 영상데이터 신호(181a) 및 외부 제어신호(181b)가 입력된다. 그리고, 상기 통합 구동 칩(180)은 상기 게이트 구동 회로(140)에 구동제어신호(GC)를 출력하고, 상기 복수의 데이터 라인(DL)들에 아날로그 픽셀 데이터를 제공한다. In this case, an
이때, 상기 통합 구동 칩(180)의 외부 연결단자(181a, 182b)들은 상기 회로기판과 상기 통합 구동 칩(180)을 전기적으로 연결하기 위한 상기 FPC(190)와 연결된다.In this case, the
상기 통합 구동 칩(180)의 복수의 출력 단자들 중 구동제어신호 출력 단자들(GC)은 상기 게이트 구동 회로(140)의 입력 단자들과 연결되고, 라인블록 선택신호 출력단자(TG)는 상기 라인블록 선택회로(150)의 제어 단자들과 연결된다. 한편, 상기 복수의 채널 단자(CH)들은 상기 라인블록 선택회로(150)의 입력 단자들과 연결된다. 상기 라인블록 선택회로(150)의 출력 단자들은 각각 상기 복수의 데이터 라인(DL)들에 연결된다. 이때, 상기 복수의 데이터 라인(DL)의 개수는 상기 통합 구동 칩의 채널 단자(CH)의 개수의 양의 정수배이다. The driving control signal output terminals GC of the plurality of output terminals of the
도 6은 도 4 및 도 5에 도시된 통합 구동 칩의 내부 구성을 나타낸 블록도이다.6 is a block diagram illustrating an internal configuration of the integrated driving chip illustrated in FIGS. 4 and 5.
도 6을 참조하면, 상기 통합 구동 칩(180)은 인터페이스부(181), 메모리부(183), 소오스 구동부(184), 레벨 쉬프트부(185), 공통전압(Vcom) 발생부(186) 및 컨트롤부(182)를 포함한다. Referring to FIG. 6, the
상기 인터페이스부(181)는 외부로부터 외부 영상데이터 신호(181a) 및 외부 제어신호(181b)를 입력받아 상기 컨트롤부(182)와 외부 장치와의 인터페이싱을 수행한다. 상기 인터페이스부(181)는 CPU 인터페이스, 비디오 그래픽 보드(VGD) 인터페이스 및 미디어-큐(Media-Q) 인터페이스에 대해 호환성을 갖는다. The
상기 컨트롤부(182)는 상기 인터페이스부(181)로부터 상기 외부 영상데이터 신호(181a) 및 외부 제어신호(181b)를 입력받아 상기 외부 영상데이터 신호(181a)를 상기 메모리부(183)에 저장한다. 한편, 상기 외부 제어신호(181b)는 수평 및 수직 동기 신호, 메인 클럭신호, 데이터 인에이블 신호 및 모드 선택신호를 포함한다. 이때, 상기 컨트롤부(182)는 상기 모드 선택신호에 응답하여 상기 라인블록 선택신호(TG)를 생성한다.The
또한, 상기 컨트롤부(182)는 상기 레벨 쉬프트부(185)에 구동 제어신호(GC) 및 라인블록 선택신호(TG)를 제공한다. 이때, 상기 구동 제어신호(GC)는 개시신호(ST), 제1 클럭신호(CK), 제2 클럭신호(CKB), 제1 전원전압(VSS) 및 제2 전원전압(VDD)을 포함한다. In addition, the
또한, 상기 컨트롤부(182)는 상기 소오스 구동부(184)에 디지털 영상데이터 신호를 제공한다. 즉, 상기 컨트롤부(182)는 상기 메모리부(183)에 저장된 상기 외부 영상데이터 신호(181a)를 블록 단위로 출력하여 상기 소오스 구동부(184)에 제공한다. In addition, the
상기 메모리부(183)는 상기 컨트롤부(182)로부터 제공된 상기 외부 영상데이터 신호(181a)를 일시적으로 저장한다. 이때, 상기 메모리부(183)는 상기 외부 영상데이터 신호(181a)를 프레임(frame) 또는 라인(line) 단위로 저장한다. 만약 라인 메모리를 사용할 경우 출력이 360 채널이라면 2 라인에 해당하는 360 ×3 ×6 ×2 = 12,960 bit의 메모리가 내장된다. The
상기 소오스 구동부(185)는 상기 메모리부(183)로부터 독출된 블록 단위의 디지털 영상데이터를 입력받아 블록 단위 아날로그 픽셀 데이터를 출력한다. 이때, 상기 소오스 구동부(185)의 출력단자, 즉 채널 단자(CH)들은 복수의 데이터 라인들(DL)과 연결된다. The
상기 레벨 쉬프트부(184)는 상기 컨트롤부(182)로부터 상기 구동제어신호(GC) 및 라인블록 선택신호(TG)들을 레벨쉬프팅하여 출력한다. 이때, 상기 레벨 쉬프팅된 구동제어신호(GC)는 레벨이 쉬프팅된 개시신호(ST), 제1 클럭신호(CK), 제2 클럭신호(CKB), 제1 전원전압(VSS) 및 제2 전원전압(VDD) 등을 포함 한다.The
또한, 상기 공통전압 발생부(186)는 상기 액정층의 전압 유지율을 높이기 위해서 액정층과 병렬로 형성된 공통 전극 라인에 공통 전압(Vcom)을 인가한다. In addition, the
도 7은 본 발명의 다른 실시예에 따른 통합 구동 칩의 내부 구성을 나타낸 블록도이다. 단, 도 7을 설명하는데 있어서, 도 6과 동일한 구성요소에 대해서는 동일한 참조번호를 병기하고, 그 구성요소에 대한 설명은 생략한다. 7 is a block diagram illustrating an internal configuration of an integrated driving chip according to another exemplary embodiment of the present invention. However, in describing FIG. 7, the same reference numerals are given to the same components as in FIG. 6, and the description of the components is omitted.
도 7을 참조하면, 상기 통합 구동 칩(180)은 인터페이스부(181), 메모리부(183), 소오스 구동부(184), 레벨 쉬프트부(185), 공통전압 발생부(186), DC/DC 컨버터(187) 및 컨트롤부(182)를 포함한다.Referring to FIG. 7, the
상기 DC/DC 컨버터(187)는 외부로부터 제공되는 제1 DC 전원(187a)을 공급받아 상기 제1 DC 전원(187a)으로부터 레벨이 업 또는 다운된 제2 DC 전원(AVDD, VSS, VDD, VCC)을 상기 통합 구동 칩(180)의 각 부에 제공한다. 일반적으로, 상기 DC/DC 컨버터(187)는 7 내지 12V의 제1 DC 전원(187a)을 제공받아 5V의 제2 DC 전원(AVDD, VSS, VDD, VCC)으로 레벨을 업 또는 다운시킨다. The DC /
상기 DC/DC 컨버터(187)에 의해 다운된 제2 DC 전원(AVDD, VSS, VDD, VCC)은 상기 소오스 구동부(184), 레벨 쉬프트부(185), 공통전압 발생부(186) 및 컨트롤부(182)에 제공된다. 구체적으로, DC/DC 컨버터(187)는 상기 제2 DC 전원(AVDD, VSS, VDD, VCC) 중 아날로그 구동전원(AVDD)을 상기 소오스 구동부(184) 및 공통전압 발생부(186)로 제공하고, 화상 구동용 전원(VSS, VDD)을 상기 레벨 쉬프트부(185)로 제공한다. 또한, 디지털 구동전원(VCC)을 상기 컨트롤 부(182)로 제공한다.The second DC power sources AVDD, VSS, VDD, and VCC down by the DC /
이하, 도면을 참조하여 상기 통합 구동 칩(180)으로부터의 채널 단자(CH)와 상기 데이터 라인(DL) 사이에 연결되어 상기 통합 구동 칩(180)으로부터의 픽셀 데이터를 상기 복수의 데이터 라인(DL)에 선택적으로 인가하기 위한 라인블록 선택회로(150)를 구체적으로 설명하기로 한다.Hereinafter, the plurality of data lines DL may be connected between the channel terminal CH from the
도 8은 복수의 데이터 라인들을 두 개의 블록으로 구분하여 선택적으로 구동하기 위한 제1 라인블록 선택회로를 구체적으로 도시한 평면도이고, 도 9는 제1 라인블록 선택회로의 파형도이다.8 is a plan view specifically illustrating a first line block selection circuit for selectively driving a plurality of data lines into two blocks, and FIG. 9 is a waveform diagram of the first line block selection circuit.
도 8을 참조하면, 상기 제1 라인블록 선택회로(151)는 상기 박막 트랜지스터 기판(120)의 상측 주변영역에 형성되어, 상기 통합 구동 칩(180)으로부터 제공되는 블록 단위의 아날로그 픽셀 데이터를 상기 복수의 데이터 라인(DL1~DL2m)들에 시간차를 두고서 인가한다. Referring to FIG. 8, the first line
구체적으로, 상기 제1 라인블록 선택 회로(151)는 상기 2m개의 데이터 라인들(DL1~DL2m)을 2분할하여 각각 m개의 데이터 라인들을 포함하는 제1 및 제2 블록(BL1, BL2)으로 이루어진다. 구체적으로, 상기 제1 블록(BL1)은 m개의 홀수번째 데이터 라인들(DL1~DL2m-1)을 포함하고, 상기 제2 블록(BL2)은 m개의 짝수번째 데이터 라인들(DL2~DL2m)을 포함한다. In detail, the first line
이때, 상기 통합 구동 칩(180)의 채널 단자들(CH1~CHm)은 각각 두 개의 데이터 라인에 공통적으로 연결된다. 즉, 상기 통합 구동 칩(180)의 제1 채널 단자(CH)는 제1 및 제2 데이터 라인(DL1, DL2)에 공통적으로 연결된다.
In this case, the channel terminals CH1 to CHm of the
상기 제1 라인블록 선택회로(151)의 제1 블록(BL1)은 상기 통합 구동 칩(180)의 채널단자(CH)와 상기 홀수번째 데이터 라인(DL1~DL2m-1)에 연결되어 상기 통합 구동 칩(180)으로부터의 제1 라인블록 선택신호(이하, TG1)에 의해 구동되는 제1 선택 트랜지스터(SW1)를 포함한다. 또한, 제2 블록(BL2)은 상기 통합 구동 칩(180)의 채널단자(CH)와 상기 짝수번째 데이터 라인(DL2~DL2m)에 연결되어 상기 통합 구동 칩(180)으로부터의 제2 라인블록 선택신호(이하, TG2)에 의해 구동되는 제2 선택 트랜지스터(SW2)를 포함한다. 이때, 상기 TG1 신호 및 상기 TG2 신호는 서로 교호적으로 하이 구간을 갖는다. The first block BL1 of the first line
구체적으로, 상기 TG1 신호에 하이(high) 신호가 인가되면, 상기 TG1 신호에 의해 상기 제1 선택 트랜지스터(SW1)가 구동되어 상기 채널 단자(CH)로부터의 아날로그 픽셀 데이터가 상기 홀수번째 데이터 라인(DL1~DL2m-1)에 인가된다. 한편, 상기 TG2 신호에 하이 신호가 인가되면, 상기 TG2 신호에 의해 상기 제2 선택 트랜지스터(SW2)가 구동되어 상기 채널 단자(CH)로부터의 아날로그 픽셀 데이터가 상기 짝수번째 데이터 라인(DL2~DL2m)에 인가된다. Specifically, when a high signal is applied to the TG1 signal, the first selection transistor SW1 is driven by the TG1 signal so that analog pixel data from the channel terminal CH is converted into the odd-numbered data line. DL1 to DL2m-1). On the other hand, when a high signal is applied to the TG2 signal, the second selection transistor SW2 is driven by the TG2 signal so that analog pixel data from the channel terminal CH is converted into the even-numbered data lines DL2 to DL2m. Is applied to.
도 9에 도시된 바와 같이, 상기 게이트 라인 구동회로(140)에 의해 상기 복수의 게이트 라인들(GL1~GLn)이 순차적으로 구동되면, 상기 복수의 게이트 라인(GL1~GLn)의 액티브 구간에서 상기 TG1 및 TG2 신호가 교호적으로 하이레벨구간을 갖는다. As illustrated in FIG. 9, when the plurality of gate lines GL1 to GLn are sequentially driven by the gate
즉, 상기 TG1 신호는 상기 복수의 게이트 라인들(GL1~GLn)의 액티브 구간의 1/2 구간만큼 하이레벨을 유지하고, 상기 TG2 신호는 상기 복수의 게이트 라인(GL1~GLn) 액티브 구간의 나머지 1/2 구간만큼 하이레벨을 유지한다. That is, the TG1 signal maintains a high level by 1/2 of an active period of the plurality of gate lines GL1 to GLn, and the TG2 signal is a remainder of the active period of the plurality of gate lines GL1 to GLn. Maintain high level for 1/2 section.
따라서, 제1 게이트 라인(GL1) 액티브 구간에서 상기 TG1 신호가 하이레벨로 되면, 상기 제1 선택 트랜지스터(SW1)가 구동되어 상기 제1 블록(BL1)의 데이터 라인(DL2m-1)에 상기 아날로그 픽셀 데이터가 인가된다. 또한, 상기 TG2 신호가 하이레벨로 되면, 상기 제2 선택 트랜지스터(SW2)가 구동되어 상기 제2 블록(BL2)의 데이터 라인(DL2m)에 상기 아날로그 구동신호가 인가된다. Therefore, when the TG1 signal becomes high in the active period of the first gate line GL1, the first selection transistor SW1 is driven to drive the analog signal to the data line DL2m-1 of the first block BL1. Pixel data is applied. In addition, when the TG2 signal becomes high, the second select transistor SW2 is driven to apply the analog driving signal to the data line DL2m of the second block BL2.
또한, 제2 게이트 라인(GL2) 액티브 구간에서 상기 TG1 신호가 하이레벨로 되면, 상기 제1 선택 트랜지스터(SW1)가 구동되어 상기 제1 블록(BL1)의 데이터 라인(DL2m-1)에 상기 아날로그 픽셀 데이터가 인가된다. 또한, 상기 TG2 신호가 하이 레벨로 되면, 상기 제2 선택 트랜지스터(SW2)가 구동되어 상기 제2 블록(BL2)의 데이터 라인(DL2m)에 상기 아날로그 픽셀 데이터가 인가된다. In addition, when the TG1 signal becomes high in the active period of the second gate line GL2, the first selection transistor SW1 is driven to drive the analog signal to the data line DL2m-1 of the first block BL1. Pixel data is applied. In addition, when the TG2 signal becomes high, the second selection transistor SW2 is driven to apply the analog pixel data to the data line DL2m of the second block BL2.
도 10은 복수의 데이터 라인들을 세 개의 블록으로 구분하여 선택적으로 구동하기 위한 제2 라인블록 선택회로를 구체적으로 나타낸 평면도이고, 도 11은 도 10에 도시된 제2 라인블록 선택회로의 파형도이다.FIG. 10 is a plan view specifically illustrating a second line block selection circuit for selectively driving a plurality of data lines into three blocks, and FIG. 11 is a waveform diagram of the second line block selection circuit shown in FIG. 10. .
도 10을 참조하면, 상기 제2 라인블록 선택회로(152)는 상기 박막 트랜지스터 기판(120)의 상측 주변영역에 형성되고, 상기 통합 구동 칩(180)으로부터 제공되는 블록 단위의 아날로그 픽셀 데이터를 상기 복수의 데이터 라인(DL1~DL3m)으로 이루어진 블록들에 시간차를 두고서 인가한다. Referring to FIG. 10, the second line
구체적으로, 상기 제2 라인블록 선택회로(152)는 상기 3m개의 데이터 라인들(DL1~DL3m)을 3분할하여 m개의 데이터 라인들을 포함하는 3개의 블록 즉, 제1, 제2 및 제3 블록(BL1, BL2, BL3)으로 이루어진다. 이때, 상기 제1 블록(BL1)은 m개의 1, 4, 7... 번째 데이터 라인들(DL3m-2)을 포함하고, 상기 제2 블록(BL2)은 m개의 2, 5, 8... 번째 데이터 라인들(DL3m-1)을 포함하고, 상기 제3 블록(BL3)은 m개의 3, 6, 9... 번째 데이터 라인들(DL3m)을 포함한다. In detail, the second line
상기 통합 구동 칩(180)의 채널 단자(CH)들은 각각 세 개의 데이터 라인에 공통적으로 연결된다. 즉, 상기 통합 구동 칩(180)의 제1 채널 단자(CH1)는 제1, 제2 및 제3 데이터 라인(DL1, DL2, DL3)에 공통적으로 연결된다.Channel terminals CH of the
이때, 상기 제2 데이터 라인 선택회로(152)의 상기 제1 블록(BL1)은 상기 통합 구동 칩(180)의 채널단자(CH)와 상기 1, 4, 7... 번째 데이터 라인(DL3m-2)에 연결되어 상기 통합 구동 칩(180)으로부터의 제1 라인블록 선택신호(이하, TG1)에 의해 구동되는 제1 선택 트랜지스터(SW1)를 포함한다. 또한, 상기 제2 블록(BL2)은 상기 통합 구동 칩(180)의 채널단자(CH)와 상기 2, 5, 8...번째 데이터 라인(DL3m-1)에 연결되어 상기 통합 구동 칩(180)으로부터의 제2 라인블록 선택신호(이하, TG2)에 의해 구동되는 제2 선택 트랜지스터(SW2)를 포함한다. 또한, 상기 제3 블록(BL3)은 상기 통합 구동 칩(180)의 채널단자(CH)와 상기 3, 6, 9...번째 데이터 라인(DL3m)에 연결되어 상기 통합 구동 칩(180)으로부터의 제3 라인블록 선택신호(이하, TG3)에 의해 구동되는 제3 선택 트랜지스터(SW3)를 포함한다. 이때, 상기 TG1 , TG2, TG3 신호는 서로 교호적으로 하이 구간을 갖는다.In this case, the first block BL1 of the second data
구체적으로, 상기 TG1 신호에 하이신호가 인가되면, 상기 TG1 신호에 의해 상기 제1 선택 트랜지스터(SW1)가 구동되어 상기 채널 단자(CH)로부터의 아날로그 픽셀 데이터가 상기 1, 4, 7...번째 데이터 라인(DL3m-2)에 인가된다. 한편, 상기 TG2 신호에 하이신호가 인가되면, 상기 TG2 신호에 의해 상기 제2 선택 트랜지스터(SW2)가 구동되어 상기 채널 단자(CH)로부터의 아날로그 픽셀 데이터가 상기2, 5, 8...번째 데이터 라인(DL3m-1)에 인가된다. 또한, 상기 TG3 신호에 하이신호가 인가되면, 상기 TG3 신호에 의해 상기 제3 선택 트랜지스터(SW3)가 구동되어 상기 채널단자(CH)로부터의 아날로그 픽셀 데이터가 상기 3, 6, 9...번째 데이터 라인(DL3m)에 인가된다.Specifically, when a high signal is applied to the TG1 signal, the first selection transistor SW1 is driven by the TG1 signal, so that analog pixel data from the channel terminal CH is converted into 1, 4, 7 ... Is applied to the first data line DL3m-2. On the other hand, when a high signal is applied to the TG2 signal, the second selection transistor SW2 is driven by the TG2 signal so that the analog pixel data from the channel terminal CH is the second, fifth, eighth ... th time. It is applied to the data line DL3m-1. In addition, when a high signal is applied to the TG3 signal, the third select transistor SW3 is driven by the TG3 signal, so that analog pixel data from the channel terminal CH is stored in the 3rd, 6th, 9th ... It is applied to the data line DL3m.
도 11에서 보는 바와 같이, 상기 게이트 라인 구동회로(140)에 의해 상기 복수의 게이트 라인들(GL1~GLn)이 순차적으로 구동되면, 상기 복수의 게이트 라인들(GL1~GLn)의 액티브 구간에서 상기 TG1, TG2 및 TG3 신호가 교호적으로 하이레벨구간을 갖는다. 즉, 상기 TG1, TG2 및 TG3 신호는 상기 복수의 게이트 라인(GL1~GLn)들의 액티브 구간을 1/3으로 분할하여 분할된 구간만큼 하이레벨을 유지한다. As shown in FIG. 11, when the plurality of gate lines GL1 to GLn are sequentially driven by the gate
따라서, 제1 게이트 라인(GL1)의 액티브 구간에서 상기 TG1 신호가 하이레벨로 되면, 상기 제1 선택 트랜지스터(SW1)가 구동되어 상기 제1 블록(BL1)의 데이터 라인(DL3m-2)에 상기 아날로그 픽셀 데이터가 인가된다. 또한, 상기 TG2 신호가 하이레벨로 되면, 상기 제2 선택 트랜지스터(SW2)가 구동되어 상기 제2 블록(BL2)의 데이터 라인(DL3m-1)에 상기 아날로그 픽셀 데이터가 인가된다. 또한, 상기 TG3 신호가 하이레벨로 되면, 상기 제3 선택 트랜지스터(SW3)가 구동되어 상기 제3 블록(BL3)의 데이터 라인(DL3m)에 상기 아날로그 픽셀 데이터가 인가된다. Therefore, when the TG1 signal becomes high in the active period of the first gate line GL1, the first selection transistor SW1 is driven to the data line DL3m-2 of the first block BL1. Analog pixel data is applied. In addition, when the TG2 signal becomes high, the second select transistor SW2 is driven to apply the analog pixel data to the data line DL3m-1 of the second block BL2. In addition, when the TG3 signal becomes high, the third select transistor SW3 is driven to apply the analog pixel data to the data line DL3m of the third block BL3.
제2 게이트 라인(GL2)의 액티브 구간에서 상기 TG1 신호가 하이레벨로 되면, 상기 제1 선택 트랜지스터(SW1)가 구동되어 상기 제1 블록(BL1)의 데이터 라인(DL3m-2)에 상기 아날로그 픽셀 데이터가 인가된다. 또한, 상기 TG2 신호가 하이레벨로 되면, 상기 제2 선택 트랜지스터(SW2)가 구동되어 상기 제2 블록(BL2)의 데이터 라인(DL3m-1)에 상기 아날로그 픽셀 데이터가 인가된다. 또한, 상기 TG3 신호가 하이레벨로 되면, 상기 제3 선택 트랜지스터(SW3)가 구동되어 상기 제3 블록(BL3)의 데이터 라인(DL3m)에 상기 아날로그 픽셀 데이터가 인가된다. When the TG1 signal becomes high in the active period of the second gate line GL2, the first selection transistor SW1 is driven to drive the analog pixel on the data line DL3m-2 of the first block BL1. Data is applied. In addition, when the TG2 signal becomes high, the second select transistor SW2 is driven to apply the analog pixel data to the data line DL3m-1 of the second block BL2. In addition, when the TG3 signal becomes high, the third select transistor SW3 is driven to apply the analog pixel data to the data line DL3m of the third block BL3.
도 12는 복수의 데이터 라인들을 네 개의 블록으로 구분하여 선택적으로 구동하기 위한 제2 라인블록 선택회로를 구체적으로 나타낸 평면도이고, 도 13은 도 12에 도시된 제3 라인블록 선택회로의 파형도이다.12 is a plan view specifically illustrating a second line block selection circuit for selectively driving a plurality of data lines into four blocks, and FIG. 13 is a waveform diagram of the third line block selection circuit shown in FIG. 12. .
도 12를 참조하면, 상기 제3 라인블록 선택회로(153)는 상기 박막 트랜지스터 기판(120)의 상측 주변영역에 형성되고, 상기 통합 구동 칩(180)으로부터 제공되는 블록 단위의 아날로그 픽셀 데이터를 상기 복수의 데이터 라인(DL1~DL4m)으로 이루어진 블록들에 시간차를 두고서 인가한다. Referring to FIG. 12, the third line
구체적으로, 상기 제3 라인블록 선택회로(153)는 상기 4m개의 데이터 라인들(DL1~DL4m)을 4분할하여 m개의 데이터 라인들을 포함하는 4개의 블록 즉, 제1, 제2, 제3 및 제4 블록(BL1, BL2, BL3, BL4)을 갖는다. 이때, 상기 제1 블록(BL1)은 m개의 1, 5, 9... 번째 데이터 라인들(DL4m-3)을 포함하고, 상기 제2 블록(BL2)은 m개의 2, 6, 10... 번째 데이터 라인들(DL4m-2)을 포함하고, 상기 제3 블록(BL3)은 m개의 3, 7, 11... 번째 데이터 라인들(DL4m-3)을 포함하고, 상기 제4 블록(BL3)은 m개의 4, 8, 12... 번째 데이터 라인들(DL4m)을 포함한다. In detail, the third line
상기 통합 구동 칩(180)의 채널 단자(CH)들은 각각 네 개의 데이터 라인에 공통적으로 연결된다. 즉, 상기 통합 구동 칩(180)의 제1 채널 단자(CH1)는 제1, 제2, 제3 및 제4 데이터 라인(DL1, DL2, DL3, DL4)에 공통적으로 연결된다.Channel terminals CH of the
이때, 상기 제3 데이터 라인 선택회로(153)의 상기 제1 블록(BL1)은 상기 통합 구동 칩(180)의 채널단자(CH)와 상기 1, 5, 9... 번째 데이터 라인(DL4m-3)에 연결되어 상기 통합 구동 칩(180)으로부터의 제1 라인블록 선택신호(이하, TG1)에 의해 구동되는 제1 선택 트랜지스터(SW1)를 포함한다. 또한, 상기 제2 블록(BL2)은 상기 통합 구동 칩(180)의 채널단자(CH)와 상기 2, 6, 10...번째 데이터 라인(DL4m-2)에 연결되어 상기 통합 구동 칩(180)으로부터의 제2 라인블록 선택신호(이하, TG2)에 의해 구동되는 제2 선택 트랜지스터(SW2)를 포함한다. 또한, 상기 제3 블록(BL3)은 상기 통합 구동 칩(180)의 채널단자(CH)와 상기 3, 7, 11...번째 데이터 라인(DL4m-1)에 연결되어 상기 통합 구동 칩(180)으로부터의 제3 라인블록 선택신호(이하, TG3)에 의해 구동되는 제3 선택 트랜지스터(SW3)를 포함한다. 또한, 상기 제4 블록(BL4)은 상기 통합 구동 칩(180)의 채널단자(CH)와 상기 4, 8, 12... 번째 데이터 라인(DL4m)에 연결되어 상기 통합 구동 칩(180)으로부터의 제4 라인블록 선택신호(이하, TG4)에 의해 구동되는 제4 선택 트랜지스터(SW4)를 포함한다. 이때, 상기 TG1 , TG2, TG3 및 TG4 신호는 서로 교호적으로 하이 구간을 갖는다.In this case, the first block BL1 of the third data
구체적으로, 상기 TG1 신호에 하이신호가 인가되면, 상기 TG1 신호에 의해 상기 제1 선택 트랜지스터(SW1)가 구동되어 상기 채널 단자(CH)로부터의 아날로그 픽셀 데이터가 상기 1, 5, 9...번째 데이터 라인(DL4m-3)에 인가된다. 한편, 상기 TG2 신호에 하이신호가 인가되면, 상기 TG2 신호에 의해 상기 제2 선택 트랜지스터(SW2)가 구동되어 상기 채널 단자(CH)로부터의 아날로그 픽셀 데이터가 상기 2, 6, 10...번째 데이터 라인(DL4m-2)에 인가된다. 또한, 상기 TG3 신호에 하이신호가 인가되면, 상기 TG3 신호에 의해 상기 제3 선택 트랜지스터(SW3)가 구동되어 상기 채널단자(CH)로부터의 아날로그 픽셀 데이터가 상기 3, 7, 11...번째 데이터 라인(DL4m-1)에 인가된다. 또한, 상기 TG4 신호에 하이신호가 인가되면, 상기 TG4 신호에 의해 상기 제4 선택 트랜지스터(SW4)가 구동되어 상기 채널단자(CH)로부터의 아날로그 픽셀 데이터가 상기 4, 8, 12... 번째 데이터 라인(4m)에 인가된다.Specifically, when a high signal is applied to the TG1 signal, the first selection transistor SW1 is driven by the TG1 signal, so that analog pixel data from the channel terminal CH is converted into 1, 5, 9 ... Is applied to the first data line DL4m-3. On the other hand, when a high signal is applied to the TG2 signal, the second selection transistor SW2 is driven by the TG2 signal so that the analog pixel data from the channel terminal CH is the second, sixth, tenth ... th time. It is applied to the data line DL4m-2. In addition, when a high signal is applied to the TG3 signal, the third selection transistor SW3 is driven by the TG3 signal so that analog pixel data from the channel terminal CH is stored in the 3, 7, 11, ... It is applied to the data line DL4m-1. In addition, when a high signal is applied to the TG4 signal, the fourth selection transistor SW4 is driven by the TG4 signal so that the analog pixel data from the channel terminal CH is stored in the 4th, 8th, 12th ... Is applied to the
도 13에서 보는 바와 같이, 상기 게이트 라인 구동회로(140)에 의해 상기 복수의 게이트 라인들(GL1~GLn)이 순차적으로 구동되면, 상기 복수의 게이트 라인들(GL1~GLn)의 액티브 구간에서 상기 TG1, TG2, TG3 및 TG4 신호가 교호적으로 하이레벨구간을 갖는다. 즉, 상기 TG1, TG2, TG3 및 TG4 신호는 상기 복수의 게이트 라인(GL1~GLn)들의 액티브 구간을 1/4로 분할하여 분할된 구간만큼 하이레벨을 유지한다. As shown in FIG. 13, when the plurality of gate lines GL1 to GLn are sequentially driven by the gate
따라서, 제1 게이트 라인(GL1)의 액티브 구간에서 상기 TG1 신호가 하이레벨로 되면, 상기 제1 선택 트랜지스터(SW1)가 구동되어 상기 제1 블록(BL1)의 데이터 라인(DL4m-3)에 상기 아날로그 픽셀 데이터가 인가된다. 또한, 상기 TG2 신호가 하 이레벨로 되면, 상기 제2 선택 트랜지스터(SW2)가 구동되어 상기 제2 블록(BL2)의 데이터 라인(DL4m-2)에 상기 아날로그 픽셀 데이터가 인가된다. 또한, 상기 TG3 신호가 하이레벨로 되면, 상기 제3 선택 트랜지스터(SW3)가 구동되어 상기 제3 블록(BL3)의 데이터 라인(DL4m-1)에 상기 아날로그 픽셀 데이터가 인가된다. 또한, 상기 TG4 신호가 하이레벨로 되면, 상기 제4 선택 트랜지스터(SW4)가 구동되어 상기 제4 블록(BL4)의 데이터 라인(DL4m)에 상기 아날로그 픽셀 데이터가 인가된다. Therefore, when the TG1 signal becomes high in the active period of the first gate line GL1, the first selection transistor SW1 is driven to the data line DL4m-3 of the first block BL1. Analog pixel data is applied. In addition, when the TG2 signal reaches a high level, the second selection transistor SW2 is driven to apply the analog pixel data to the data line DL4m-2 of the second block BL2. In addition, when the TG3 signal becomes high, the third select transistor SW3 is driven to apply the analog pixel data to the data line DL4m-1 of the third block BL3. When the TG4 signal becomes high, the fourth select transistor SW4 is driven to apply the analog pixel data to the data line DL4m of the fourth block BL4.
제2 게이트 라인(GL2)의 액티브 구간에서 상기 TG1 신호가 하이레벨로 되면, 상기 제1 선택 트랜지스터(SW1)가 구동되어 상기 제1 블록(BL1)의 데이터 라인(DL4m-3)에 상기 아날로그 픽셀 데이터가 인가된다. 또한, 상기 TG2 신호가 하이레벨로 되면, 상기 제2 선택 트랜지스터(SW2)가 구동되어 상기 제2 블록(BL2)의 데이터 라인(DL4m-2)에 상기 아날로그 픽셀 데이터가 인가된다. 또한, 상기 TG3 신호가 하이레벨로 되면, 상기 제3 선택 트랜지스터(SW3)가 구동되어 상기 제3 블록(BL3)의 데이터 라인(DL4m-1)에 상기 아날로그 픽셀 데이터가 인가된다. 또한, 상기 TG4 신호가 하이레벨로 되면, 상기 제4 선택 트랜지스터(SW4)가 구동되어 상기 제4 블록(BL4)의 데이터 라인(DL4m)에 상기 아날로그 픽셀 데이터가 인가된다. When the TG1 signal becomes high in the active period of the second gate line GL2, the first selection transistor SW1 is driven to drive the analog pixel on the data line DL4m-3 of the first block BL1. Data is applied. When the TG2 signal becomes high, the second select transistor SW2 is driven to apply the analog pixel data to the data line DL4m-2 of the second block BL2. In addition, when the TG3 signal becomes high, the third select transistor SW3 is driven to apply the analog pixel data to the data line DL4m-1 of the third block BL3. When the TG4 signal becomes high, the fourth select transistor SW4 is driven to apply the analog pixel data to the data line DL4m of the fourth block BL4.
도 8 내지 도 13에 도시된 바와 같이, 상기 통합 구동 칩(180)의 채널 단자(CH)의 개수가 m개로 고정되었더라도, 상기 각각의 채널 단자(CH)에 공통적으로 연결되는 데이터 라인의 수를 2, 3, 4...로 증가시켜, 상기 복수의 데이터 라인에 선택적으로 픽셀 데이터를 인가함으로써 상기 액정표시장치(500)의 해상도를 다양하게 구현할 수 있다.
8 to 13, even though the number of channel terminals CH of the
단, 상기 액정표시장치(500)의 해상도를 높이기 위하여 상기 메인 클럭을 2, 3, 4...로 분할하게되면, 상기 액정표시장치(500)의 픽셀 데이터가 챠징(charging)되는 시간이 그만큼 감소된다. 따라서, 상기 픽셀 데이터의 챠징 시간을 고려하여 상기 액정표시장치(500)의 해상도를 증가시키는 것이 바람직하다.However, when the main clock is divided into 2, 3, 4, ... in order to increase the resolution of the liquid
이하, 상기 액정표시패널의 좌측 주변영역에 형성된 게이트 구동회로를 도면을 참조하여 구체적 설명하기로 한다.Hereinafter, the gate driving circuit formed in the left peripheral area of the liquid crystal display panel will be described in detail with reference to the drawings.
도 14는 도 5에 도시된 게이트 구동회로를 구성하는 본 발명의 제1 실시예에 따른 제1 쉬프트 레지스터의 구성도이다. 또한, 도 15는 도 14에 도시된 제1 쉬프트 레지스터의 각 스테이지의 구체적인 회로도이고, 도 16은 도 15의 출력 파형도이다. FIG. 14 is a configuration diagram of a first shift register according to a first embodiment of the present invention constituting the gate driving circuit shown in FIG. 5. 15 is a detailed circuit diagram of each stage of the first shift register shown in FIG. 14, and FIG. 16 is an output waveform diagram of FIG. 15.
여기서, 도 14 내지 도 16은 상기 액정표시패널의 좌측 주변 영역에 집적된 게이트 구동회로를 나타낸다.14 to 16 illustrate a gate driving circuit integrated in a left peripheral area of the liquid crystal display panel.
도 14를 참조하면, 상기 게이트 구동회로(140)는 복수의 스테이지들(SRC1~SRCn)이 종속 연결된 하나의 제1 쉬프트 레지스터(141)로 구성된다. 즉, 각 스테이지의 출력단자(OUT)가 다음 스테이지의 입력단자(IN)에 연결됨으로써, 상기 각 스테이지가 종속적으로 연결된다. 상기 제1 쉬프트 레지스터(141)는 게이트 라인들(GL1~GLn)에 대응하는 n개의 스테이지들(SRC1~SRCn)과 하나의 더미 스테이지(SRCn+1)로 구성된다. 각 스테이지는 입력단자(IN), 출력단자(OUT), 제어단자(CT), 클럭신호 입력단자(CK), 제1 전원전압단자(VSS) 및 제2 전원전압단자(VDD)를 갖는다.
Referring to FIG. 14, the
첫 번째 스테이지의 입력단자(IN)에는 개시신호(ST)가 입력된다. 여기서, 상기 개시신호(ST)는 도 5에 도시된 상기 컨트롤부(181)로부터의 상기 수직동기신호(VSYN)에 동기된 펄스신호이다. The start signal ST is input to the input terminal IN of the first stage. Here, the start signal ST is a pulse signal synchronized with the vertical synchronization signal VSYN from the
각 스테이지의 출력신호(OUT1~OUTn)는 대응되는 각 게이트 라인(GL1~GLn)에 연결된다. 홀수번째 스테이지들(SRC1, SRC3)에는 제1 클럭신호(CK)가 제공되고, 짝수번째 스테이지들(SRC2, SRC4)에는 제2 클럭신호(CKB)가 제공된다. 이때, 제1 클럭신호(CK)와 제2 클럭신호(CKB)는 서로 반대되는 위상을 갖는다. The output signals OUT1 to OUTn of each stage are connected to the corresponding gate lines GL1 to GLn. The first clock signal CK is provided to the odd-numbered stages SRC1 and SRC3, and the second clock signal CKB is provided to the even-numbered stages SRC2 and SRC4. In this case, the first clock signal CK and the second clock signal CKB have phases opposite to each other.
각 스테이지(SRC1, SRC2, SRC3)의 각 제어단자(CT)에는 다음 스테이지(SRC2, SRC3, SRC4)의 출력신호(OUT2, OUT3, OUT4)가 제어신호로 입력된다. 즉, 제어단자(CT)에 입력되는 제어신호는 이전 스테이지의 출력신호를 로우 레벨로 다운시키기 위해 사용된다. Output signals OUT2, OUT3, OUT4 of the next stages SRC2, SRC3, SRC4 are input to the control terminals CT of the stages SRC1, SRC2, SRC3 as control signals. That is, the control signal input to the control terminal CT is used to lower the output signal of the previous stage to the low level.
따라서, 각 스테이지의 출력신호들이 순차적으로 액티브 구간(하이상태)을 가짐으로써, 각 출력신호의 액티브 구간에서 대응되는 게이트 라인이 순차적으로 선택된다. Therefore, since the output signals of each stage sequentially have an active period (high state), corresponding gate lines are sequentially selected in the active period of each output signal.
도 15를 참조하면, 상기 제1 쉬프트 레지스터(141)의 각 스테이지는 풀업부(142), 풀다운부(144), 풀업구동부(146) 및 풀다운구동부(148)를 포함한다.Referring to FIG. 15, each stage of the
상기 풀업부(142)는 클럭신호 입력단자(CK)에 드레인이 연결되고, 제3 노드(N3)에 게이트가 연결되고, 출력단자(OUT)에 소오스가 연결된 제1 NMOS 트랜지스터(NT1)로 구성된다. The pull-up
상기 풀다운부(144)는 출력단자(OUT)에 드레인이 연결되고, 제4 노드(N4)에 게이트가 연결되고, 소오스가 제1 전원전압(VSS)에 연결된 제2 NMOS 트랜지스터(NT2)로 구성된다. The pull-down
상기 풀업구동부(146)는 캐패시터(C), 제3 내지 제5 NMOS 트랜지스터(NT3~NT5)로 구성된다. 상기 캐패시터(C)는 제3 노드(N3)와 출력단자(OUT) 사이에 연결된다. 상기 제3 NMOS 트랜지스터(NT3)는 제2 전원 전압(VDD)에 드레인이 연결되고, 입력단자(IN)에 게이트가 연결되고, 제3 노드(N3)에 소오스가 연결된다. 상기 제4 NMOS 트랜지스터(NT4)는 제3 노드(N3)에 드레인이 연결되고, 제어단자(CT)에 게이트가 연결되고, 소오스가 제1 전원전압(VSS)에 연결된다. 상기 제5 NMOS 트랜지스터(NT5)는 제3 노드(N3)에 드레인이 연결되고, 제4 노드(N4)에 게이트가 연결되고, 소오스가 제1 전원전압(VSS)에 연결된다. The pull-up
이때, 상기 제3 NMOS 트랜지스터(NT3)의 사이즈는 상기 제5 NMOS 트랜지스터(NT5)의 사이즈보다 약 2배 정도 크게 형성된다.In this case, the size of the third NMOS transistor NT3 is about two times larger than the size of the fifth NMOS transistor NT5.
상기 풀다운구동부(148)는 제6 및 제7 NMOS 트랜지스터들(NT6, NT7)로 구성된다. 상기 제6 NMOS 트랜지스터(NT6)는 제2 전원전압(VDD)에 드레인과 게이트가 공통으로 연결되고, 제4 노드(N4)에 소오스가 연결된다. 상기 제7 NMOS 트랜지스터(NT7)는 제4 노드(N4)에 드레인이 연결되고, 제3 노드(N3)에 게이트가 연결되고, 소오스가 제1 전원전압(VSS)에 연결된다. The pull-down
이때, 상기 제6 NMOS 트랜지스터(NT6)의 사이즈는 상기 제7 NMOS 트랜지스터(NT7)의 사이즈보다 약 16배 정도 크게 형성된다.In this case, the size of the sixth NMOS transistor NT6 is about 16 times larger than the size of the seventh NMOS transistor NT7.
도 16에 도시한 바와 같이, 제1 및 제2 클럭신호(CK, CKB)와 개시신호(ST)가 상기 쉬프트 레지스터(141)에 공급되면, 첫 번째 스테이지(SRC1)에서는 상기 개시신호(ST)의 선단에 응답하여 상기 제1 클럭신호(CK)의 하이레벨구간이 출력단자(OUT)에 제1 출력신호(OUT1)로 발생된다. 이후, 두 번째 스테이지(SRC2)에서는 상기 첫 번째 스테이지(SRC1)의 제1 출력신호(OUT2)에 응답하여 상기 제2 클럭신호(CKB)의 하이레벨구간이 출력단자(OUT)에 제2 출력신호(OUT2)로 발생된다. 이와 같이, 각 스테이지의 출력단자(OUT)에는 제1 내지 제n 출력신호(OUT1~OUTn)가 순차적으로 발생된다. As shown in FIG. 16, when the first and second clock signals CK and CKB and the start signal ST are supplied to the
도 17은 도 5에 도시된 게이트 구동회로를 구성하는 본 발명의 제2 실시예에 따른 제2 쉬프트 레지스터의 구성도이다. FIG. 17 is a configuration diagram of a second shift register according to the second exemplary embodiment of the present invention constituting the gate driving circuit shown in FIG. 5.
도 17을 참조하면, 상기 게이트 구동회로(140)는 복수의 스테이지들(SRC1 ~ SRCn)이 종속 연결된 하나의 제2 쉬프트 레지스터(142)로 구성된다. 즉, 각 스테이지들의 출력단자(OUT)가 다음 스테이지의 입력단자(IN)에 연결되고, 또한, 이전 스테이지의 제어단자(CT)에 연결됨으로써, 상기 각 스테이지가 종속적으로 연결된다. Referring to FIG. 17, the
상기 제2 쉬프트 레지스터(142)는 상기 게이트 라인들(GL1~GLn)에 대응하는 n개의 스테이지들(SRC1~SRCn)과 하나의 더미 스테이지(SRCn+1)로 구성된다. 즉, 한 프레임(frame)동안 상기 각 스테이지들이 순차적으로 구동됨으로써 상기 n개의 게이트 라인들(GL)을 순차적으로 스캔한다. The
여기서, 상기 더미 스테이지(SRCn+1)는 상기 N 번째 스테이지(SRCn)의 제어단자(CT)에 제어신호를 제공하기 위해 마련된 스테이지이다. 그러나, 상기 더미 스테이지(SRCn+1)는 쉬프트 레지스터의 마지막 스테이지로서, 다음 스테이지가 존재 하지 않기 때문에 상기 더미 스테이지(SRCn+1)의 제어단자(CT)는 플로팅 상태로 되어 상기 더미 스테이지(SRCn+1)가 불안정하게 동작할 가능성이 있다.The dummy stage SRCn + 1 is a stage provided to provide a control signal to the control terminal CT of the N-th stage SRCn. However, since the dummy stage SRCn + 1 is the last stage of the shift register and there is no next stage, the control terminal CT of the dummy stage SRCn + 1 is in a floating state and the dummy stage SRCn + 1) may be unstable.
이러한 더미 스테이지(SRCn+1)의 불안정 동작을 해소하기 위해 도 17에 도시된 바와 같이, 상기 더미 스테이지(SRCn+1)의 제어단자(CT)에는 첫 번째 스테이지(SRC1)에 개시신호를 제공하기 위한 개시신호 입력단자(ST)가 연결된다. 즉, 상기 더미 스테이지(SRCn+1)의 제어단자(CT)는 상기 개시신호를 제어신호로써 공급받는다. As illustrated in FIG. 17, the control terminal CT of the dummy stage SRCn + 1 provides a start signal to the first stage SRC1 to solve the unstable operation of the dummy
동작시, 한 프레임이 끝나고 다음 프레임을 위해 상기 첫 번째 스테이지(SRC1)의 개시신호 입력단자(ST)에 하이레벨구간을 갖는 개시신호가 입력되면, 이전 프레임에서 구동된 상기 더미 스테이지(SRCn+1)의 제어단자(CT)에는 상기 개시신호의 하이레벨구간이 제어신호로서 제공된다. In operation, when a start signal having a high level is input to the start signal input terminal ST of the first stage SRC1 for the next frame after the completion of one frame, the dummy stage SRCn + 1 driven in the previous frame is input. Control level CT is provided with a high level section of the start signal as a control signal.
이처럼, 상기 더미 스테이지(SRCn+1)의 제어단자(CT)에 개시신호가 입력되는 상기 첫번째 스테이지(SRC1)의 입력단자(IN)와 연결시키므로써, 상기 더미 스테이지(SRCn+1)의 불안정 동작을 방지할 수 있다.As such, by connecting the input terminal IN of the first stage SRC1 to which the start signal is input to the control terminal CT of the dummy
물론, 상기 더미 스테이지(SRCn+1)의 불안정 동작을 해소하기 위해 도 18과 같이 바로 이전 스테이지로부터 제어신호를 받을 수도 있을 것이다.Of course, in order to solve the unstable operation of the dummy
도 18은 도 5에 도시된 게이트 구동회로를 구성하는 본 발명의 제3 실시예에 따른 제3 쉬프트 레지스터의 구성도이고, 도 19는 도 18에 도시된 제3 쉬프트 레지스터를 구체적으로 나타낸 회로도이다.FIG. 18 is a configuration diagram of the third shift register according to the third exemplary embodiment of the present invention constituting the gate driving circuit shown in FIG. 5, and FIG. 19 is a circuit diagram illustrating the third shift register illustrated in FIG. 18 in detail. .
도 18을 참조하면, 상기 게이트 구동회로(140)는 복수의 스테이지들(SRC1~SRCn)이 종속 연결된 하나의 제3 쉬프트 레지스터(143)로 구성된다. 즉, 각 스테이지들의 출력단자(OUT)가 다음 스테이지의 입력단자(IN)에 연결되고, 또한, 이전 스테이지의 제어단자(CT)에 연결됨으로써, 상기 각 스테이지가 종속적으로 연결된다. Referring to FIG. 18, the
상기 제3 쉬프트 레지스터(143)는 상기 게이트 라인들(GL1~GLn)에 대응하는 n개의 스테이지들(SRC1~SRCn)과 하나의 더미 스테이지(SRCn+1)로 구성된다. 여기서, 상기 더미 스테이지(SRCn+1)는 상기 N 번째 스테이지(SRCn)의 제어단자(CT)에 제어신호를 제공하기 위해 마련된 스테이지이다. 그러나, 상기 더미 스테이지(SRCn+1)는 마지막 스테이지로서, 다음 스테이지가 존재하지 않기 때문에 상기 더미 스테이지(SRCn+1)의 제어단자(CT)에는 다음 스테이지의 출력단자가 연결되지 않는다.The
따라서, 상기 더미 스테이지(SRCn+1)의 제어단자(CT)는 상기 N 번째 스테이지(SRCn)의 제4 노드(N4)와 연결된다. Therefore, the control terminal CT of the dummy stage SRCn + 1 is connected to the fourth node N4 of the N-th stage SRCn.
그러면, 첨부하는 도 19를 참조하여 상기 제4 노드(N4)의 전위에 대해서 간략하게 설명한다. Next, the potential of the fourth node N4 will be briefly described with reference to FIG. 19.
먼저, 상기 N 번째 스테이지(SRCn)에서 이전 스테이지의 출력신호가 입력단자(IN)에 제공되어 제7 NMOS 트랜지스터(NT7)를 턴온시킨다. 따라서, 상기 제4 노드(N4)의 전위가 제1 전원전압(VSS)으로 다운된다. First, in the Nth stage SRCn, the output signal of the previous stage is provided to the input terminal IN to turn on the seventh NMOS transistor NT7. Therefore, the potential of the fourth node N4 is lowered to the first power supply voltage VSS.
이후 상기 제7 NMOS 트랜지스터(N7)가 턴온되더라도, 제6 NMOS 트랜지스터(N6)의 사이즈가 상기 제7 NMOS 트랜지스터(N7)의 사이즈 보다 약 16배 정도 크기 때문에 제4 노드(N4)는 제1 전원전압(VSS) 상태로 계속 유지된다. 이때, N 번째 스테이지(SRCn)의 제어단자(CT)에 제공되는 상기 더미 스테이지(SRCn+1)의 출력신호가 턴온전압으로 상승하게 되면, 상기 제7 NMOS 트랜지스터(NT7)가 턴오프되므로 상기 제6 NMOS 트랜지스터(NT6)를 통하여 상기 제4 노드(N4)에 제2 전원전압(VDD)만 공급되는 상태가 된다. 따라서, 상기 제4 노드(N4)의 전위는 제1 전원전압(VSS)에서 제2 전원전압(VDD)으로 상승되기 시작한다. Thereafter, even when the seventh NMOS transistor N7 is turned on, since the size of the sixth NMOS transistor N6 is about 16 times larger than the size of the seventh NMOS transistor N7, the fourth node N4 supplies the first power source. It remains at the voltage (VSS) state. In this case, when the output signal of the dummy stage SRCn + 1 provided to the control terminal CT of the N-th stage SRCn rises to a turn-on voltage, the seventh NMOS transistor NT7 is turned off, so that the 6 Only the second power supply voltage VDD is supplied to the fourth node N4 through the NMOS transistor NT6. Therefore, the potential of the fourth node N4 starts to increase from the first power supply voltage VSS to the second power supply voltage VDD.
이어, 상기 제어단자(CT)에 인가되는 더미 스테이지(SRCn+1)의 출력신호가 로우 레벨로 하강되어 제4 NMOS 트랜지스터(NT4)가 턴오프되더라도 상기 제4 노드(N4)는 상기 제6 NMOS 트랜지스터(NT6)를 통하여 제2 전원전압(VDD)으로 바이어스된 상태를 유지한다. Subsequently, even when the fourth NMOS transistor NT4 is turned off because the output signal of the dummy stage SRCn + 1 applied to the control terminal CT is lowered to the low level, the fourth node N4 is connected to the sixth NMOS. The state biased to the second power supply voltage VDD is maintained through the transistor NT6.
여기서, 상기 제4 노드(N4)는 상기 더미 스테이지(SRCn+1)의 제어단자(CT)에 연결되기 때문에 상기 제4 노드(N4)의 전위에 의해 상기 더미 스테이지(SRCn+1)의 제4 NMOS 트랜지스터(N4)가 턴온됨으로써 상기 더미 스테이지(SRCn+1)의 출력단자(OUT)의 출력신호를 턴오프 전압 상태로 천이시킨다. 이로써, 상기 더미 스테이지(SRCn+1)는 안정 동작을 수행할 수 있다.In this case, since the fourth node N4 is connected to the control terminal CT of the dummy
이처럼, 상기 더미 스테이지(SRCn+1)의 제어단자(CT)를 N 번째 스테이지(SRCn)의 제4 노드(N4)에 연결시킴으로써, 도 17에 도시된 본 발명의 제2 실시예에 따른 상기 제2 쉬프트 레지스터(142)에서와 같이 상기 첫 번째 스테이지(SRC1)의 입력단자(IN)와 상기 더미 스테이지(SRCn+1)의 제어단자(CT)를 연결하기 위한 별도의 배선을 필요로 하지 않는다.
As such, by connecting the control terminal CT of the dummy stage SRCn + 1 to the fourth node N4 of the N-th stage SRCn, the first embodiment according to the second embodiment of the present invention shown in FIG. As in the 2
도 20은 도 3에 도시된 단일 패턴층으로 이루어진 연성인쇄회로기판(FPC)을 도시한 사시도이다.FIG. 20 is a perspective view illustrating a flexible printed circuit board (FPC) including a single pattern layer shown in FIG. 3.
도 20을 참조하면, 상기 FPC(190)은 상기 액정표시패널(110)의 외부에 배치되는 회로기판 및 상기 액정표시패널(110)을 전기적으로 연결시키기 위한 다수의 패턴(191a)을 구비한다. 즉, 상기 FPC(190)은 상기 회로기판으로부터 발생된 신호를 상기 통합 구동 칩(180)에 제공하는 역할을 수행한다. Referring to FIG. 20, the
이때, 상기 통합 구동 칩(180)에는 외부 영상데이터 신호(181a) 및 외부 제어신호(181b)가 입력된다. 구체적으로, 상기 외부 제어신호(181b)는 수직 및 수평 동기신호(VSYNC, HSYNC), 메인 클럭신호(MCLK)를 포함한다. In this case, an external image data signal 181a and an
즉, 상기 통합 구동 칩(180)을 상기 액정표시패널(100) 내에 장착함으로써 상기 FPC(190)을 통해 상기 액정표시패널(100)로 제공되는 신호의 수가 감소함으로써, 상기 FPC(190)에 구비되는 패턴(191a)의 수도 그만큼 감소된다. That is, the number of signals provided to the liquid
한편, 상기 다수의 패턴(191a)은 상기 FPC(190)의 제1 필름(191) 상에 형성되고, 상기 제1 필름(191)과 대향하여 구비되는 제2 필름(192)에 의해 커버된다. 상술한 바와 같이, 상기 패턴(191a)수의 감소로 상기 FPC(190)은 단일 패턴층을 구비하게 된다.Meanwhile, the plurality of
도 21은 본 발명의 또 다른 실시예에 따른 액정표시패널을 도시한 평면도이다. 또한, 도 22는 도 21에 도시된 액정표시패널을 구체적으로 나타낸 블록도이고, 도 23은 도 22에 도시된 쉬프트 레지스터의 출력 파형도이다. 21 is a plan view illustrating a liquid crystal display panel according to another exemplary embodiment of the present invention. FIG. 22 is a detailed block diagram of the liquid crystal display panel illustrated in FIG. 21, and FIG. 23 is an output waveform diagram of the shift register illustrated in FIG. 22.
도 21을 참조하면, 상기 박막 트랜지스터 기판(120)은 컬러 필터 기판(130) 과 대응하는 제1 영역 및 대응하지 않는 제2 영역으로 구분된다. 또한, 상기 제1 영역은 표시영역과 주변영역을 포함하고, 상기 표시영역에는 로우 방향으로 연장하여 복수의 데이터 라인(DL)이 형성되고, 칼럼 방향으로 연장하여 복수의 게이트 라인(GL)이 형성된다. Referring to FIG. 21, the thin
이때, 상기 표시영역의 좌우 주변영역에는 각각 제1 및 제2 게이트 구동회로(160, 170)가 좌우 대칭적으로 배치된다. 즉, 상기 표시영역의 좌측 주변영역에는 상기 복수의 게이트 라인(GL) 중 홀수번째 라인과 연결된 제1 게이트 구동회로(160)가 배치되고, 상기 표시 영역의 우측 주변영역에는 상기 복수의 게이트 라인 중 짝수번째 라인과 연결된 제2 게이트 구동회로(170)가 배치된다. 또한, 상기 좌측 주변영역 및 우측 주변영역에 인접한 상측 주변영역에는 상기 복수의 데이터 라인과 연결된 라인블록 선택 회로(150)가 배치된다.In this case, first and second
이때, 상기 박막 트랜지스터 기판(120)의 제2 영역에는 상기 액정표시패널(110)의 전반적인 구동을 제어하는 통합 구동 칩(180)이 장착된다. 상기 통합 구동 칩(180)에는 상기 액정표시패널(110)의 외부에 배치된 회로기판으로부터 외부 영상데이터 신호(181a) 및 외부 제어신호(181b)가 입력된다. 또한, 상기 통합 구동 칩(180)은 상기 제1 및 제2 게이트 구동회로(160, 170)의 구동을 제어하는 제1 및 제2 구동제어신호(GC1, GC2)를 출력하고, 상기 복수의 데이터 라인(DL)들 각각에 아날로그 픽셀 데이터를 출력한다. In this case, an
상기 통합 구동 칩(180)의 복수의 출력 단자들 중 제1 및 제2 구동제어신호 출력 단자들(GC1, GC2)은 상기 제1 및 제2 게이트 구동회로(160, 170)의 입력 단자 들과 연결되고, 상기 라인블록 선택신호 출력단자(185b)는 상기 라인블록 선택회로(150)의 제어 단자들과 연결된다. 한편, 상기 복수의 채널 단자(CH)들은 상기 라인블록 선택회로(150)의 입력 단자들과 연결된다. 상기 라인블록 선택회로(150)의 출력 단자들은 각각 상기 복수의 데이터 라인(DL)들에 연결된다. First and second driving control signal output terminals GC1 and GC2 of the plurality of output terminals of the
구체적으로, 상기 제1 구동제어신호(GC1)는 개시신호(ST), 제1 클럭신호(CK), 제1 전원전압(VOFF or VSS) 및 제2 전원전압(VON or VDD)을 포함하고, 상기 제2 구동제어신호(GC2)는 제2 클럭신호(CKB), 제1 전원전압(VOFF or VSS) 및 제2 전원전압(VON or VDD)을 포함한다.In detail, the first driving control signal GC1 includes a start signal ST, a first clock signal CK, a first power supply voltage VOFF or VSS, and a second power supply voltage VON or VDD. The second driving control signal GC2 includes a second clock signal CKB, a first power supply voltage VOFF or VSS, and a second power supply voltage VON or VDD.
도 22를 참조하면, 상기 제1 게이트 구동회로(160)는 홀수번째 게이트 라인들(GL1~GLn-1)이 연장된 표시영역의 좌측 주변영역에 배치되고, 각각의 출력단자(OUT1~OUTn-1)가 상기 홀수번째 게이트 라인(GL1~GLn-1)에 연결된 제1 쉬프트 레지스터(161)로 구성된다. 한편, 상기 제2 게이트 구동회로(170)는 짝수번째 게이트 라인들(GL2~GLn)이 연장된 표시영역의 우측 주변영역에 배치되고, 각각의 출력단자(OUT2~OUTn)가 상기 짝수번째 게이트 라인(GL2~GLn)에 연결된 제2 쉬프트 레지스터(171)로 구성된다. Referring to FIG. 22, the first
상기 제1 쉬프트레지스터(161)의 I번째 스테이지(SRCi)의 출력은 i번째 게이트 라인(GLi)을 통하여 우측 주변영역에 배치된 제2 쉬프트 레지스터(171)의 j번째 스테이지(SRCj)의 입력단자(INj)에 제공되고, 동시에 j-1번째 스테이지(SRCj)의 제어단자(CTj)에 제어신호로 제공된다. 마찬가지로, 상기 제2 쉬프트 레지스터(171)의 j번째 스테이지(SCRj)의 출력은 제1 쉬프트 레지스터(161)의 i+1번째 스테이지(SRCi+1)의 입력단자(INi+1)에 제공되고, 동시에 제1 쉬프트 레지스터(161)의 I번째 스테이지(SRCi)의 제어단자(CTi)에 제어신호로 제공된다. The output of the I-th stage SRCi of the
상기 제1 쉬프트 레지스터(161)의 마지막 스테이지(SRCn+1)는 더미 스테이지로 상기 제2 쉬프트 레지스터(171)의 마지막 스테이지(SRCn)의 제어단자(CTn)에 제어신호를 제공하기 위하여 부가된다. The last stage SRCn + 1 of the
도 23을 참조하면, 홀수번째 게이트 라인들(GL1~GLn-1)과 짝수번째 게이트 라인들(GL2~GLn)이 개시신호(ST)에 의해 순차적으로 쉬프트되고, 상기 제1 및 제2 클럭신호(CK, CKB)에 동기되어 서로 교호적으로 스캔되는 것을 알 수 있다.Referring to FIG. 23, odd-numbered gate lines GL1 to GLn-1 and even-numbered gate lines GL2 to GLn are sequentially shifted by the start signal ST, and the first and second clock signals are sequentially shifted. It can be seen that they are alternately scanned in synchronization with (CK, CKB).
하나의 수평라인을 이루는 복수의 픽셀들 중 홀수번째 픽셀들은 대응되는 홀수번째 게이트 라인(GL1~GLn-1)에 의해 구동되고, 짝수번째 픽셀들은 대응하는 짝수번째 게이트 라인(GL2~GLn))에 의해 구동된다. The odd pixels of the plurality of pixels forming one horizontal line are driven by the corresponding odd gate lines GL1 to GLn-1, and the even pixels are connected to the corresponding even gate lines GL2 to GLn. Driven by.
그러므로, 하나의 수평라인의 모든 픽셀들이 표시되기 위해서는 2개의 게이트 라인들(GL1, GL2)이 구동된다. 따라서, 게이트 라인의 수는 2배로 증가되어 수직 해상도가 160 수평라인인 경우에는 320 게이트 라인들이 배치된다. Therefore, two gate lines GL1 and GL2 are driven to display all the pixels of one horizontal line. Therefore, the number of gate lines is doubled so that 320 gate lines are disposed when the vertical resolution is 160 horizontal lines.
이와 같은 게이트 구동방식에 의해 수평방향으로 인접한 두 개의 박막트랜지스터들이 하나의 데이터 라인을 공유하고 두 개의 박막 트랜지스트들은 서로 분리된 게이트 라인에 연결된다. 따라서, 같은 수평라인에 있는 픽셀이라도 홀수번째 픽셀들은 제1 게이트 구동회로(160)에 의해 먼저 충전되고, 짝수번째 픽셀들은 제2 게이트 구동회로(170)에 의해 1클럭 지연되어 충전된다. By the gate driving method, two thin film transistors horizontally adjacent to each other share one data line, and the two thin film transistors are connected to gate lines separated from each other. Therefore, the odd-numbered pixels are first charged by the first
도 24는 본 발명의 또 다른 실시예에 따른 액정표시패널을 구체적으로 나타 낸 평면도이다.24 is a plan view specifically illustrating a liquid crystal display panel according to another exemplary embodiment of the present invention.
도 24를 참조하면, 상기 박막 트랜지스터 기판(121)은 컬러 필터 기판(130)과 대응하는 제1 영역 및 대응하지 않는 제2 영역으로 구분된다. 또한, 상기 제1 영역은 표시영역과 주변영역을 포함하고, 상기 표시영역에는 로우 방향으로 연장하여 복수의 데이터 라인(DL)이 형성되고, 칼럼 방향으로 연장하여 복수의 게이트 라인이 형성된다. 상기 표시영역의 상측 주변영역에는 상기 복수의 데이터 라인(DL)을 선택적으로 구동하기 위한 라인블록 선택회로(150)가 형성된다. Referring to FIG. 24, the thin film transistor substrate 121 is divided into a first region corresponding to the
한편, 상기 제2 영역에는 상기 액정표시패널(110)의 전반적인 구동을 제어하는 통합 구동 칩(200)이 구비된다. Meanwhile, an
구체적으로, 상기 통합 구동 칩(200)에 상기 액정표시패널(110)의 외부에 배치된 회로기판으로부터 외부 영상데이터신호(181a) 및 외부 제어신호(181b)가 입력되면, 홀수번째 게이트 라인들(GLn-1)을 구동하기 위한 제1 게이트 구동신호(GD1) 및 짝수번째 게이트 라인들(GLn)을 구동하기 위한 제2 게이트 구동신호(GD2)들을 출력한다. 또한, 상기 통합 구동 칩(200)은 상기 복수의 데이터 라인(DL)들 각각에 아날로그 픽셀 데이터를 출력한다. Specifically, when the external image data signal 181a and the
상기 통합 구동 칩(200)의 제1 게이트 구동신호 출력단자(GD1)는 상기 홀수번째 게이트 라인들(GLn-1)과 연결되고, 제2 게이트 구동신호 출력단자(GD2)는 상기 짝수번째 게이트 라인들(GLn)과 연결된다. 또한, 상기 통합 구동 칩(200)의 채널 단자들(CH)은 상기 라인블록 선택회로(150)에 연결되고, 상기 통합 구동 칩(200)으로부터 출력된 선택신호(TG)는 상기 라인블록 선택회로(150)에 연결된다.
The first gate driving signal output terminal GD1 of the
도 25는 도 24에 도시된 통합 구동 칩의 내부 구성을 구체적으로 나타낸 블록도이다. 단, 도 25를 설명하는데 있어서, 도 7에 도시된 구성 요소와 동일한 기능을 수행하는 구성요소에 대해서는 동일한 참조번호를 병기하고, 그 구동요소의 설명은 생략한다.FIG. 25 is a detailed block diagram illustrating an internal configuration of the integrated driving chip illustrated in FIG. 24. 25, the same reference numerals are given to components that perform the same functions as the components shown in FIG. 7, and the description of the driving elements is omitted.
도 25를 참조하면, 상기 통합 구동 칩(200)은 인터페이스부(181), 메모리부(183), 소오스 구동부(184), 레벨 쉬프트부(185), 제1 게이트 구동부(188), 제2 게이트 구동부(189) 및 컨트롤부(182)를 포함한다. Referring to FIG. 25, the
상기 컨트롤부(182)는 상기 레벨 쉬프트부(185)에 제1 및 제2 구동제어신호(GC1, GC2) 및 라인블록 선택신호(TG)를 제공한다. 이때, 상기 제1 및 제2 구동제어신호(GC1, GC2)는 개시신호(ST), 제1 클럭신호(CK), 제2 클럭신호(CKB), 제1 전원전압(VSS) 및 제2 전원전압(VDD)을 포함한다. The
상기 레벨 쉬프트부(185)는 상기 컨트롤부(182)로부터 제공된 상기 제1 및 제2 구동제어신호(GC1, GC2)의 레벨을 쉬프팅하여 제1 게이트 구동부(188) 및 제2 게이트 구동부(189)에 각각 제공한다. The
상기 제1 게이트 구동부(188)는 상기 제1 구동제어신호(GC1)에 의해 상기 홀수번째 게이트 라인들(GLn-1)을 구동하기 위한 제1 게이트 구동신호(GD1)를 출력하고, 상기 제2 게이트 구동부(189)는 상기 제2 구동제어신호(GC2)에 의해 상기 짝수번째 게이트 라인들(GLn)을 구동하기 위한 제2 게이트 구동신호(GD2)를 출력한다.The
또한, 상기 통합 구동 칩(200)은 공통전압(Vcom)을 발생하여 상기 액정표시패널(110) 상에 형성된 공통전극라인에 제공하기 위한 공통전압 발생부(186) 및 외 부로부터 DC 전원(187a)을 공급받아 상기 DC 전원(187a)의 레벨을 업 또는 다운시켜 상기 타이밍 컨트롤부(182), 레벨 쉬프트부(184), 소오스 구동부(185) 및 공통전압 발생부(186)로 제공하기 위한 DC/DC 컨버터(187)를 더 포함한다. In addition, the
상술한 온 글라스 싱글칩 액정표시장치에 따르면, 표시 영역의 주변 영역에 액정표시패널을 구동하는 하나의 통합 구동 칩을 장착함으로써 칩을 장착하는데 소요되는 공정시간 및 불량율을 감소시킬 수 있고, 더불어 전체적인 사이즈를 줄일 수 있다.According to the above-described on glass single chip liquid crystal display device, by mounting one integrated driving chip for driving the liquid crystal display panel in the peripheral area of the display area, it is possible to reduce the process time and the defective rate required for mounting the chip, The size can be reduced.
또한, 표시 영역의 주변 영역에 데이터 라인이 연장된 표시영역의 주변영역에 라인블록 선택회로를 표시영역의 박막 트랜지스터와 동일 공정에 의해 형성하고, 1 라인분의 픽셀 데이터를 라인블록 선택회로를 통해 시분할하여 구동함으로써 상기 통합 구동 칩의 채널 단자와 상기 데이터 라인들과의 호환성을 확보할 수 있다.In addition, a line block selection circuit is formed in the peripheral region of the display region in which the data line extends in the peripheral region of the display region by the same process as the thin film transistor of the display region, and pixel data for one line is formed through the line block selection circuit. By time-division driving, compatibility between the channel terminal of the integrated driving chip and the data lines can be ensured.
또한, 게이트 라인이 연장된 표시영역의 좌우 주변영역에 게이트 라인 구동회로를 표시영역의 박막 트랜지스터와 동일 공정에 의해 지그재그로 배치되도록 형성함으로써, 표시영역의 좌우 대칭적 배치가 가능하고, 기판 상에서 게이트 구동회로의 충분한 형성공간을 확보할 수 있으므로 높은 수직 해상도를 가진 장치에도 적용이 가능하다.In addition, the gate line driving circuit is formed in the left and right peripheral regions of the display region in which the gate lines are extended to be zigzag arranged in the same manner as the thin film transistors of the display region, so that the display regions can be symmetrically arranged, and the gate on the substrate is formed. Since sufficient space for forming the driving circuit can be secured, the present invention can be applied to a device having a high vertical resolution.
또한, 액정표시패널 상에 복수의 게이트 라인들을 구동하기 위한 게이트 구동부 및 복수의 데이터 라인들을 구동하기 위한 소오스 구동부를 내장하는 통합 구 동 칩을 장착함으로써, 액정표시장치가 좌우 대칭형을 이룰 수 있고, 유효 디스플레이 면적을 증가시킬 수 있다.In addition, by mounting an integrated driver chip having a gate driver for driving the plurality of gate lines and a source driver for driving the plurality of data lines on the liquid crystal display panel, the liquid crystal display device may be symmetrical. The effective display area can be increased.
실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described with reference to the examples, those skilled in the art can understand that the present invention can be variously modified and changed without departing from the spirit and scope of the invention described in the claims below. There will be.
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