KR100780092B1 - Manufacturing method for printed circuit board having non-plate pattern - Google Patents
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Abstract
Description
도 1은 본 발명의 바람직한 실시예에 따른 도금선이 없는 인쇄회로기판의 제조과정을 나타내는 흐름도,1 is a flow chart showing a manufacturing process of a printed circuit board without a plating line according to a preferred embodiment of the present invention;
도 2a 내지 도 2i는 도 1의 제조방법을 단계적으로 도시한 도면이다.2A to 2I are diagrams illustrating in step the manufacturing method of FIG.
<도면 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
11 : 기판 12 : 회로패턴11
13 : 전도성 폴리머 14 : 드라이필름13: conductive polymer 14: dry film
15 : 니켈/금 레지스트 16 : 니켈/금도금15 nickel /
17 : 솔더레지스트17: solder resist
본 발명은 인쇄회로기판의 제조방법에 관한 것으로, 보다 구체적으로는 도금선이 없는 인쇄회로기판의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a printed circuit board, and more particularly, to a method for manufacturing a printed circuit board without a plating line.
일반적으로 반도체 패키지는 회로패턴이 형성된 인쇄회로기판에 반도체 칩을 부착시키고, 반도체 칩 상의 입출력 패드인 본딩패드와 인쇄회로기판 상에 형성된 본딩핑거를 도전성 와이어로 연결하고, 상기 인쇄회로기판 상의 반도체 칩, 도전성 와이어, 회로패턴 등을 외부의 환경으로부터 보호하기 위해 상부면을 몰딩 수지로 몰딩하여 형성된다. 여기서, 상기 반도체 칩의 본딩패드와 와이어로 연결되는 인쇄회로기판 상의 본딩 핑거는 구리 재질로 이루어져 있다. 그러나, 구리층은 와이어 본딩이 직접 물리적, 화학적으로 결합하기 힘들어 금도금을 해주는데, 이 금도금만으로는 화학적 내식성이나 두께, 가격 측면에서 적절치 않기 때문에 구리층과 금도금 공정 중간에 니켈도금을 하고 있다.In general, a semiconductor package attaches a semiconductor chip to a printed circuit board on which a circuit pattern is formed, connects a bonding pad, which is an input / output pad on the semiconductor chip, and a bonding finger formed on the printed circuit board, with a conductive wire, and the semiconductor chip on the printed circuit board. In order to protect the conductive wire, the circuit pattern, and the like from the external environment, the upper surface is formed by molding the molding resin. Here, the bonding finger on the printed circuit board connected to the bonding pad and the wire of the semiconductor chip is made of a copper material. However, the copper layer is gold plated because wire bonding is difficult to directly bond physically and chemically. Since gold plating alone is not suitable for chemical corrosion resistance, thickness, and price, nickel is plated between the copper layer and the gold plating process.
종래의 니켈/금도금 처리 방법은, 기판에 동을 입힌 후 드라이필름을 이용하여 회로패턴 및 도금용 리드선이 형성될 부분을 제외한 부분의 동을 외부로 노출시킨다. 그 후 외부로 노출된 동을 제거하고, 드라이필름을 스트립하여 원하는 패턴을 얻었다. 또한, 금도금 영역을 제외하고 솔더레지스트를 도포한 후 전기 도금을 수행하여 니켈/금도금 층을 형성시켰다. In the conventional nickel / gold plating treatment method, copper is coated on a substrate and then exposed to the outside of copper except for a portion where a circuit pattern and a plating lead wire are to be formed using a dry film. Thereafter, copper exposed to the outside was removed, and the dry film was stripped to obtain a desired pattern. In addition, after the solder resist was applied except for the gold plating region, electroplating was performed to form a nickel / gold plating layer.
하지만, 상술한 종래 기술은 니켈/금도금을 실시하기 위해 회로패턴과 무관한 도금 인입선이 꼭 필요하고, 이처럼 인쇄회로기판에 잔존하는 도금 인입선은 회로설계시 도금 인입선이 없는 부위에만 회로를 배치할 수 있으므로 회로설계의 자유도를 저하시키므로, 미세회로를 만드는데 한계가 있다. 또한, 이 도금 인입선은 데이터 통신의 고속화에 따른 고주파수 환경에서 일종의 도체 역할을 수행하므로, 안테나와 같은 역할을 하여 기생 인덕턴스를 발생시킨다. 이러한 기생 인덕턴스는 회로 상의 전기 신호와 간섭작용을 일으켜 임피던스 부정합을 우발하므로, 최종 전자 제품의 전기적 성능을 저하시키는 문제점이 있었다. 또한, 기생 인덕턴스로 인 하여 최종 전자 제품의 신호 대 잡음 비율이 악화되고, 갑작스러운 최종 전자 제품의 오작동 등으로 제품의 신뢰도를 저하시키는 문제점이 있다.However, the above-described prior art requires a plating lead wire irrelevant to the circuit pattern to perform nickel / gold plating, and thus, the plating lead wire remaining on the printed circuit board may be disposed only at a portion where there is no plating lead wire in the circuit design. Therefore, since the degree of freedom of circuit design is reduced, there is a limit to making a fine circuit. In addition, the plating lead wire serves as a kind of conductor in a high frequency environment due to the high speed of data communication, and thus acts as an antenna to generate parasitic inductance. Since the parasitic inductance interferes with the electrical signal on the circuit to cause impedance mismatch, there is a problem of lowering the electrical performance of the final electronic product. In addition, due to parasitic inductance, the signal-to-noise ratio of the final electronic product is deteriorated, and the reliability of the product is lowered due to sudden malfunction of the final electronic product.
본 발명은 상술한 문제점을 해결하기 위하여 창출된 것으로, 니켈/금도금을 위한 도금선을 없앰으로써 신뢰도가 향상된 인쇄회로기판의 제조방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object thereof is to provide a method of manufacturing a printed circuit board having improved reliability by eliminating plating lines for nickel / gold plating.
본 발명의 다른 목적 및 장점들은 하기에 설명될 것이며, 본 발명의 실시예에 의해 알게 될 것이다. 또한, 본 발명의 목적 및 장점들은 특허 청구 범위에 나타낸 수단 및 조합에 의해 실현될 수 있다.Other objects and advantages of the invention will be described below and will be appreciated by the embodiments of the invention. In addition, the objects and advantages of the present invention can be realized by means and combinations indicated in the claims.
상기와 같은 목적을 달성하기 위한 본 발명의 도금선이 없는 인쇄회로기판은, 반도체 패키지용 인쇄회로기판의 제조방법에 있어서, 동박이 부착된 기판에 드라이필름을 압착하여 회로패턴을 형성하는 회로패턴 형성 단계와; 회로패턴이 형성된 기판에 전도성 폴리머를 도포한 후 선택적으로 박리하는 전도층 형성 단계와; 전도층 위에 노광 및 현상하는 방법을 이용하여 니켈/금 레지스트 패턴을 형성하는 니켈/금 레지스트 패터닝 단계와; 니켈/금 레지스트 패턴이 형성되지 않은 전도층의 상면에 선택적으로 니켈/금도금 층을 형성하는 니켈/금도금 단계와; 니켈/금 레지스트를 전부 박리하는 니켈/금 레지스트 박리 단계; 및 니켈/금 레지스트 박리 단계 이후 외부로 노출된 전도성 폴리머를 전부 박리하는 전도층 제거 단계를 포함한다.In the printed circuit board without a plating line of the present invention for achieving the above object, a circuit pattern for forming a circuit pattern by pressing a dry film on a substrate with copper foil in the method of manufacturing a printed circuit board for semiconductor packages Forming step; A conductive layer forming step of applying a conductive polymer to the substrate on which the circuit pattern is formed and then selectively peeling the conductive polymer; A nickel / gold resist patterning step of forming a nickel / gold resist pattern using a method of exposing and developing on the conductive layer; A nickel / gold plating step of selectively forming a nickel / gold plating layer on an upper surface of the conductive layer on which the nickel / gold resist pattern is not formed; A nickel / gold resist stripping step of peeling off all of the nickel / gold resist; And a conductive layer removing step of peeling off the conductive polymer exposed to the outside after the nickel / gold resist stripping step.
여기서, 상기 전도층 제거 단계 이후, 솔더레지스트를 선택적으로 도포하여 회로패턴을 외부로부터 절연시키고 보호하는 솔더레지스트 도포 단계를 더 포함하는 것이 바람직하다.Here, after the conductive layer removing step, it is preferable to further include a solder resist coating step of selectively applying a solder resist to insulate and protect the circuit pattern from the outside.
또한, 상기 전도층 형성 단계는, 회로패턴이 형성된 기판의 상면에 전도성 폴리머를 도포하는 전도성 폴리머 도포 단계와; 전도성 폴리머 층 위에 드라이필름을 압착한 후 노광 및 현상하는 방법으로 패턴을 형성하는 드라이필름 패터닝 단계와; 드라이필름 패턴이 형성되지 않고 외부로 노출된 전도성 폴리머를 박리하는 전도성 폴리머 선택적 박리 단계; 및 전도성 폴리머 선택적 박리 단계 이후 기판에 남아 있는 드라이필름을 완전히 제거하는 드라이필름 박리 단계를 포함하는 것이 바람직하다.In addition, the conductive layer forming step, the conductive polymer coating step of applying a conductive polymer on the upper surface of the substrate on which the circuit pattern is formed; A dry film patterning step of forming a pattern by pressing the dry film on the conductive polymer layer and then exposing and developing the dry film; A conductive polymer selective peeling step of peeling the conductive polymer exposed to the outside without forming a dry film pattern; And a dry film peeling step of completely removing the dry film remaining on the substrate after the conductive polymer selective peeling step.
더욱이, 상기 드라이필름 박리 단계는 상기 니켈/금 레지스트 박리 단계와 동시에 되는 것이 바람직하다.Further, the dry film peeling step is preferably performed simultaneously with the nickel / gold resist peeling step.
게다가, 상기 드라이필름 박리 단계는 상기 니켈/금 레지스트 박리 단계 다음에 될 수 있다.In addition, the dry film exfoliation step may be followed by the nickel / gold resist exfoliation step.
나아가 상기 드라이필름 박리 단계는 상기 전도성 폴리머 선택적 박리 단계 다음에 될 수도 있다.Furthermore, the dry film peeling step may be followed by the conductive polymer selective peeling step.
한편, 상기 전도층 형성 단계는, 회로가 형성된 기판의 상면에 전도성 폴리머를 도포하는 전도성 폴리머 도포 단계와; 전도성 폴리머 층 위에 액상 포토레지스트를 코팅한 후 노광 및 현상하는 방법으로 패턴을 형성하는 포토레지스트 패터닝 단계와; 포토레지스트 패턴이 형성되지 않고 외부로 노출된 전도성 폴리머를 박 리하는 전도성 폴리머 선택적 박리 단계; 및 전도성 폴리머 선택적 박리 단계 이후 기판에 남아 있는 포토레지스트를 완전히 제거하는 포토레지스트 박리 단계를 포함할 수 있다.On the other hand, the conductive layer forming step, the conductive polymer coating step of applying a conductive polymer on the upper surface of the substrate formed circuit; A photoresist patterning step of forming a pattern by coating a liquid photoresist on the conductive polymer layer, followed by exposure and development; A conductive polymer selective peeling step of peeling off the exposed conductive polymer without the photoresist pattern being formed; And a photoresist stripping step of completely removing the photoresist remaining on the substrate after the conductive polymer selective stripping step.
더욱이, 상기 포토레지스트 박리 단계는 상기 니켈/금 레지스트 박리 단계와 동시에 되는 것이 바람직하다.Further, the photoresist stripping step is preferably performed simultaneously with the nickel / gold resist stripping step.
게다가, 상기 포토레지스트 박리 단계는 상기 니켈/금 레지스트 박리 단계 다음에 될 수 있다.In addition, the photoresist stripping step may be followed by the nickel / gold resist stripping step.
나아가, 상기 포토레지스트 박리 단계는 상기 전도성 폴리머 선택적 박리 단계 다음에 될 수도 있다.Further, the photoresist stripping step may be followed by the conductive polymer selective stripping step.
이하 첨부된 도면을 참조로 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이에 앞서, 본 명세서 및 청구 범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Prior to this, terms or words used in the present specification and claims should not be construed as being limited to the common or dictionary meanings, and the inventors should properly explain the concept of terms in order to explain their invention in the best way. Based on the principle that can be defined, it should be interpreted as meaning and concept corresponding to the technical idea of the present invention.
따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.Therefore, the embodiments described in the specification and the drawings shown in the drawings are only the most preferred embodiment of the present invention and do not represent all of the technical idea of the present invention, various modifications that can be replaced at the time of the present application It should be understood that there may be equivalents and variations.
이하 도 1 내지 도 2i를 참조하여 본 발명의 바람직한 실시예에 따른 도금선 이 없는 인쇄회로기판의 제조방법을 상세히 설명하기로 한다.Hereinafter, a method of manufacturing a printed circuit board without a plating line according to a preferred embodiment of the present invention will be described in detail with reference to FIGS. 1 to 2I.
도 1은 본 발명의 바람직한 실시예에 따른 도금선이 없는 인쇄회로기판의 제조과정을 나타내는 흐름도이고, 도 2a 내지 도 2i는 도 1의 제조방법을 단계적으로 도시한 도면이다.1 is a flowchart illustrating a manufacturing process of a printed circuit board without a plating line according to a preferred embodiment of the present invention, and FIGS. 2A to 2I are sectional views illustrating the manufacturing method of FIG. 1.
본 발명 도금선이 없는 인쇄회로기판의 제조방법을 단계적으로 설명하면 다음과 같다.Referring to the method of manufacturing a printed circuit board without a plating wire of the present invention step by step.
먼저, 동박이 부착된 기판(11)에 드라이필름(미도시)을 압착하여 회로패턴(12)을 형성하고(S1), 그 다음, 상기 회로패턴(12)이 형성된 기판(11)의 상면에 전도성 폴리머(13)를 도포한다(S2).First, a dry film (not shown) is pressed onto the
그리고, 상기 전도성 폴리머(13) 층 위에 드라이필름(14)을 압착한 후 노광 및 현상하는 방법으로 패턴을 형성한다(S3). 이때, 드라이필름(14)의 노광은 회로패턴, 비아홀의 랜드, 와이어 본딩 단자 패턴 및 도금 인입선 등의 패턴이 인쇄된 아트워크필름(미도시)를 밀착시킨 후 자외선을 조사시키는 방법으로 한다.Then, the
본 실시예에서는 전도성 폴리머(13)의 선택적 박리를 위하여 드라이필름(14)을 압착하여 사용하였지만, 필요에 따라서 액상의 포토레지스트를 코팅하는 방법을 사용할 수도 있다.In the present embodiment, the
그리고나서, 드라이필름(14) 패턴이 형성되지 않고 외부로 노출된 전도성 폴리머(13)를 박리한다(S4). 즉, 상기 소정의 패턴이 형성된 드라이필름(14)이 전도성 폴리머(13)의 에칭에 있어서 에칭 레지스트로 작용하는 것이다.Then, the
그런 다음, 상기 전도층 위에 노광 및 현상하는 방법을 이용하여 니켈/금 레 지스트(15) 패턴을 형성한다(S5).Thereafter, a nickel / gold resist 15 pattern is formed on the conductive layer using a method of exposing and developing (S5).
그 다음, 상기 니켈/금 레지스트(15) 패턴이 형성되지 않은 전도층의 상면에 선택적으로 니켈/금도금(16) 층을 형성한다(S6). 여기서 금도금 수행 전에 니켈을 얇게 도금하는 것은 금의 접착성을 높이기 위함이다.Next, a nickel / gold plating 16 layer is selectively formed on an upper surface of the conductive layer on which the nickel / gold resist 15 pattern is not formed (S6). The thin plating of nickel before gold plating is performed to increase the adhesion of gold.
다음, 상기 니켈/금 레지스트(15) 및 상기 드라이필름(14)를 전부 박리한다(S7).Next, the nickel / gold resist 15 and the
본 실시예에서는 상기 드라이필름(14)의 박리를 니켈/금 레지스트와 동시에 시행하였으나, 경우에 따라서는 상기 전도성 폴리머(13)를 선택적으로 박리하는 단계(S4) 이후나, 니켈/금 레지스트의 박리 이후에 시행하는 것도 가능하다.In this embodiment, the peeling of the
다음으로, 상기 니켈/금 레지스트(15) 박리 단계 이후 외부로 노출된 전도성 폴리머(13)를 전부 박리하고(S8), 마지막으로, 솔더레지스트(17)를 선택적으로 도포하여 회로패턴(12)을 외부로부터 절연시키고 보호한다(S9). 솔더레지스트(17) 역시 드라이필름(14)에서 와 유사하게 아트워크필름을 밀착 후 노광 및 현상하는 방법을 사용한다.Next, after the nickel / gold resist 15 peeling step, all of the
이상과 같이, 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술 사상과 아래에 기재될 특허청구범위의 균등 범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.As mentioned above, although this invention was demonstrated by the limited embodiment and drawing, this invention is not limited by this, The person of ordinary skill in the art to which this invention belongs, Of course, various modifications and variations are possible within the scope of equivalents of the claims to be described.
본 발명의 도금선이 없는 인쇄회로기판의 제조방법에 따르면, 기존에 사용되 던 화학동을 대체하여 전도성 폴리머를 사용함으로써 선택적 박리를 통하여 필요한 부분에만 전도층을 형성할 수 있으며, 회로패턴과 무관한 도금선으로 인한 전기적 노이즈를 감소시켜 금도금 층을 균일하게 형성할 수 있는 효과가 있다. 또한, 이는 설계의 자유도를 증대시키는 장점이 있다.According to the method of manufacturing a printed circuit board without a plating wire of the present invention, by using a conductive polymer instead of a conventional chemical copper, a conductive layer can be formed only on a necessary portion through selective peeling, and is independent of a circuit pattern. By reducing the electrical noise caused by one plating line has the effect of uniformly forming a gold plated layer. In addition, this has the advantage of increasing the degree of freedom of design.
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KR (1) | KR100780092B1 (en) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101068261B1 (en) | 2009-03-02 | 2011-09-28 | 삼성전기주식회사 | Ink-Jet Head and Method for Manufacturing the same |
KR101378756B1 (en) | 2012-10-05 | 2014-03-27 | 아페리오(주) | Manufacturing method of printed circuit board which enables electroplating finishing process without lead line |
US9793034B2 (en) | 2014-06-24 | 2017-10-17 | Samsung Electronics Co., Ltd. | Semiconductor module having a tab pin with no tie bar |
CN113873776A (en) * | 2021-09-08 | 2021-12-31 | 江苏博敏电子有限公司 | Printed circuit board manufacturing method based on selective gold processing technology |
CN114760777A (en) * | 2022-03-09 | 2022-07-15 | 深圳市八达通电路科技有限公司 | Selective composite electrogilding substrate and manufacturing process thereof |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20040052051A (en) * | 2002-12-13 | 2004-06-19 | 엘지전자 주식회사 | A tin plating method of the tape substrate |
JP2004349414A (en) | 2003-05-21 | 2004-12-09 | Nagase & Co Ltd | Circuit board and its manufacturing method |
KR100499003B1 (en) | 2002-12-12 | 2005-07-01 | 삼성전기주식회사 | A package substrate for electrolytic leadless plating, and its manufacturing method |
KR20060046805A (en) * | 2004-11-10 | 2006-05-18 | 삼성전기주식회사 | Method for fabricating printed circuit board using liquid-type photoresist |
-
2006
- 2006-07-11 KR KR1020060065065A patent/KR100780092B1/en not_active IP Right Cessation
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100499003B1 (en) | 2002-12-12 | 2005-07-01 | 삼성전기주식회사 | A package substrate for electrolytic leadless plating, and its manufacturing method |
KR20040052051A (en) * | 2002-12-13 | 2004-06-19 | 엘지전자 주식회사 | A tin plating method of the tape substrate |
JP2004349414A (en) | 2003-05-21 | 2004-12-09 | Nagase & Co Ltd | Circuit board and its manufacturing method |
KR20060046805A (en) * | 2004-11-10 | 2006-05-18 | 삼성전기주식회사 | Method for fabricating printed circuit board using liquid-type photoresist |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101068261B1 (en) | 2009-03-02 | 2011-09-28 | 삼성전기주식회사 | Ink-Jet Head and Method for Manufacturing the same |
KR101378756B1 (en) | 2012-10-05 | 2014-03-27 | 아페리오(주) | Manufacturing method of printed circuit board which enables electroplating finishing process without lead line |
US9793034B2 (en) | 2014-06-24 | 2017-10-17 | Samsung Electronics Co., Ltd. | Semiconductor module having a tab pin with no tie bar |
CN113873776A (en) * | 2021-09-08 | 2021-12-31 | 江苏博敏电子有限公司 | Printed circuit board manufacturing method based on selective gold processing technology |
CN114760777A (en) * | 2022-03-09 | 2022-07-15 | 深圳市八达通电路科技有限公司 | Selective composite electrogilding substrate and manufacturing process thereof |
CN114760777B (en) * | 2022-03-09 | 2023-09-26 | 深圳市八达通电路科技有限公司 | Selective composite electricity Jin Jiban and manufacturing process thereof |
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