KR100694668B1 - Manufacturing method of package substrate without lead line for plating - Google Patents
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Abstract
Description
도 1은 종래기술에 따른 도금 인입선을 사용하는 인쇄회로기판을 나타낸 평면도.1 is a plan view showing a printed circuit board using a plating lead wire according to the prior art.
도 2는 본 발명의 바람직한 일 실시예에 따른 패키지 기판 제조방법을 나타낸 순서도.2 is a flow chart showing a method for manufacturing a package substrate according to an embodiment of the present invention.
도 3은 본 발명의 바람직한 일 실시예에 따른 패키지 기판 제조공정을 나타낸 흐름도.3 is a flow chart showing a package substrate manufacturing process according to an embodiment of the present invention.
도 4는 본 발명의 바람직한 일 실시예에 따른 패키지 기판 제조방법 중 금도금 공정이 진행된 직후의 패키지 기판을 나타낸 단면도.Figure 4 is a cross-sectional view showing a package substrate immediately after the gold plating process of the package substrate manufacturing method according to an embodiment of the present invention.
도 5는 본 발명의 바람직한 일 실시예에 따른 패키지 기판 제조방법에 의해 제조된 패키지 기판을 나타낸 단면도.5 is a cross-sectional view showing a package substrate manufactured by a package substrate manufacturing method according to an embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
10 : 절연층 11 : 코어기판10: insulating layer 11: core substrate
12 : 내층회로 14 : 본딩패드12: inner layer circuit 14: bonding pad
15 : 금도금층 16 : IVH15: gold plated layer 16: IVH
18 : 보호 레지스트 20 : 시드층18: protective resist 20: seed layer
21 : 매립패턴 기판 22 : 회로패턴21: buried pattern substrate 22: circuit pattern
24 : 캐리어 필름 30 : 절연재24: carrier film 30: insulating material
32 : 비아홀 34 : 무전해 도금층32: via hole 34: electroless plating layer
36 : 필도금층 40, 42 : 도금 레지스트36:
50 : 솔더 레지스트50: solder resist
본 발명은 도금 인입선 없는 패키지 기판 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a package substrate without plating lead wire.
최근 집적회로가 경박단소화됨에도 불구하고 집적회로 패키지에서 나오는 리드(lead)의 수는 오히려 증가되고 있다. 이를 해결하기 위한 방법으로 최근 BGA(ball grid array) 및 CSP(chip scale package) 등의 패키지 기판의 사용이 일반화되고 있다. 패키지 기판은 솔더볼(solder ball)을 사용하여 기판의 고밀도화가 용이하기 때문에, 반도체 칩을 실장하는 패키지 기판이 활발하게 적용되고 있는 실정이다.Despite the recent miniaturization of integrated circuits, the number of leads from integrated circuit packages is increasing. Recently, the use of package substrates such as ball grid array (BGA) and chip scale package (CSP) has become common. Since the package substrate is easy to increase the density of the substrate by using a solder ball (solder ball), the package substrate for mounting the semiconductor chip is actively applied.
패키지 기판에 있어서, 반도체 칩과 접속되는 본딩핑거나 솔더볼이 접속되는 볼패드 등 이른바 '본딩패드'는 그 전기적인 접속상태를 향상시키기 위해 금도금이 적용되는 경우가 많고, 이를 위해 기판 상에 금도금 인입선을 형성하게 되는데, 이러한 도금 인입선을 형성할 경우 회로의 고밀도화가 제한받게 되고, 도금 후에 도금 인입선을 제거해야 하는 추가 공정이 필요하며, 도금 인입선이 잔류함으로 인한 신호 노이즈 발생을 야기한다는 문제가 있다.In a package substrate, a so-called 'bond pad' such as a bonding pad connected to a semiconductor chip or a ball pad connected to a solder ball is often applied with gold plating to improve its electrical connection state. When the plating lead wire is formed, the densification of the circuit is limited, an additional process of removing the plating lead wire after plating is required, and there is a problem of causing signal noise due to remaining of the plating lead wire.
도 1은 종래기술에 따른 도금 인입선을 사용하는 인쇄회로기판을 나타낸 평면도이다. 도 1에 도시된 것과 같이 인쇄회로기판(1)중 실제로 하나의 제품으로 사용되는 부분은 점선으로 표시된 제품부(1')이다. 인쇄회로기판의 중앙에는 칩장착부(2)가 구비되고, 칩장착부의 가장자리를 둘러서 와이어 본딩패드(3)가 형성된다. 한편, 인쇄회로기판의 표면에는 다수개의 볼패드(4)가 형성된다. 볼패드(4)는 인쇄회로기판과 외부 기판을 연결하기 위한 솔더볼이 부착되는 부분으로서, 여기에도 역시 부착력을 높이기 위해 금도금을 한다.1 is a plan view showing a printed circuit board using a plating lead wire according to the prior art. As shown in Fig. 1, the portion of the printed
이와 같은 볼패드(4)는 인쇄회로기판에 형성된 회로패턴과 전기적으로 연결되고 실질적으로 와이어 본딩패드(3)와도 연결된다. 한편, 와이어 본딩패드와 볼패드에는 각각 도금을 위한 부인입선(5)이 연결된다. 부인입선(5)은 각각의 와이어 본딩패드(3)와 볼패드(4)에 금도금을 하기 위한 전원을 공급한다. 부인입선(5)은 다시 인쇄회로기판(1) 내에 제품부(1')의 외곽을 둘러 형성되어 있는 주인입선(6)과 전기적으로 연결된다.The ball pad 4 is electrically connected to the circuit pattern formed on the printed circuit board and is also substantially connected to the wire bonding pad 3. On the other hand, the wire bonding pad and the ball pad, respectively, the
그러나, 전술한 종래기술은 다음과 같은 문제점이 있다.However, the above-described prior art has the following problems.
부인입선은 와이어 본딩패드(3)와 볼패드(4)의 사이를 지나도록 형성되며, 금도금이 완료되면 점선부분을 따라 절단하여 제품부(1')만이 사용된다. 따라서, 실제로 사용되는 제품부(1')에는 금도금시에 이용되는 것 외에는 아무런 기능이 없는 부인입선(5)이 잔존하게 된다. 칩이 고밀도화 되고 고주파 환경에서 사용됨에 따라 이와 같이 잔존하는 부인입선에도 칩으로부터의 신호가 흐르게 되어 인접한 부인입선과 간섭을 일으켜 제품의 성능이 저하된다.The inlet line is formed to pass between the wire bonding pad 3 and the ball pad 4, and when the gold plating is completed, only the product portion 1 'is used by cutting along the dotted line. Therefore, in the product part 1 'which is actually used, the
이러한 문제점을 개선하기 위해, 도금 인입선에 금도금 레지스트를 도포한 상태에서 금도금을 실시한 후, 금도금 레지스트를 제거하여 인입선(5)을 노출시키고, 제품을 알칼리 에칭용액에 통과시켜 노출된 인입선을 제거하는 에치백(Etch-back) 기술이 제시되고 있으나, 이 방법은 인입선을 제거하기 위해 인쇄회로기판이 에칭액을 통과할 때, 에칭액에 의해 제품의 회로패턴도 동시에 제거될 우려가 있으며, 이를 방지하기 위해 어느 정도의 인입선을 남겨 두어야 하는 실정이다. 또한 금도금 레지스트로는 감광성 레지스트를 사용하기 때문에 레지스트 도포시의 위치편차, 솔더 레지스트와의 밀착성 저하 등을 고려하여 부인입선을 완전하게 제거하지 못한다는 한계가 있다.In order to solve this problem, after gold plating is applied while the gold plating resist is applied to the plating lead wire, the gold plating resist is removed to expose the
본 발명은 고밀도 집적회로 패키지에 사용되는 기판에 있어서 도금 인입선을 사용하지 않고 본딩패드를 금도금할 수 있는 패키지 기판 제조방법을 제공하는 것이다.The present invention provides a package substrate manufacturing method capable of gold plating a bonding pad without using a plating lead wire in a substrate used in a high density integrated circuit package.
본 발명의 일 측면에 따르면, 전자소자의 전극을 본딩패드에 연결함으로써 상기 전자소자가 실장되는 패키지 기판의 제조방법에 있어서, (a) 절연층의 표면에 본딩패드를 포함하는 내층회로가 형성된 코어기판에, 절연재를 개재하여, 시드층(seed layer)의 표면에 회로패턴이 형성되어 있는 매립(buried)패턴 기판을, 회로 패턴이 코어기판에 대향하도록 적층하는 단계, (b) 절연재를 천공하여 비아홀을 형성하고, 상기 비아홀을 도금하여 내층회로와 시드층을 전기적으로 도통시키는 단계, (c) 매립패턴 기판 및 절연재의 일부를 제거하여 본딩패드를 노출시키는 단계, 및 (d) 시드층에 전원을 인가하여 본딩패드에 도금층을 피복하는 단계를 포함하는 패키지 기판 제조방법이 제공된다.According to an aspect of the present invention, in the method of manufacturing a package substrate on which the electronic device is mounted by connecting the electrode of the electronic device to the bonding pad, (a) a core having an inner layer circuit including a bonding pad on the surface of the insulating layer Stacking a buried pattern substrate having a circuit pattern formed on a surface of a seed layer on a surface of a seed layer with an insulating material on the substrate, and (b) perforating the insulating material. Forming via holes, plating the via holes to electrically conduct the inner circuit and the seed layer, (c) removing a portion of the buried pattern substrate and the insulating material to expose the bonding pads, and (d) supplying power to the seed layer. Provided is a package substrate manufacturing method comprising applying a coating layer to a bonding pad by applying a coating.
단계 (a) 이전에, (e) 절연층의 표면에 내층회로를 형성하고, 절연층을 관통하는 IVH(interstitial via hole)를 형성하는 단계를 더 포함할 수 있다.Prior to step (a), the method may further include (e) forming an inner circuit on the surface of the insulating layer and forming an interstitial via hole (IVH) penetrating through the insulating layer.
단계 (e)와 단계 (a) 사이에, 내층회로 중 본딩패드가 형성된 영역을 보호 레지스트로 피복하는 단계를 더 포함하고, 단계 (c)는, 보호 레지스트가 피복된 영역에 대응하여 매립패턴 기판 및 절연재를 제거하고, 보호 레지스트를 박리하는 단계를 포함할 수 있다.Between step (e) and step (a), the method further includes a step of covering the area where the bonding pad is formed in the inner layer circuit with a protective resist, wherein step (c) corresponds to the buried pattern substrate corresponding to the area covered with the protective resist. And removing the insulating material and peeling off the protective resist.
단계 (a) 이전에 시드층이 적층되어 있는 캐리어(carrier) 필름상에 MSAP(modified semi additive process) 공법을 적용하여 회로패턴을 형성하는 단계를 더 포함하고, 단계 (a)는 매립패턴 기판을 코어기판에 적층하고, 캐리어 필름을 제거하는 단계를 포함할 수 있다.The method may further include forming a circuit pattern by applying a modified semi additive process (MSAP) method on a carrier film on which a seed layer is stacked before step (a). Laminating to the core substrate and removing the carrier film.
단계 (b)는, (b1) 비아홀의 표면에 무전해 동도금을 하는 단계, (b2) 비아홀이 형성된 부분을 제외하고 시드층의 표면에 제1 도금 레지스트를 도포하는 단계, 및 (b3) 비아홀을 필(fill) 도금하고, 제1 도금 레지스트를 박리하는 단계를 포함할 수 있다.Step (b) comprises: (b1) electroless copper plating on the surface of the via hole, (b2) applying a first plating resist to the surface of the seed layer except for the portion where the via hole is formed, and (b3) applying the via hole. Fill plating and peeling the first plating resist may be included.
단계 (c)와 단계 (d) 사이에, 본딩패드가 형성된 영역을 제외하고 시드층의 표면에 제2 도금 레지스트를 도포하는 단계를 더 포함하고, 단계 (d) 이후에, 제2 도금 레지스트를 박리하는 단계를 더 포함할 수 있다. 한편, 단계 (d) 이후에 시드층을 에칭에 의해 제거하는 단계를 더 포함할 수 있다.Between step (c) and step (d), further comprising applying a second plating resist to the surface of the seed layer except for the region where the bonding pad is formed, and after step (d), the second plating resist is applied. Peeling may further comprise a step. Meanwhile, after step (d), the method may further include removing the seed layer by etching.
전술한 것 외의 다른 측면, 특징, 잇점이 이하의 도면, 특허청구범위를 포함한 발명의 상세한 설명으로부터 명확해질 것이다.Other aspects, features, and advantages other than those described above will become apparent from the following detailed description of the invention, including the drawings and the claims.
이하, 본 발명에 따른 도금 인입선 없는 패키지 기판 제조방법의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.Hereinafter, a preferred embodiment of a method for manufacturing a package substrate without a plating lead wire according to the present invention will be described in detail with reference to the accompanying drawings, and in describing with reference to the accompanying drawings, the same or corresponding components are given the same reference numerals. And duplicate description thereof will be omitted.
도 2는 본 발명의 바람직한 일 실시예에 따른 패키지 기판 제조방법을 나타낸 순서도이다.2 is a flowchart illustrating a method of manufacturing a package substrate according to an exemplary embodiment of the present invention.
본 실시예는 코어기판에 절연재를 개재하여 매립패턴 기판을 적층함으로써 매립 회로패턴(buried pattern)을 형성하고, 비아홀을 형성하여 다층의 회로패턴의 층간 도통을 구현한 후, 시드층(seed layer)를 제거하기 전에 시드층을 도금 인입선으로 사용하여 본딩패드를 금도금함으로써, 패키지 기판에 있어서 별도의 도금 인입선 없이 본딩패드에 금도금을 하는 것을 특징으로 한다.In this embodiment, a buried pattern is formed by stacking a buried pattern substrate through an insulating material on a core substrate, and a via hole is formed to implement interlayer conduction of a multilayer circuit pattern, and then, a seed layer. By removing the bonding layer by using the seed layer as a plating lead wire gold plating before removing, characterized in that the gold plating on the bonding pad without a separate plating lead wire in the package substrate.
이를 위해 먼저 코어기판과 매립패턴 기판을 준비한다(90). 코어기판은 절연층의 표면에 내층회로가 형성된 기판으로서, 동박적층판(CCL)에 서브트랙티브 공법을 적용하거나, 절연기판에 애디티브 공법을 적용하는 등의 방법으로 제조할 수 있 다.To this end, first, a core substrate and a buried pattern substrate are prepared (90). The core substrate is a substrate having an inner layer circuit formed on the surface of the insulating layer. The core substrate may be manufactured by applying a subtractive method to a copper clad laminate (CCL), or by applying an additive method to an insulating substrate.
코어기판의 양면에 형성된 내층회로 간의 전기적 연결을 위해 코어기판의 절연층을 관통하는 IVH를 형성할 수 있다. 패키지 기판에 실장되는 전자소자와의 전기적 연결을 위한 본딩패드가 내층회로에 형성될 경우, 즉 내층 회로에 본딩패드가 포함될 경우에는 후술하는 것과 같이 회로패턴층을 적층한 후 캐비티(cavity)를 가공하여 본딩패드를 노출시키는 공정이 수행되며, 이를 위해 본딩패드의 주변 영역을 미리 보호 레지스트로 피복한다(92).IVH may be formed through the insulating layer of the core substrate for electrical connection between inner layer circuits formed on both sides of the core substrate. When a bonding pad for electrical connection with an electronic device mounted on a package substrate is formed in an inner layer circuit, that is, when a bonding pad is included in the inner layer circuit, a cavity is processed after laminating a circuit pattern layer as described below. A process of exposing the bonding pad is performed, and for this purpose, the peripheral area of the bonding pad is previously covered with a protective resist (92).
보호 레지스트로는 드라이 필름이 사용될 수 있으며, 본딩패드를 노출시키기 위한 캐비티 형성공정에서 보호 레지스트가 노출될 때까지만 가공한 후, 보호 레지스트를 박리함으로써 본딩패드를 손상시킴 없이 캐비티 형성공정을 수행할 수 있다.As the protective resist, a dry film may be used, and in the cavity forming process for exposing the bonding pad, the dry film may be processed only until the protective resist is exposed, and then the protective resist may be peeled off to perform the cavity forming process without damaging the bonding pad. have.
또한, 코어기판의 외층에 절연재를 개재하여 회로패턴층을 적층하기 위해 매립패턴 기판을 형성한다. 매립패턴 기판은 시드 동박층의 표면에 회로패턴이 형성되어 있는 기판으로써, 시드층이 적층되어 있는 캐리어 필름 상에 MSAP 공법을 적용하여 회로패턴을 형성함으로써 제조될 수 있다(94).In addition, a buried pattern substrate is formed to stack a circuit pattern layer through an insulating material on an outer layer of the core substrate. The buried pattern substrate is a substrate on which a circuit pattern is formed on the surface of the seed copper foil layer, and may be manufactured by applying a MSAP method to a carrier film on which the seed layer is stacked (94).
BGA, CSP 등의 패키지는 기판의 표면에 전자소자를 실장한 후, 전자소자와 기판 사이에 언더필(under fill) 수지를 주입하여 제조되기 때문에 매립 회로패턴을 형성하여 기판의 표면을 평탄하게 형성함으로써 수지가 원활하게 주입되도록 하는 것이 좋으며, 이 외에도 본 실시예에서는 시드층을 도금 인입선으로 사용하기 위해 회로패턴의 외층에 회로패턴 전체를 전기적으로 연결하는 도전층이 형성되도 록 매립패턴 기판을 사용하여 매립 회로패턴을 형성한다.Packages such as BGA and CSP are manufactured by mounting an electronic device on the surface of a substrate and then injecting an underfill resin between the electronic device and the substrate, thereby forming a buried circuit pattern to form a flat surface of the substrate. In order to use the seed layer as a plating lead wire, in this embodiment, a buried pattern substrate is used to form a conductive layer that electrically connects the entire circuit pattern to the outer layer of the circuit pattern. A buried circuit pattern is formed.
캐리어 필름은 매립 회로패턴 형성 후 박리하여 제거되는 부분으로서 수지 또는 메탈 필름을 사용할 수 있다.The carrier film may use a resin or a metal film as a part to be peeled off and removed after forming the buried circuit pattern.
코어기판과 매립패턴 기판이 준비된 후에는, 코어기판에 절연재를 개재하여 매립패턴 기판을 적층한다(100). 매립 회로패턴이 형성되도록 하기 위해서는 회로패턴이 코어기판에 대향하도록 매립패턴 기판을 적층하는 것이 좋다. 전술한 바와 같이 매립패턴 기판을 적층한 후에는 캐리어 필름을 박리 등에 의해 제거한다.After the core substrate and the buried pattern substrate are prepared, the buried pattern substrate is laminated (100) with an insulating material on the core substrate. In order to form the buried circuit pattern, it is preferable to stack the buried pattern substrate so that the circuit pattern faces the core substrate. As described above, after laminating the buried pattern substrate, the carrier film is removed by peeling or the like.
이와 같이 코어기판에 매립 회로패턴을 적층하여 4층의 회로패턴층을 갖는 다층 패키지 기판이 형성된다. 다음으로, 다층의 회로패턴층을 전기적으로 연결하기 위해 비아홀을 형성한다. 즉, 코어기판상에 적층된 절연재를 천공하여 BVH(blind via hole)와 같은 비아홀을 형성하고, 그 표면을 도금하여 매립 회로패턴과 내층회로를 전기적으로 도통시킨다(110). 이로써 매립패턴 기판의 시드층과, 본딩패드를 포함하는 코어기판의 내층회로가 전기적으로 연결된다.In this way, a buried circuit pattern is laminated on the core substrate to form a multilayer package substrate having four circuit pattern layers. Next, via holes are formed to electrically connect the multilayer circuit pattern layers. In other words, the insulating material stacked on the core substrate is drilled to form via holes such as blind via holes (BVHs), and the surface of the buried circuit pattern and the inner layer circuit are electrically connected (110). As a result, the seed layer of the buried pattern substrate and the inner layer circuit of the core substrate including the bonding pads are electrically connected to each other.
비아홀의 표면은 절연재에 해당하므로 그 표면에의 도금은 무전해 동도금 공정을 적용하고(112), 무전해 도금층을 기초로 비아홀의 내부를 필(fill) 도금하여 회로패턴층 간의 전기적 통로를 구현한다. 즉, 비아홀이 형성된 부분을 제외한 시드층의 표면에 도금 레지스트를 도포하고(114), 비아홀을 필 도금한 후, 도금 레지스트를 박리하여 제거한다(116).Since the surface of the via hole corresponds to an insulating material, the plating on the surface of the via hole is applied to the electroless copper plating process (112), and fills the inside of the via hole based on the electroless plating layer to realize an electrical passage between the circuit pattern layers. . That is, the plating resist is applied to the surface of the seed layer except for the portion where the via hole is formed (114), the via hole is peeled off, and the plating resist is peeled off to remove it (116).
다음으로 내층회로 중의 본딩패드가 노출되도록 캐비티를 가공한다. 즉, 전술한 것과 같이 본딩패드가 형성된 영역에 피복된 보호 레지스트의 위치에 해당하 는 매립패턴 기판 및 절연재를 제거하여 보호 레지스트가 노출되도록 한 후, 보호 레지스트를 박리하여 본딩패드를 노출시킨다(120).Next, the cavity is processed so that the bonding pads in the inner layer circuit are exposed. That is, as described above, the buried pattern substrate and the insulating material corresponding to the position of the protective resist coated on the region where the bonding pad is formed are removed to expose the protective resist, and then the protective resist is peeled off to expose the bonding pad (120). ).
본 실시예는 내층회로에 전자소자 실장을 위한 본딩패드가 형성된 경우를 예로 들어 설명한 것이므로, 패키지 기판의 표면에 본딩패드가 형성된 경우에는 전술한 캐비티 가공 공정은 생략될 수 있다.Since the present embodiment has been described by taking a case where a bonding pad for mounting an electronic device is formed in an inner layer circuit as an example, the above-described cavity processing process may be omitted when the bonding pad is formed on the surface of the package substrate.
다음으로, 본딩패드에만 금도금 공정이 적용되도록 본딩패드가 형성된 영역을 제외한 시드층의 표면에 도금 레지스트를 도포한다(130). 한편, 이 과정에서 도금 레지스트 도포 외의 다른 표면처리 공정을 적용함으로써, 본딩패드와 같이 금도금이 적용되는 부분 이외의 부분에 별도의 표면처리가 가능하다.Next, a plating resist is applied to the surface of the seed layer except for the region where the bonding pad is formed so that the gold plating process is applied only to the bonding pad (130). On the other hand, by applying a surface treatment process other than plating resist coating in this process, it is possible to separate the surface treatment to the portion other than the portion to which gold plating is applied, such as a bonding pad.
이와 같이 표면에 매립 회로패턴이 형성되고, 다층의 회로패턴층이 비아홀에 의해 전기적으로 연결된 상태에서, 본딩패드 이외의 부분을 도금 레지스트로 피복하게 되면, 매립 회로패턴의 시드층에 도금을 위한 전원을 인가함으로써 도금 레지스트가 피복되지 않은 부분, 즉 본딩패드에 전해 도금이 가능하게 된다. 즉, 매립 회로패턴의 시드층이 도금 인입선의 역할을 하게 되는 것이다. 이와 같이, 본 실시예에서는 별도의 도금 인입선 없이 본딩패드를 금도금할 수 있게 되며, 금도금되는 부분 이외의 부분에는 별도의 표면처리가 가능하다.In this way, when the buried circuit pattern is formed on the surface and the multilayer circuit pattern layers are electrically connected by the via holes, when the portions other than the bonding pads are covered with the plating resist, the seed layer of the buried circuit pattern is supplied with a power source for plating. By applying the above, electrolytic plating is possible on the portion where the plating resist is not coated, that is, the bonding pad. That is, the seed layer of the buried circuit pattern serves as a plating lead wire. As such, in the present embodiment, the bonding pads can be gold plated without a separate plating lead wire, and a separate surface treatment is possible at portions other than the gold plated portions.
본딩패드를 금도금한 후에는 도금 레지스트를 박리하여 제거하고(140), 기판의 표면을 에칭하여 시드층을 제거함으로써(150), 다층의 회로패턴층을 갖는 패키지 기판의 제조가 완료된다.After the plating pad is gold-plated, the plating resist is peeled off and removed (140), and the surface of the substrate is etched to remove the seed layer (150), thereby completing the manufacture of the package substrate having the multilayer circuit pattern layer.
도 3은 본 발명의 바람직한 일 실시예에 따른 패키지 기판 제조공정을 나타 낸 흐름도이고, 도 4는 본 발명의 바람직한 일 실시예에 따른 패키지 기판 제조방법 중 금도금 공정이 진행된 직후의 패키지 기판을 나타낸 단면도이고, 도 5는 본 발명의 바람직한 일 실시예에 따른 패키지 기판 제조방법에 의해 제조된 패키지 기판을 나타낸 단면도이다. 도 3 내지 도 5를 참조하면, 절연층(10), 코어기판(11), 내층회로(12), 본딩패드(14), 금도금층(15), IVH(16), 보호 레지스트(18), 시드층(20), 매립패턴 기판(21), 회로패턴(22), 캐리어 필름(24), 절연재(30), 비아홀(32), 무전해 도금층(34), 필도금층(36), 도금 레지스트(40, 42), 솔더 레지스트(50)가 도시되어 있다.3 is a flowchart showing a package substrate manufacturing process according to an embodiment of the present invention, Figure 4 is a cross-sectional view showing a package substrate immediately after the gold plating process of the package substrate manufacturing method according to an embodiment of the present invention. 5 is a cross-sectional view showing a package substrate manufactured by a package substrate manufacturing method according to an embodiment of the present invention. 3 to 5, the insulating
본 실시예는 캐비티를 가공하여 전자소자를 실장하는 패키지 기판 제작시, 개선된 세미 애디티브(semi additive) 방식을 적용하여 회로패턴(22)을 형성함으로써, 도금 인입선을 사용하지 않고 와이어 본딩패드(14)에 금도금을 하는 것을 특징으로 한다.The present embodiment forms a
이를 위해 도 3의 (a)와 같이 절연층(10)의 표면에 내층회로(12)가 형성된 코어기판(11)을 제작한다. 코어기판(11)에는 회로패턴층 간의 전기적 도통을 위해 IVH(16)가 가공되며, 표면에 도금, 노광, 에칭 등의 회로패턴 형성공정을 거쳐 본딩패드(14)를 포함한 내층회로(12)가 형성된다.To this end, as illustrated in FIG. 3A, a
다음으로, 도 3의 (b)와 같이 본딩패드(14)를 노출시키기 위한 캐비티 가공시 본딩패드(14)의 보호 및 공차확보를 위해 보호 레지스트(18)로 본딩패드(14)를 피복한다. 보호 레지스트(18) 피복을 위해 레지스트의 노광, 현상 공정이 진행될 수 있다.Next, as shown in FIG. 3B, the
다음으로, 도 3의 (c)와 같이 외층으로 사용할 회로패턴(22)을 제작하기 위해 캐리어 필름(24) 상에 적층된 시드층(20)에 드라이 필름(23)을 적층하고, 노광, 현상 등의 공정을 진행하고, 도 3의 (d)와 같이 패턴 도금에 의해 회로패턴(22)을 형성한 후, 드라이 필름을 박리하여 매립패턴 기판(21)을 형성한다.Next, in order to produce a
다음으로, 도 3의 (e)와 같이 코어기판(11)에 절연재(30)를 개재하여 매립패턴 기판(21)을 적층한다. 적층공정에서는 내층과 외층의 정합도를 위해 가이드홀 및 리벳을 사용할 수 있다.Next, as shown in FIG. 3E, the buried
다음으로, 도 3의 (f)와 같이 회로패턴층 간의 전기적 도통을 위해 비아홀(32)을 가공하고, 도 3의 (g)와 같이 비아홀(32)의 표면인 절연재(30)에 전도성을 부여하기 위해 무전해 동도금을 하여 무전해 도금층(34)을 형성한다.Next, as shown in (f) of FIG. 3, the via
다음으로, 도 3의 (h)와 같이 비아홀(32)을 필 도금 하기 위해 도금 레지스트(40)를 적층하고 노광, 현상 공정을 거쳐 비아홀(32) 부위만 노출시키고 나머지 부분은 도금 레지스트(40)로 피복한 후, 도 3의 (i)와 같이 비아홀(32) 내부를 필 도금하여 필도금층(36)을 형성하고 도금 레지스트(40)를 박리한다.Next, in order to peel the via
다음으로, 도 3의 (j)와 같이 패키지 기판의 내부, 즉 코어기판(11)의 표면에 형성된 본딩패드(14)를 노출시키기 위해 캐비티를 가공한다. 도 3의 (b)와 같이 본딩패드(14) 보호를 위한 보호 레지스트(18)를 피복한 경우에는 보호 레지스트(18)가 노출될 때까지만 캐비티 가공공정을 진행하고, 도 3의 (k)와 같이 노출된 보호 레지스트(18)를 박리하여 제거한다. 이로서, 본딩패드(14)가 노출된다.Next, the cavity is processed to expose the
다음으로, 도 3의 (l)과 같이 도금 레지스트(42)를 적층하고 노광, 현상 공 정을 거쳐 본딩패드(14) 등 금도금이 적용되는 부분 이외의 부분에 도금 레지스트(42)를 피복한다. 이 과정에서 금도금이 적용되지 않는 부위에는 다른 표면처리를 할 수도 있다.Next, as shown in FIG. 3 (l), the plating resist 42 is laminated, and the plating resist 42 is coated on portions other than the portion where the gold plating is applied, such as the
마지막으로, 도 3의 (m)과 같이 시드층(20)에 도금을 위한 전원을 인가하여 본딩패드(14)의 표면에 금도금층(15)을 형성한 후 도금 레지스트(42)를 박리하고 에칭으로 시드층(20)을 제거한다.Finally, as shown in (m) of FIG. 3, the
이후 공정은 패키지 기판의 표면에 솔더 레지스트(50)를 도포하고, 전자소자를 실장하는 등 일반적인 패키지 기판 제조공정이 진행된다.Thereafter, a general package substrate manufacturing process such as applying a solder resist 50 to the surface of the package substrate and mounting an electronic device is performed.
이와 같은 패키지 기판 제조공정을 적용하기 위해 금도금 공정이 진행된 직후의 기판의 단면은 도 4와 같고, 패키지 기판의 최종 제품 단면은 도 5와 같다. 이와 같이 최외곽층의 매립 회로패턴(22)의 시드층(20)을 도금 인입선으로 사용하여 별도의 도금 인입선 없이 도 4와 같이 본딩패드(14)에 금도금층(15)을 형성하기 위해서는 아래와 같은 구조로 기판을 제조하는 것이 좋다.In order to apply such a package substrate manufacturing process, a cross section of the substrate immediately after the gold plating process is performed is shown in FIG. 4, and a final product cross section of the package substrate is shown in FIG. 5. As described above, the
첫째, 내층회로(12)에 존재하는 본딩패드(14)와 최외곽층의 매립 회로패턴(22), 즉 시드층(20)이 전기적으로 연결되는 것이 좋다. 둘째, 내층회로(12)에 본딩패드(14)를 형성한 경우에는 일종의 홈인 캐비티가 형성되는 것이 좋다. 셋째, BVH, IVH(16), PTH(plated through hole) 등의 비아홀을 사용하여 회로패턴층 간의 전기적 연결이 구현되도록 한다.First, the
본 실시예에서는 다층의 회로패턴을 갖고, 내층회로(12)에 본딩패드(14)가 형성된 패키지 기판을 예로 들어 설명하였으나, 이외에도 단층의 회로패턴이 형성된 경우, 또는 기판의 표면에 본딩패드(14)가 형성된 경우에 본 발명의 기술적 사상이 적용될 수 있음은 물론이다.In the present embodiment, a package substrate having a multi-layered circuit pattern and a
전술한 실시예 외의 많은 실시예들이 본 발명의 특허청구범위 내에 존재한다.Many embodiments other than the above-described embodiments are within the scope of the claims of the present invention.
상술한 바와 같이 본 발명의 바람직한 실시예에 따르면, 본딩패드 등의 금도금을 위한 별도의 도금 인입선이 불필요하므로 회로 설계 자유도가 향상되고, 도금 인입선이 형성될 부분에 추가적인 회로 설계가 가능하므로 고밀도 회로 제품 제작에 유리하며, 도금 인입선이 잔존하기 때문에 발생할 수 있는 신호 노이즈를 방지함으로써 패키지 기판의 전기적 특성을 향상시킬 수 있다.As described above, according to the preferred embodiment of the present invention, since a separate plating lead wire for gold plating such as a bonding pad is unnecessary, circuit design freedom is improved, and an additional circuit design is possible at a portion where the plating lead wire is to be formed. It is advantageous to manufacture, and it is possible to improve the electrical characteristics of the package substrate by preventing signal noise that may occur due to the remaining plating lead wire.
또한, 도금 레지스트의 도포여부를 조절함으로써 솔더볼 패드의 표면처리를 와이어 본딩 패드와 달리할 수 있어 솔더볼 패드와 솔더볼 간의 접합 신뢰성을 향상 시킬 수 있다.In addition, the surface treatment of the solder ball pad can be different from that of the wire bonding pad by controlling the application of the plating resist, thereby improving the bonding reliability between the solder ball pad and the solder ball.
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CN107731698A (en) * | 2017-10-26 | 2018-02-23 | 日月光半导体(上海)有限公司 | Ic package, package substrate and its manufacture method |
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