KR100778853B1 - A method for fabricating flash memory - Google Patents
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Abstract
본 발명은 콘트롤 게이트의 손상을 방지할 수 있는 플래쉬 메모리의 제조방법에 관한 것으로, 활성 영역 및 비활성 영역을 갖는 기판을 준비하는 단계; 상기 비활성 영역에 트렌치를 형성하는 단계; 상기 트렌치에 소자분리막을 형성하는 단계; 상기 활성 영역에 웰(well)을 형성하는 단계; 상기 웰이 형성된 기판의 전면에 터널 산화막, 제 1 폴리실리콘층, 층간절연막, 제 2 폴리실리콘층, 및 산화막을 차례로 형성하는 단계; 제 1 폴리실리콘층, 층간절연막, 제 2 폴리실리콘층, 및 산화막 패터닝하여 상기 활성 영역에 상기 플로팅 게이트, 유전체막, 컨트롤 게이트 및 보호막을 형성하는 단계; 상기 보호막 및 상기 비활성 영역이 노출되도록 상기 기판의 전면에 포토레지스트 패턴을 형성하는 단계; 및, 상기 포토레지스트 패턴을 마스크로 하여 노출된 상기 비활성 영역의 터널 산화막 및 소자분리막을 제거하는 단계를 포함하여 이루어지는 것이다.The present invention relates to a method of manufacturing a flash memory capable of preventing damage to a control gate, comprising: preparing a substrate having an active region and an inactive region; Forming a trench in the inactive region; Forming an isolation layer in the trench; Forming a well in the active region; Sequentially forming a tunnel oxide film, a first polysilicon layer, an interlayer insulating film, a second polysilicon layer, and an oxide film on an entire surface of the substrate on which the well is formed; Patterning a first polysilicon layer, an interlayer insulating film, a second polysilicon layer, and an oxide film to form the floating gate, dielectric film, control gate, and protective film in the active region; Forming a photoresist pattern on an entire surface of the substrate to expose the passivation layer and the inactive region; And removing the tunnel oxide film and the device isolation film of the inactive region exposed using the photoresist pattern as a mask.
플래쉬 메모리, 보호막, 콘트롤 게이트, 소자분리막 Flash memory, passivation layer, control gate, isolation layer
Description
도 1a 및 도 1b는 종래의 플래쉬 메모리의 제조방법을 나타낸 공정단면도1A and 1B are cross-sectional views illustrating a method of manufacturing a conventional flash memory.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 플래쉬 메모리의 제조방법을 나타낸 공정단면도2A through 2F are cross-sectional views illustrating a method of manufacturing a flash memory according to an exemplary embodiment of the present invention.
＊도면의 주요부에 대한 부호 설명* Explanation of symbols on the main parts of the drawings
200 : 기판 202 : 소자분리막200: substrate 202: device isolation film
201 : 트렌치 203 : 터널 산화막201: trench 203: tunnel oxide film
204 : 플로팅 게이트 205 : 유전체막204: floating gate 205: dielectric film
206 : 콘트롤 게이트 207 : 보호막206: control gate 207: protective film
본 발명은 플래쉬 메모리에 관한 것으로, 특히 콘트롤 게이트의 손상을 방지할 수 있는 플래쉬 메모리의 제조방법에 관한 것이다.The present invention relates to a flash memory, and more particularly to a method of manufacturing a flash memory that can prevent damage to the control gate.
반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성(volatile)이면서 데이터의 입·출력이 빠른 RAM 제품과, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입·출력이 느린 ROM(read only memory) 제품으로 크게 구분할 수 있다. 이러한 ROM 제품은 ROM, PROM(programmable ROM), EPROM(erasable PROM), 및 EEPROM(electrically EPROM)으로 분류할 수 있든데, 이 중에서 전기적 방법으로 데이터를 프로그램 및 소거(erase)할 수 있는 EEPROM에 대한 수요가 증가하고 있는 추세이다. 상기한 EEPROM 셀이나 일괄 소거 기능을 갖는 플래쉬 메모리 셀은 플로팅 게이트, 유전체막, 및 콘트롤 게이트가 적층된 스택형 게이트 구조를 갖는다.Semiconductor memory devices, such as dynamic random access memory (DRAM) and static random access memory (SRAM), are volatile and fast data input / output that loses data over time, and data is input once. If you do this, you can maintain the status, but it can be divided into ROM (read only memory) products with slow data input and output. These ROM products can be categorized into ROM, programmable ROM (PROM), erasable PROM (EPROM), and electrically EPROM (EEPROM), among which EEPROMs can be programmed and erased by electrical methods. Demand is on the rise. The above EEPROM cell or flash memory cell having a batch erase function has a stacked gate structure in which a floating gate, a dielectric film, and a control gate are stacked.
이하, 첨부된 도면을 참조하여 종래의 플래시 메모리의 제조방법을 설명하면 다음과 같다.Hereinafter, a manufacturing method of a conventional flash memory will be described with reference to the accompanying drawings.
도 1a 및 도 1b는 종래의 플래쉬 메모리의 제조방법을 나타낸 공정단면도이다.1A and 1B are cross-sectional views illustrating a method of manufacturing a conventional flash memory.
먼저, 도 1a에 도시된 바와 같이, 소자분리막(102)이 형성된 기판(100)이 형성된 기판(100)상에 터널 산화막(103), 플로팅 게이트(104), 유전체막(105), 및 콘트롤 게이트(106)를 형성한다.First, as shown in FIG. 1A, the
이후, 상기 콘트롤 게이트(106)의 일부 및 상기 비활성 영역을 노출시키도록 상기 기판(100)의 전면에 포토레지스트 패턴(PR)을 형성한다. 여기서, 상기 콘트롤 게이트(106)의 일부를 노출시키는 이유는 상기 소자분리막(102)의 노출면적을 극대화하기 위해서이다. 이렇게 해야만 상기 소자분리막(102)이 완전히 식각되기 때문이다.Thereafter, a photoresist pattern PR is formed on the entire surface of the
이어서, 도 1b에 도시된 바와 같이, 상기 포토레지스트 패턴(PR)을 마스크로 하여 상기 비활성 영역의 터널 산화막(103) 및 소자분리막(102)을 제거한다.Subsequently, as shown in FIG. 1B, the
그러나, 상술한 바와 같이 상기 콘트롤 게이트(106)의 일부가 노출되기 때문에, 상기 식각공정시 상기 콘트롤 게이트(106)의 일부가 같이 식각되게 된다.However, since a portion of the
이에 따라, 상기 노출된 트렌치(101)에 소오스 확산층을 형성하기 위한 불순물 주입공정시, 상기 불순물이 상기 콘트롤 게이트(106)의 식각된 부분을 통해 상기 콘트롤 게이트(106) 내부로 침투하는 문제점이 발생한다.Accordingly, during the impurity implantation process for forming a source diffusion layer in the exposed
이와 같이 상기 불순물이 상기 컨트롤 게이트에 침투하게 되면, 상기 컨트롤 게이트는 불순물의 영향에 의해 불필요한 전자 트랩을 형성하여, 자신에게 주어진 역할을 정상적으로 수행할 수 없게 되며, 결국, 최종 완성되는 소자 역시, 자신에게 주어진 일련의 소거 동작, 프로그램 동작, 읽기 동작등을 정상적으로 수행할 수 없게 된다.As such, when the impurity penetrates into the control gate, the control gate forms an unnecessary electron trap under the influence of the impurity, so that the control gate cannot normally perform its given role. A series of erase operations, program operations, and read operations given to the user may not be performed normally.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 상기 콘트롤 게이트상에 보호막을 형성하여, 식각공정시 상기 콘트롤 게이트가 손상을 입는 것을 방지할 수 있는 플래시 메모리의 제조방법을 제공하는데 그 목적이 있다.An object of the present invention is to provide a method of manufacturing a flash memory, which can prevent damage to the control gate during an etching process by forming a protective film on the control gate. There is this.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리의 제조방법은, 활성 영역 및 비활성 영역을 갖는 기판을 준비하는 단계; 상기 비활성 영역에 트렌치를 형성하는 단계; 상기 트렌치에 소자분리막을 형성하는 단계; 상기 활성 영역에 웰(well)을 형성하는 단계; 상기 웰이 형성된 기판의 전면에 터널 산화 막, 제 1 폴리실리콘층, 층간절연막, 제 2 폴리실리콘층, 및 산화막을 차례로 형성하는 단계; 제 1 폴리실리콘층, 층간절연막, 제 2 폴리실리콘층, 및 산화막 패터닝하여 상기 활성 영역에 상기 플로팅 게이트, 유전체막, 컨트롤 게이트 및 보호막을 형성하는 단계; 상기 보호막 및 상기 비활성 영역이 노출되도록 상기 기판의 전면에 포토레지스트 패턴을 형성하는 단계; 및, 상기 포토레지스트 패턴을 마스크로 하여 노출된 상기 비활성 영역의 터널 산화막 및 소자분리막을 제거하는 단계를 포함하여 이루어짐을 그 특징으로 한다.A method of manufacturing a flash memory according to the present invention for achieving the above object comprises the steps of preparing a substrate having an active region and an inactive region; Forming a trench in the inactive region; Forming an isolation layer in the trench; Forming a well in the active region; Sequentially forming a tunnel oxide film, a first polysilicon layer, an interlayer insulating film, a second polysilicon layer, and an oxide film on an entire surface of the substrate on which the well is formed; Patterning a first polysilicon layer, an interlayer insulating film, a second polysilicon layer, and an oxide film to form the floating gate, dielectric film, control gate, and protective film in the active region; Forming a photoresist pattern on an entire surface of the substrate to expose the passivation layer and the inactive region; And removing the tunnel oxide film and the device isolation film of the inactive region exposed using the photoresist pattern as a mask.
여기서, 상기 유전체막은, 순차적으로 적층된 제 1 산화막, 질화막, 및 제 2 산화막으로 이루어진 것을 특징으로 한다.Here, the dielectric film is characterized by consisting of a first oxide film, a nitride film, and a second oxide film sequentially stacked.
상기 보호막을 50Å의 두께로 형성하는 것을 특징으로 한다.The protective film is formed to a thickness of 50 kPa.
상기 보호막을 제거하는 단계를 더 포함하여 이루어짐을 특징으로 한다.It characterized in that it further comprises the step of removing the protective film.
상기 보호막은 산화막 또는 질화막인 것을 특징으로 한다.The protective film is characterized in that the oxide film or nitride film.
상기 플로팅 게이트 및 콘트롤 게이트는 폴리실리콘으로 이루어진 것을 특징으로 한다.The floating gate and the control gate is characterized in that made of polysilicon.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 플래쉬 메모리의 제조방법을 상세히 설명하면 다음과 같다.Hereinafter, a method of manufacturing a flash memory according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 플래쉬 메모리의 제조방법을 나타낸 공정단면도이다.2A to 2F are cross-sectional views illustrating a method of manufacturing a flash memory according to an exemplary embodiment of the present invention.
먼저, 도 2a에 도시된 바와 같이, 활성 영역 및 비활성 영역을 갖는 기판(200)을 준비하고, 상기 기판(200)의 비활성 영역에 소정 깊이의 트렌치(201)를 형 성한다.First, as shown in FIG. 2A, a
이후, 도 2b에 도시된 바와 같이, 상기 트렌치(201)의 내부에 소자분리막(202)을 형성한다. Thereafter, as shown in FIG. 2B, an
이어서, 도면에 도시하지 않았지만, 상기 기판(200)의 활성 영역에 불순물을 주입하여 웰(well)을 형성한다.Next, although not shown in the figure, impurities are implanted into the active region of the
다음으로, 도 2c에 도시된 바와 같이, 상기 웰이 형성된 기판(200)의 전면에 터널 산화막으로 사용될 산화막(203)(또는, 산질화막)을 96Å 내외의 두께로 성장시킴으로써 단위 셀의 게이트 산화막을 형성한 후, 그 상부에 플로팅 게이트로 사용될 제 1 전극층, 예컨대 제 1 폴리실리콘층(204a)을 1000Å 정도의 두께로 증착한다. Next, as shown in FIG. 2C, the gate oxide film of the unit cell is formed by growing an oxide film 203 (or an oxynitride film) to a thickness of about 96 kPa over the entire surface of the
이어서, 인(P)을 다량 함유한 POCl 3 을 침적하여 상기 제 1 폴리실리콘층(204a)을 n + 형으로 도핑시킨다.Subsequently, POCl 3 containing a large amount of phosphorus (P) is deposited to dope the
이어서, 상기 제 1 폴리실리콘층(204a)을 산화시켜 약 60Å 두께의 제 1 산화막을 성장시킨 후, 그 위에 약 80Å 두께의 질화막을 증착하고 상기 질화막을 산화시켜 60Å 정도의 두께의 제 2 산화막을 성장시킴으로써, ONO(oxide/nitride/oxide)막으로 이루어진 층간 절연막(205a)을 형성한다. Subsequently, the
다음에, 상기 층간 절연막(205a)의 상부에 컨트롤 게이트로 사용될 제 2 전극층, 예컨대 n+ 형으로 도핑된 2100Å 두께의 제 2 폴리실리콘층(206a)을 형성한다.Next, a second electrode layer to be used as a control gate, for example, a
이후, 상기 제 2 폴리실리콘층(206a)의 상부에 산화막(207a)(또는 질화막)을 형성한다.Thereafter, an
이어서, 도 2d에 도시된 바와 같이, 상기 산화막(207a), 제 2 폴리실리콘층(206a), 층간 절연막(205), 및 제 1 폴리실리콘층(204a)을 포토 및 식각공정을 통해 패터닝하여, 상기 기판(200)의 활성 영역에 플로팅 게이트(204), 유전체막(205), 콘트롤 게이트(206), 및 보호막(207)을 형성한다.Subsequently, as shown in FIG. 2D, the
여기서, 상기 플로팅 게이트(204)는 상기 터널 산화막의 상부에 형성되며, 상기 유전체막(205)은 상기 플로팅 게이트(204)상에 형성되고, 상기 콘트롤 게이트(206)는 상기 유전체막(205)상에 형성되고, 그리고 상기 보호막(207)은 상기 콘트롤 게이트(206)상에 형성된다.The
이후, 도 2e에 도시된 바와 같이, 상기 보호막(207)의 일부 및 상기 비활성 영역을 노출시키도록 상기 기판(200)상에 포토레지스트 패턴(PR)을 형성한다.Then, as shown in FIG. 2E, a photoresist pattern PR is formed on the
다음으로, 도 2f에 도시된 바와 같이, 상기 포토레지스트 패턴(PR)을 마스크로 하여 상기 비활성 영역의 터널 산화막(203) 및 소자분리막(202)을 차례로 식각하여 제거한다.Next, as shown in FIG. 2F, the
이때, 상기 콘트롤 게이트(206)상에는 보호막(207)이 형성되어 있기 때문에, 상기 식각공정에서 상기 콘트롤 게이트(206)는 손상을 입지 않는다.In this case, since the
이후, 상기 콘트롤 게이트(206)상에 형성된 보호막(207)을 제거하고, 상기 노출된 트렌치(201)의 하부에 이온을 주입하여 소오스 확산층을 형성한다. Thereafter, the
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변 형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the technical field of the present invention without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.
이상에서 설명한 바와 같은 본 발명에 따른 플래쉬 메모리의 제조방법에는 다음과 같은 효과가 있다.The method of manufacturing a flash memory according to the present invention as described above has the following effects.
본 발명에서는 콘트롤 게이트의 상부에 보호막을 형성하여, 식각 공정시 상기 콘트롤 게이트가 손상을 입는 것을 방지할 수 있다.In the present invention, by forming a protective film on the control gate, it is possible to prevent the control gate from being damaged during the etching process.
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040063331A (en) * | 2003-01-07 | 2004-07-14 | 주식회사 하이닉스반도체 | Method of manufacturing a flash memory cell |
| KR20050002318A (en) * | 2003-06-30 | 2005-01-07 | 주식회사 하이닉스반도체 | Method of forming a dieletrtic layer in a semiconductor device |
| KR20050002304A (en) * | 2003-06-30 | 2005-01-07 | 주식회사 하이닉스반도체 | A floating gate in flash memory device and forming method thereof |
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040063331A (en) * | 2003-01-07 | 2004-07-14 | 주식회사 하이닉스반도체 | Method of manufacturing a flash memory cell |
| KR20050002318A (en) * | 2003-06-30 | 2005-01-07 | 주식회사 하이닉스반도체 | Method of forming a dieletrtic layer in a semiconductor device |
| KR20050002304A (en) * | 2003-06-30 | 2005-01-07 | 주식회사 하이닉스반도체 | A floating gate in flash memory device and forming method thereof |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E90F | Notification of reason for final refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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Payment date: 20111020 Year of fee payment: 5 |
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| FPAY | Annual fee payment |
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| LAPS | Lapse due to unpaid annual fee |