KR100778804B1

KR100778804B1 - 반도체 디바이스의 제조 프로세스 공통화 시스템과 그방법 및 그 방법을 기록한 기록 매체

Info

Publication number: KR100778804B1
Application number: KR1020010055503A
Authority: KR
Inventors: 가도와키도모히코; 나카무라다다히코
Original assignee: 소니 가부시끼 가이샤
Priority date: 2000-09-11
Filing date: 2001-09-10
Publication date: 2007-11-22
Also published as: KR20020020861A; JP3415819B2; JP2002083754A; EP1187045A3; TW526438B; US6735488B2; US20020032493A1; EP1187045A2

Abstract

본 발명은 반도체 디바이스의 제조 프로세스 공통화 시스템과 그 방법 및 그 방법을 기록한 기록 매체에 관한 것으로서, 기업 간에 있어서의 디자인룰을 공통화하여, 기업 간에 있어서의 반도체 디바이스 제조 의뢰, 설계 자산의 유통, 재이용을 원활하게 한다. 반도체 디바이스의 공통화 디자인룰을 공통 데이터 베이스 관리 서버에 공용 관리하고, 복수의 기업이 인터넷을 통하여 이 공통화 디자인룰을 입수하고, 이 공용 관리된 디자인룰에 따라서, 반도체 디바이스의 설계를 행한다.

반도체 디바이스, 제조 프로세스, 공통화 시스템, 기록 매체.

Description

반도체 디바이스의 제조 프로세스 공통화 시스템과 그 방법 및 그 방법을 기록한 기록 매체 {PRODUCTION PROCESS STANDARDIZATION SYSTEM OF SEMICONDUCTOR DEVICE AND METHOD OF SAME AND STORAGE MEDIUM STORING THAT METHOD}

도 1은 본 발명의 제1 실시예로서의 반도체 디바이스의 제조 프로세스 공통화 시스템의 전체 구성을 나타낸 도면이다.

도 2는 도 1에 도시한 반도체 디바이스의 제조 프로세스 공통화 시스템의 상세 구성을 나타낸 도면이다.

도 3은 본 발명의 실시예의 반도체 디바이스의 제조 프로세스 공통화 시스템에 의해 실현되는 반도체 디바이스 제조 프로세스의 공통화 영역의 기본 개념을 나타낸 도면이다.

도 4는 본 발명의 실시예의 반도체 디바이스의 제조 프로세스 공통화 시스템에 의해 실현되는 반도체 디바이스 제조 프로세스의 공통화 영역의 기본 개념을 나타낸 도면이다.

도 5는 본 발명의 실시예의 반도체 디바이스의 제조 프로세스 공통화 시스템에 있어서의 정보의 흐름을 나타낸 도면이다.

도 6은 본 발명의 실시예의 측정 데이터 추출 회로의 구체적인 예인 프로세스 특성 벤치 마크 회로를 나타낸 도면이다.

도 7은 본 발명의 실시예의 프로세스 특성 벤치 마크 회로를 구성하는 링오실레이터의 구체적인 예를 나타낸 도면이다.

도 8은 본 발명의 실시예의 프로세스 특성 벤치 마크 회로를 구성하는 링오실레이터의 구체적인 예를 나타낸 도면이다.

도 9는 본 발명의 실시예의 링오실레이터의 특성의 차이에 따른 각 내부 신호의 모델을 나타낸 도면이다.

도 10은 본 발명의 실시예의 평가 데이터 산출 방법 정보에 나타내는 평가 데이터 산출 방법을 예시한 플로차트이다.

도 11은 본 발명의 실시예의 평가 데이터에 의해 제작된 차트를 예시한 도면이다.

본 발명은 반도체 디바이스의 제조 프로세스를 공통화하는 제조 프로세스 공통화 시스템, 제조 프로세스 공통화 방법 및 그 기능을 컴퓨터로 수행하게 하는 프로그램을 저장한 컴퓨터 판독 가능한 기록 매체에 관한 것으로, 특히 복수의 기업 간에 있어서 반도체 디바이스의 제조 프로세스를 공통화하는 제조 프로세스 공통화 시스템, 제조 프로세스 공통화 방법 및 그 기능을 컴퓨터로 수행하게 하는 프로그램을 저장한 컴퓨터 판독 가능한 기록 매체에 관한 것이다.

일반적으로, 반도체 디바이스의 설계는 각 세대의 반도체 디바이스 제조 장 치의 스펙에 따라 설정된 디자인룰에 따라서 행해진다. 이 디자인룰의 설정은 각 기업의 제조 프로세스에 맞춰, 각 기업마다 개별적으로 행해지고, 이와 같이 설정된 디자인룰은 각 기업 내에서 개별적으로 관리된다. 이에 따라, 각 기업에서는, 그 기업 내에서 관리된 디자인룰에 따라서 설계를 행하는 한, 기본적으로, 동일 기업 내에서 거의 동일한 특성의 반도체 디바이스를 설계, 제조하는 것이 가능하게 된다. 또, 이 디자인룰에 따라서 설계된 반도체 디바이스의 설계 데이터를 설계 자산(IP)으로서 기업 내에서 관리·축적해 나감으로써, 반도체 디바이스의 신규 설계 시에 그 설계 자산을 재이용하는 것이 가능하게 되어, 설계 기간·제조 프로세스 평가 기간의 단축, 설계 노력의 저감, 비용의 저감 등을 도모하는 것이 가능하게 된다.

그러나, 지금까지, 디자인룰의 설정은 각 기업마다 개별적으로 행해지고 있었기 때문에, 예를 들면 동일형의 반도체 디바이스장치를 사용한 동일 세대의 제조 프로세스에 의해 제조된 반도체 디바이스라도, 기업이 다르면, 그 디자인룰도 다르고, 제조되는 반도체 디바이스의 특성도 기업마다 미묘하게 상이하게 된다. 이로 인해, 예를 들면 반도체 디바이스의 설계 회사가 반도체 디바이스의 제조를 반도체 디바이스 제조 회사에 발주하는 경우, 그 반도체 디바이스의 설계 회사는, 요구 특성을 만족시키는 반도체 디바이스를 설계할 수 있는 제조 프로세스를 가지는 반도체 디바이스 제조 회사를 찾거나, 반도체 디바이스 제조 회사에서 프로세스 정보를 취득하고, 시뮬레이션 등으로 회로 특성을 예측하여, 그 반도체 디바이스 제조 회사에 대하여, 제조된 반도체 디바이스가 요구 특성을 만족시키는 제조 프로세스의 변경을 요구하거나, 반도체 디바이스의 설계 자체를 변경하거나 해야 하기 때문에 반도체 디바이스의 제조 발주에 막대한 노력을 요하게 된다는 문제에 부딪히게 된다. 이러한 것은, 예를 들면 반도체 디바이스의 제조를 복수의 다른 반도체 디바이스 제조 회사에 발주하는 경우에는, 더욱 현저하게 불이익이 된다.

또, 기업마다 디자인룰이 상이하므로, 각 기업이 관리·축적하고 있는 설계 자산을 기업 간에 있어서 유용(流用)하는 경우에는, 각 기업의 제조 프로세스에 맞춰 설계 자산을 재설계, 평가, 검증하지 않으면 안되므로, 설계 자산의 유통, 재이용을 원활히 행할 수 없다고 하는 불이익을 가지게 된다.

본 발명의 목적은, 기업 간에 있어서의 디자인룰을 공통화하여, 기업 간에 있어서의 반도체 디바이스 제조 의뢰를 원활화하는 반도체 디바이스의 제조 프로세스 공통화 시스템을 제공함에 있다.

또한 본 발명의 목적은, 상기 제조 프로세스 공통화 시스템을 실시하는 방법, 즉, 반도체 디바이스의 제조 프로세스 공통화 방법을 제공함에 있다.

또 본 발명의 목적은, 상기 반도체 디바이스의 제조 프로세스 공통화 방법의 처리를 컴퓨터로 수행하게 하는 프로그램을 저장한 컴퓨터 판독 가능한 기록 매체를 제공함에 있다.

또한 본 발명의 다른 목적은, 기업 간에 있어서의 디자인룰을 공통화하여, 기업 간에 있어서의 설계 자산의 유통, 재이용을 원활히 행하는 것을 가능하게 하는 제2 반도체 디바이스의 제조 프로세스 공통화 시스템을 제공함에 있다.

또 본 발명의 목적은, 상기 제2 제조 프로세스 공통화 시스템을 실시하는 방법, 즉, 반도체 디바이스의 제조 프로세스 공통화 방법을 제공함에 있다.

또 본 발명의 목적은, 상기 제2 반도체 디바이스의 제조 프로세스 공통화 방법의 처리를 컴퓨터로 수행하게 하는 프로그램을 저장한 컴퓨터 판독 가능한 기록 매체를 제공함에 있다.

본 발명의 제1 관점에 의하면, 반도체 디바이스의 제조 프로세스를 공통화하는 제조 프로세스 공통화 시스템으로서, 상기 반도체 디바이스의 공통화된 설계 조건인 공통화 디자인룰을 나타내는 공통화 디자인룰 정보를 저장하는 공통화 디자인룰 정보 저장 수단과, 상기 공통화 디자인룰 정보 저장 수단에 저장된 상기 공통화 디자인룰 정보를 분배하는 공통화 디자인룰 정보 분배 수단을 가지는 제조 프로세스 공통화 장치와, 상기 공통화 디자인룰 정보 분배 수단에 의해 분배된 상기 공통화 디자인룰 정보를 수신하는 공통화 디자인룰 정보 수신 수단을 가지는 설계자 단말을 구비하는 반도체 디바이스의 제조 프로세스 공통화 시스템이 제공된다.

본 발명의 제2 관점에 의하면, 반도체 디바이스의 제조 프로세스를 공통화하는 제조 프로세스 공통화 방법으로서, 하기의 여러가지 단계, 즉, 상기 반도체 디바이스의 공통화된 설계 조건인 공통화 디자인룰을 공용 관리하고, 상기 공용 관리된 상기 공통화 디자인룰에 따라서, 복수의 설계자가 상기 반도체 디바이스의 설계를 행하는 여러가지 단계를 가지는 반도체 디바이스의 제조 프로세스 공통화 방법이 제공된다.

본 발명의 제3 관점에 의하면, 반도체 디바이스의 공통화된 설계 조건인 공 통화 디자인룰을 나타내는 공통화 디자인룰 정보를 저장하고, 저장된 상기 공통화 디자인룰 정보를 분배하는 기능을 컴퓨터로 수행하게 하는 프로그램을 저장한 컴퓨터 판독 가능한 기록 매체가 제공된다.

본 발명의 제4 관점에 의하면, 반도체 디바이스로부터 측정 데이터를 추출하는 측정 데이터 추출 회로의 설계 조건을 나타내는 측정 데이터 추출 회로 설계 정보와, 추출된 상기 측정 데이터를 집계한 평가 데이터의 산출 방법을 나타내는 평가 데이터 산출 방법 정보를 수신하고, 수신한 상기 평가 데이터 산출 방법 정보에 따라서, 수신된 상기 측정 데이터 추출 회로 설계 정보에 나타난 상기 측정 데이터 추출 회로에 의해 추출된 상기 반도체 디바이스의 상기 측정 데이터로부터 상기 평가 데이터를 산출하는 기능을 컴퓨터로 수행하게 하는 프로그램을 저장한 컴퓨터 판독 가능한 기록 매체가 제공된다.

이하, 본 발명의 실시예를 첨부 도면을 참조하여 설명한다.

도 1은 본 발명의 실시예의 반도체 디바이스의 제조 프로세스 공통화 시스템(1)의 전체 구성을 나타낸 도면이다.

도 1에 도시한 본 발명의 실시예의 반도체 디바이스의 제조 프로세스 공통화 시스템(1)은 제조 프로세스 공통화에서의 각종 처리를 행하는 제조 프로세스 공통화 장치(10)를 가진다. 본 발명의 실시예의 반도체 디바이스의 제조 프로세스 공통화 시스템(1)은 또한, 반도체 디바이스의 공통화된 설계 조건인 공통화 디자인룰을 나타내는 공통화 디자인룰 정보를 저장하는 공통화 디자인룰 정보 저장 수단이 며, 동시에, 반도체 디바이스로부터 실제 동작 특성의 측정 데이터를 추출하는 측정 데이터 추출 회로의 설계 조건을 나타내는 측정 데이터 추출 회로 설계 정보와, 추출된 측정 데이터를 집계한 평가 데이터의 산출 방법을 나타내는 평가 데이터 산출 방법 정보를 저장하는 평가 수단 정보 저장 수단인 공통 데이터 베이스 관리 서버(21), 평가 데이터의 표준치 데이터를 공용 관리하여 저장하는 표준치 데이터 저장 수단인 표준치 데이터 베이스(22), 평가 데이터를 저장하는 평가 데이터 저장 수단인 평가 데이터 베이스(23), 공통화 디자인룰에 따라서 설계된 반도체 디바이스의 설계 데이터를 설계 자산 데이터로서 저장하는 설계 자산 데이터 저장 수단인 IP 데이터 베이스(24)를 가진다. 본 발명의 실시예의 반도체 디바이스의 제조 프로세스 공통화 시스템(1)은 또한, 각종 정보의 전달을 행하는 인터넷(30), 반도체 디바이스의 설계를 행하는 설계 회사(1기업)인 설계자(61)∼(63)가 이용하는 설계자 단말(41)∼(43), 및 반도체 디바이스의 제조를 행하는 제조 회사(1기업)인 생산자(71)∼(73)가 이용하는 생산자 단말(51)∼(53)을 가진다. 즉, 본 발명의 실시예의 반도체 디바이스의 제조 프로세스 공통화 시스템(1)은 상술한 구성 요소에 의해 구성된다.

또, 도 1에서는, 설명의 간략화를 위하여, 설계자(61)∼(63)에 각각 대응한 3개의 설계자 단말(41)∼(43), 생산자(71)∼(73)에 각각 대응한 3개의 생산자 단말(51)∼(53)을 도시했지만, 설계자, 설계자 단말, 생산자 및 생산자 단말의 수는 이것보다도 많거나 적을 수도 있다.

도 2는, 본 발명의 실시예의 제조 프로세스 공통화 시스템(1)의 상세한 구성 을 나타낸 도면이다. 또, 설계자 단말(41)의 구성은 설계자 단말(42), (43)와 동일하고, 생산자 단말(51)의 구성은 생산자 단말(52), (53)와 동일하기 때문에, 도 2에서는 설계자 단말(42), (43) 및 생산자 단말(52), (53)의 기재를 생략했다.

제조 프로세스 공통화 장치(10)는 주로 공통 데이터 베이스 관리 서버(21)로부터 공통화 디자인룰 정보를 추출하는 공통화 디자인룰 정보 추출 수단(10a), 공통 데이터 베이스 관리 서버(21)로부터, 측정 데이터 추출 회로 설계 정보 및 평가 데이터 산출 방법 정보로 이루어지는 프로세스 특성 벤치 마크 TEG 정보를 추출하는 프로세스 특성 벤치 마크 TEG 정보 추출 수단(10b), 표준치 데이터 베이스(22)로부터 표준치 데이터를 추출하는 표준치 데이터 추출 수단(10c), 평가 데이터 베이스(23)로부터 평가 데이터를 추출하는 평가 데이터 추출 수단(10d), 공통화 디자인룰 정보를 분배하는 공통화 디자인룰 정보 분배 수단이며, 측정 데이터 추출 회로 설계 정보와 평가 데이터 산출 방법 정보를 분배하는 평가 수단 정보 분배 수단이며, 표준치 데이터를 분배하는 표준치 데이터 분배 수단이며, 평가 데이터를 분배하는 평가 데이터 분배 수단이며, 설계 자산 데이터 저장 수단에 저장된 설계 자산 데이터를 분배하는 설계 자산 데이터 분배 수단인 정보 송신 수단(10e), 송신된 평가 데이터를 수신하는 평가 데이터 수신 수단이며, 송신된 설계 자산 데이터를 수신하는 설계 자산 데이터 수집 수단인 정보 수신 수단(10f), 수신된 표준 데이터를 평가 데이터 베이스(23)에 저장하는 평가 데이터 기록 수단(109), 수신된 설계 자산 데이터를 IP 데이터 베이스(24)에 저장하는 IP 데이터 기록 수단(10h), 및 IP 데이터 베이스(24)로부터 설계 자산 데이터를 추출하는 IP 데이터 추출 수단(101) 에 의해 구성된다.

설계자 단말(41)은 주로 분배된 공통화 디자인룰 정보를 수신하는 공통화 디자인룰 정보 수신 수단이며, 분배된 평가 데이터를 수신하는 평가 데이터 수신 수단이며, 분배된 설계 자산 데이터를 수신하는 설계 자산 데이터 수신 수단인 정보 수신 수단(41a), 정보 수신 수단(41a)에 의해 수신된 공통화 디자인룰 정보를 출력하는 정보 출력 수단(41b), 설계 자산 데이터를 입력하는 설계 자산 데이터 입력 수단인 IP 데이터 입력 수단(41c), 및 입력된 설계 자산 데이터를 송신하는 설계 자산 데이터 송신 수단인 정보 송신 수단(41d)에 의해 구성된다.

생산자 단말(51)은 주로 제조된 반도체 디바이스의 측정 데이터를 저장하는 측정 데이터 베이스(51a), 측정 데이터 베이스(51a)에서 측정 데이터를 추출하는 측정 데이터 추출 수단(51b), 분배된 측정 데이터 추출 회로 설계 정보와 평가 데이터 산출 방법 정보를 수신하는 평가 수단 정보 수신 수단이며, 분배된 표준치 데이터를 수신하는 표준치 데이터 수신 수단인 정보 수신 수단(51c), 수신된 평가 데이터 산출 방법 정보에 따라서, 수신된 측정 데이터 추출 회로 설계 정보에 나타내는 측정 데이터 추출 회로에 의해 추출된 반도체 디바이스의 측정 데이터로부터 평가 데이터를 산출하는 평가 데이터 산출수단(51d), 산출된 평가 데이터를 송신하는 평가 데이터 송신 수단인 정보 송신 수단(51e), 및 정보 수신 수단(51c)에 의해 수신된 정보의 출력을 행하는 정보 출력 수단(51f)에 의해 구성된다.

제조 프로세스 공통화 장치(10)는, 공통화 디자인룰 정보 추출 수단(10a) 및 프로세스 특성 벤치 마크 TEG 정보 추출 수단(10b)를 통하여 공통 데이터 베이스 관리 서버(21)와, 표준치 데이터 추출 수단(10c)을 통하여 표준치 데이터 베이스(22)와, 평가 데이터 추출 수단(10d) 및 평가 데이터 기록 수단(10g)을 통하여 평가 데이터 베이스(23)와, IP 데이터 기록 수단(10h) 및 IP 데이터 추출 수단(101)을 통하여 IP 데이터 베이스(24)와, 정보 송신 수단(10e) 및 정보 수신 수단(10f)를 통하여 인터넷(30)과, 각각 통신 가능하도록 접속되어 있다. 또, 설계자 단말(41)은 정보 수신 수단(41a) 및 정보 송신 수단(41d)를 통하여, 생산자 단말(51)은 정보 수신 수단(51c) 및 정보 송신 수단(51e)를 통하여, 각각 인터넷(30)과 통신 가능하도록 접속되어 있다.

여기에서, 공통화 디자인룰 정보란, 전술한 바와 같이, 반도체 디바이스의 공통화된 설계 조건인 공통화 디자인룰을 나타내는 정보이며, 반도체 디바이스의 회로 배치를 나타내는 2차원 디자인룰 정보와, 회로의 특성 모델을 나타내는 회로 특성 파라미터 정보에 의해 구성된다. 회로로는, 예를 들면, 회로 시뮬레이터 SPICE의 기본 파라미터 등을 이용할 수 있다.

프로세스 특성 벤치 마크 TEG 정보란, 제조된 반도체 디바이스의 특성 평가에 이용하는 1군의 평가툴이며, 반도체 디바이스로부터 측정 데이터를 추출하는 측정 데이터 추출 회로의 설계 조건을 나타내는 측정 데이터 추출 회로정보와, 측정 데이터 추출 회로에 의해 추출된 측정 데이터를 집계한 평가 데이터를 산출하는 방법을 나타낸 평가 데이터 산출 방법 정보에 의해 구성된다. 측정 데이터 추출 회로란, 반도체 디바이스의 특성 평가를 위해, 평가를 행하는 반도체 디바이스에 만들어 넣어지는 공통화 디자인룰에 대응시켜 공통화된 회로이며, 반도체 디바이스의 특성을 추출하는 특성 평가 회로부와, 특성 평가 회로부에서의 출력을 수치화하는 수치화 회로부를 가진다. 그 상세한 것에 대해서는 후술한다. 또, 측정 데이터 추출 회로정보의 예에서는, 측정 데이터 추출 회로의 설계 데이터 자체 외에 소정의 측정 데이터 추출 회로를 특정하기 위한 정보도 포함한다. 평가 데이터 산출 방법 정보란, 측정 데이터 추출 회로에 의해 추출된 측정 데이터를 집계한 평가 데이터를 공통화된 형태로 집계하는 산출 방법을 나타낸 정보이며, 구체적으로는 컴퓨터로 평가 데이터의 산출을 수행하게 하는 프로그램 등이 이 평가 데이터 산출 방법 정보에 해당한다.

측정 데이터란, 측정 데이터 추출 회로에 의해 추출된 반도체 디바이스의 특성을 나타내는 정보이며, 구체적으로는, 반도체 디바이스에 형성된 배선 패턴의 배선 용량, 배선 저항, 전원 노이즈, 트랜지스터 능력비 등의 변동 요인에 의한 반도체 디바이스 집적 회로 전체의 특성 변동을 나타내는 정보이다. 그 상세한 것에 대해서는 후술한다.

평가 데이터란, 추출된 평가 데이터를 생산자마다 또는 생산 라인마다 집계한 정보이며, 이들에 있어서 제조된 반도체 디바이스의 특성을, 상기 생산자 또는 생산 라인 단위로 평가한 데이터이다. 또, 이 형태에서는, 생산자 또는 생산 라인 사이의 비교를 용이하게 하기 위하여, 평가 데이터의 산출 방법을 공통화하고, 구체적으로는 각 평가 항목마다의 측정 데이터의 평균값을 생산자 또는 생산 라인 단위로 산출하여, 산출한 평균값의 편차치를 평가 데이터로 했다. 그 상세한 것에 대해서는 후술한다.

표준치 데이터란, 각 생산자 단말(51)∼(53)로부터 보내진 평가 데이터의 표준치를 나타낸 데이터이며, 평가 데이터 베이스(23)에 저장된 평가 데이터의 평균값을 산출함으로써 생성된다.

설계 자산이란, 설계된 반도체 디바이스의 설계 데이터를 축적한 것을 의미하고, 신규의 반도체 디바이스 설계를 행할 때, 이 설계 자산을 유용함으로써, 설계 노력이나 설계비용의 저감을 도모하는 것이다. 또, 설계 자산 데이터란, 이와 같이 축적되는 설계 데이터를 말하며, 이 형태에서는, 공통화 디자인룰에 따라서 설계된 반도체 디바이스의 설계 데이터를 설계 자산 데이터로서 축적하여, 유용해 나간다. 또, 설계 자산 데이터로서 축적되는 설계 데이터는, 반도체 디바이스의 기능 블록 단위로 관리되는 것으로 할 수도 있고, 그것보다도 작은 단위, 큰 단위, 또는 별도의 구성 단위마다 관리되는 것으로 할 수도 있다.

다음에, 본 발명의 실시예의 반도체 디바이스의 제조 프로세스 공통화 시스템(1)에 의해 실현되는 반도체 디바이스 제조 프로세스의 공통화 영역의 기본 개념에 대해 설명한다.

도 3 및 도 4는 제조 프로세스 공통화 시스템(1)에 의해 실현되는 반도체 디바이스 제조 프로세스의 공통화 영역의 기본 개념을 나타낸 도면이다. 여기에서, 도 3는 디자인룰의 공통화를 나타낸 도면이고, 도 4는 디자인룰의 공통화에 의하여 실현되는 설계 자산의 유통·재이용의 형태를 나타낸 도면이다.

도 3 (A)에 도시한 바와 같이, 제조 프로세스 공통화 시스템(1)에서는, 복수의 다른 기업(A사, B사, C사)에 반도체 디바이스의 공통화된 설계 조건인 공통화 디자인룰을 제공한다. 공통화 디자인룰이 제공되는 A사, B사, C사는, 미리 디자인룰을 공통화하는 취지의 소정의 계약을 맺은 기업이며, 이 계약에 의해 이들 기업은 소정의 단체를 구성한다.

도 3 (B)에 도시한 바와 같이, 2차원 디자인룰 및 기본 파라미터로 이루어지는 공통화 디자인룰이 제공된 A사, B사, C사는 제공된 공통화 디자인룰을 공용하여, 각 사의 디자인룰을 결정한다. 이에 따라, 이들 기업 사이에서는 제조 프로세스를 공통화하는 것이 가능하게 되어, 재설계 등의 노력을 요하지 않고, 타사로의 제조 발주, 기업 사이를 초월한 설계 자산의 유통, 재이용을 도모하는 것이 가능하게 된다.

도 4 (A)에 도시한 바와 같이, 전술한 A사, B사, C사는 제공된 공통화 디자인룰(공통인 2차원 디자인룰 및 공통인 기본 파라미터)에 따라, 설계 자산(IP-a, IP-b, IP-c, IP-d)의 개발, 평가, 검증을 행한다. 이와 같이 구축된 각종 설계 자산은, A사, B사, C사 간에서 용이하게 유통, 재이용시키는 것이 가능하게 되어, A사, B사, C사 간에서의 설계 자산의 유효 이용을 도모할 수 있다.

도 4 (B)는, 전술한 바와 같이 공용화된 설계 자산을 취입한 반도체 디바이스를 예시한 개념도이다.

도 4 (B)의 예에서는, 3개의 설계 자산(IP-a, IP-b, IP-c)가 선택되어, 반도체 디바이스의 설계에 수용되고 있다.

이와 같이 함으로써, A사, B사, C사는 도 4 (C)와 같이, 각 사의 제조 프로세스의 일부의 영역을 공통화 디자인룰에 대응시킴에 따라, 각 사 제조 프로세스의 공통화 영역을 구축하는 것이 가능하게 되어, 새로운 제조 프로세스 구축의 노력을 경감하는 것이 가능하게 된다. 공통화 프로세스 이외의 부분에는, 각 사의 독자의 차별화 프로세스가 이용되고, A사, B사, C사는 이 차별화 프로세스에 의해, 타사와의 제조 프로세스의 차별화를 도모한다. 그러나, 동일한 회사의 경우, 차별화 프로세스와 공통화 영역의 프로세스 사이에 큰 차이는 없고, 설계 데이터의 차별화 프로세스로의 유용도 비교적 용이하게 행할 수 있다.

다음에, 본 발명의 실시예의 제조 프로세스 공통화 시스템(1)의 동작에 대해 설명한다.

도 5는, 제조 프로세스 공통화 시스템(1)에서의 정보의 흐름을 나타낸 도면이다

먼저, 제조 프로세스 공통화 장치(10)는, 공통 데이터 베이스 관리 서버(21)에 저장되어 있는 공통화 디자인룰을 인터넷(30)을 통하여 설계자(61)가 이용하는 설계자 단말(41)에 제공한다. 공통화 디자인룰이 제공된 설계자(61)는 그 공통화 디자인룰에 따라서, 소정의 요구 특성을 만족시키는 반도체 디바이스의 설계를 행한다. 여기서의 설계는, 완전히 신규하게 행하는 것으로 할 수도 있지만, 제조 프로세스 공통화 장치(10)가, IP 데이터 베이스(24)에 저장되어 있는 설계 자산인 설계 자산 데이터(IP 데이터)를, 인터넷(30)을 통하여 설계자 단말(41)에 제공하고, 설계자(61)가 이 제공된 설계 자산 데이터를 유용하여 반도체 디바이스의 설계를 행하는 것으로 할 수도 있다. 또, 설계의 종료 후, 그 설계 데이터를 설계 자산 데이터로서 제조 프로세스 공통화 장치(10)에 제공하여, IP 데이터 베이스(24)에 저장하는 것으로 할 수도 있다.

반도체 디바이스의 설계를 종료한 설계자(61)는, 각 생산자가 제조한 반도체 디바이스의 평가 데이터를 입수하여, 설계한 반도체 디바이스의 생산을 발주하는 생산자의 선택을 행한다. 여기서의 평가 데이터의 입수는, 제조 프로세스 공통화 장치(10)에 의해, 평가 데이터 베이스(23)에 저장된 평가 데이터가 인터넷(30)을 통하여 설계자 단말(41)에 제공됨에 따라 행해진다. 또, 제공되는 평가 데이터는 제조 프로세스 공통화 장치(10)에 의해 각 생산자에게 제공된 프로세스 특성 벤치 마크 TEG를 이용하여, 각 생산자가, 그 생산자가 제조한 반도체 디바이스의 특성을 측정하고, 그 후 산출한 평가 데이터이며, 평가 데이터 베이스(23)에 일괄적으로 저장되어 있는 데이터이다. 또, 생산자의 선택은 제공된 평가 데이터를 바탕으로, 그 생산자의 제조 프로세스가 설계자(61)가 설계한 반도체 디바이스를 소정의 요구 특성을 만족시키도록, 얼마만큼 최적으로 제조할 수 있는 지를 판단함으로써 행해진다. 이 판단에 의해, 예를 들면, 생산자(71)가 선택된 경우, 설계자(61)는 생산자(71)에 대하여 설계 데이터를 제공하여, 그 반도체 디바이스의 생산을 발주한다.

발주를 받은 생산자(71)는 그 설계 데이터에 나타난 반도체 디바이스의 제조를 행한다. 또, 인터넷(30)을 통하여 제조 프로세스 공통화 장치(10)로부터 제공된 프로세스 특성 벤치 마크 TEG를 이용하여, 제조한 반도체 디바이스의 평가 데이터를 산출하고, 산출한 평가 데이터를, 인터넷(30)을 통하여 제조 프로세스 공통화 장치(10)에 제공한다. 또, 평가 데이터의 산출 방법의 상세한 것에 대해서는 후술한다.

제조 프로세스 공통화 장치(10)에 제공된 평가 데이터는, 평가 데이터 베이스(23)에 저장되고, 또한 새로 평가 데이터 베이스(23)에 저장된 평가 데이터를 고려하여, 표준치 데이터 베이스(22)의 표준치 데이터를 갱신한다.

다음에, 도 1, 도 2 및 도 5를 참조하여 제조 프로세스 공통화 시스템(1)의 상세한 동작에 대해 설명한다.

반도체 디바이스의 설계를 행하려고 하는 설계자(61)는, 제조 프로세스 공통화 장치(10)에 대하여 공통화 디자인룰 정보의 분배를 요구하고, 이 요구를 받은 제조 프로세스 공통화 장치(10)는 공통화 디자인룰 정보 추출 수단(10a)에 따라 공통 데이터 베이스 관리 서버(21)에 저장된 공통화 디자인룰 정보를 추출하여, 추출한 공통화 디자인룰 정보를 정보 송신 수단(10e)에 의해 송신한다. 송신된 공통화 디자인룰 정보는 인터넷(30)을 통하여 설계자(61)가 이용하는 설계자 단말(41)의 정보 수신 수단(41a)에 의해 수신되고, 수신된 공통화 디자인룰 정보는 정보 출력 수단(41b)에 의해 출력된다. 출력된 공통화 디자인룰 정보는 설계자(61)에 의해 열람되고, 설계자(61)는 출력된 공통화 디자인룰 정보에 나타난 공통화 디자인룰에 따라서 반도체 디바이스의 설계를 행한다.

또, 설계자(61)가 IP 데이터 베이스(24)에 축적되어 있는 설계 자산을 유용하여 반도체 디바이스의 설계를 행하는 경우, 그 설계자(61)는 IP 데이터 베이스(24)에 저장되어 있는 설계 자산 데이터로부터, 유용을 희망하는 설계 자산 데이터를 선택하여, 제조 프로세스 공통화 장치(10)에 대하여 그 설계 자산 데이터의 분배를 요구한다. 이 요구를 받은 제조 프로세스 공통화 장치(10)는, 요구된 설계 자산 데이터를 IP 데이터 추출 수단(101)에 의해 IP 데이터 베이스(24)로부터 추출하고, 추출한 설계 자산 데이터를 정보 송신 수단(10e)에 의해 분배한다. 분배된 설계 자산 데이터는 설계자 단말(41)의 정보 수신 수단(41a)에 의해 수신되고, 정보 출력 수단(41b)에 의해 출력된다. 설계자(61)는 제공된 공통화 디자인룰에 따라서, 이 출력된 설계 자산 데이터를 수용한 반도체 디바이스의 설계를 행한다.

반도체 디바이스의 설계 종료 후, 그 설계 데이터의 일부 또는 전부를 설계 자산으로서 축적하는 경우, 설계자(61)는 IP 데이터 입력 수단(41c)을 이용하여 설계 자산으로서 축적하고자 하는 설계 데이터를 설계 자산 데이터로서 입력한다. 입력된 설계 자산 데이터는 정보 송신 수단(41d)에 의해 송신되고, 송신된 설계 자산 데이터는 인터넷(30)을 통하여 제조 프로세스 공통화 장치(10)의 정보 수신 수단(10f)에 수신된다. 정보 수신 수단(10f)에 수신된 설계 자산 데이터는 IP 데이터 기록 수단(10h)에 의해 IP 데이터 베이스(24)에 저장되어, 설계 자산으로서 축적된다.

반도체 디바이스의 설계를 종료한 설계자(61)는 그 반도체 디바이스의 제조를 발주하는 생산자의 선택을 행한다. 생산자의 선택을 행하는 경우, 먼저 설계자(61)는 제조 프로세스 공통화 장치(10)에 대하여 각 생산자의 평가 데이터의 분배를 요구한다. 이 요구를 받은 제조 프로세스 공통화 장치(10)는 평가 데이터 추출 수단(10d)에 따라 평가 데이터 베이스(23)에 저장되어 있는 각 생산자의 평가 데이터를 추출하고, 추출한 평가 데이터를 정보 송신 수단(10e)에 의해 송신한다. 송신된 평가 데이터는 인터넷(30)을 통하여 설계자 단말(41)의 정보 수신 수단(41a)에 의해 수신되고, 정보 출력 수단(41b)에 의해 출력된다. 출력된 평가 데이터는 설계자(61)에 의해 열람되어, 설계자(61)는 열람한 평가 데이터를 비교 검토함으로써, 요구 특성에 최적의 제조 프로세스를 가지는 생산자를 선택하여, 그 생산자에 대하여 생산 발주를 행한다. 또, 여기서 생산자(71)∼(73)의 제조 프로세스는, 도 4 (C)에 나타낸 바와 같은 공통화 디자인룰에 대응하는 공통화 영역의 제조 프로세스를 가지고 있다. 또, 전술한 바와 같이, 설계자(61)의 반도체 디바이스의 설계는 공통화 디자인룰에 따라서 행해진 것이다. 이로 인해, 전술한 바와 같이 설계자(61)가 설계한 반도체 디바이스를 생산자(71)∼(73)의 제조 프로세스에 의해 제조하는 경우, 어떤 생산자(71)∼(73)의 제조 프로세스를 이용한 경우에도, 어느 정도 요구 특성을 만족시킨 반도체 디바이스를 제조하는 것을 기대할 수 있다. 여기서의 생산자의 선택은, 그와 같은 생산자(71)∼(73)로부터 요구 특성을 가장 잘 만족시키는 생산자를 선택하는 것이다. 또, 후술하는 바와 같이, 여기서 비교 검토하는 평가 데이터는 공통화된 측정 데이터 추출 회로 설계 정보 및 평가 데이터 산출 방법 정보를 바탕으로 동일한 조건으로 측정, 산출된 것이기 때문에, 설계자(61)는 정확하고 원활하게 평가 데이터의 비교 검토를 행할 수 있다.

여기에서, 생산자(71)가 선택된 경우, 설계자(61)는 생산자(71)에 대하여 생산 발주를 행하는 반도체 디바이스의 설계 데이터를 제공하고, 생산자(71)는 그 생산자가 가지는 제조 프로세스를 이용하여 그 설계 데이터에 나타난 반도체 디바이스의 제조를 행한다.

생산자(71)는 평가 데이터를 제공하기 위해서 일정 기간마다, 프로세스 특성 벤치 마크 TEG 정보의 측정 데이터 추출 회로 설계 정보에 나타난 측정 데이터 추출 회로를 조립한 반도체 디바이스 시험 제작을 행한다. 이 프로세스 특성 벤치 마크 TEG 정보는 공통 데이터 베이스 관리 서버(21)에 저장되어 있는 정보이며, 생산자(71)의 요구에 따라, 프로세스 특성 벤치 마크 TEG 정보 추출 수단(10b)에 의해 공통 데이터 베이스 관리 서버(21)로부터 추출되어, 정보 송신 수단(10e)에 따라 인터넷(30)을 통하여 분배되고, 정보 수신 수단(51c)에 의해 수신되고, 정보 출력 수단(51f)에 의해 출력된 정보이다.

이와 같이 측정 데이터 추출 회로가 내장된 반도체 디바이스로부터는, 그 측정 데이터 추출 회로에 의해 그 반도체 디바이스의 측정 데이터가 추출되고, 이와 같이 추출된 측정 데이터는 순차로 측정 데이터 베이스(51a)에 저장되어 간다.

이와 같이 소정의 수의 반도체 디바이스에서의 측정 데이터의 추출, 저장이 종료되면, 다음에 평가 데이터의 산출 처리가 행해진다. 평가 데이터의 산출은 제조 프로세스 공통화 장치(10)로부터 분배되어, 정보 수신 수단(51c)에 의해 수신된 프로세스 특성 벤치 마크 TEG 정보가 가지는 평가 데이터 산출 방법 정보에 나타난 평가 데이터 산출 방법에 따라서 행해진다. 이와 같이 산출된 평가 데이터는 정보 송신 수단(51e)에 의해 인터넷(30)을 통하여 송신되고, 제조 프로세스 공통화 장치(10)의 정보 수신 수단(10f)에 의해 수신된다. 수신된 평가 데이터는 평가 데이터 기록 수단(10g)에 의해 평가 데이터 베이스(23)에 저장된다. 이때, 평가 데이터 베이스(23)에 새로 저장된 평가 데이터를 고려하여, 표준치 데이터 베이스(22)에 저장되어 있는 표준치 데이터를 갱신하는 것으로 할 수도 있다.

다음에, 측정 데이터 추출 회로의 실시예에 대해 설명한다.

도 6은 본 발명의 실시예의 측정 데이터 추출 회로의 구체적인 예인 프로세스 특성 벤치 마크 회로(80)를 나타낸 도면이다.

프로세스 특성 벤치 마크 회로(80)는 반도체 디바이스의 특성을 추출하는 특성 평가 회로부를 구성하는 딜레이체인(80a), 인버터(80b), 셀렉터 소자(80c), 및 특성 평가 회로부에서의 출력을 수치화하는 수치화 회로부를 구성하는 카운터(80d), 오버플로 플래그(80e), 레지스터(80f)에 의해 구성되고, 측정한 반도체 디바이스의 특성을 특성 평가 항목마다 수치화한 측정 데이터로서 출력한다.

딜레이체인(80a) 및 인버터(80b)는 링오실레이터를 구성하고, 딜레이체인(80a)의 특성의 어긋남이 링오실레이터의 발신 주파수의 어긋남으로 검출할 수 있게 되어 있다. 또, 딜레이체인 및 인버터에 의해 구성되는 링오실레이터는 평가 항목, 예를 들면, 배선 용량, 배선 저항, 전원 노이즈, 트랜지스터(Tr) 능력비, 배선 노이즈 등마다 형성되고, 각 링오실레이터는 각각의 평가 특성을 발신 주파수의 어긋남으로서 출력한다.

카운터(80d), 오버플로 플래그(80e) 및 레지스터(80f)는 딜레이체인(80a) 및 인버터(80b)에 의해 구성되는 링오실레이터의 출력을 일정시간 계측하고, 그 계측결과, 즉 카운터치를 측정 데이터로서 출력한다. 이에 따라, 반도체 디바이스의 특성을 카운터치로 치환함으로써, 반도체 디바이스의 특성을 수치화한다. 또, 수치화 회로부를 구성하는 카운터, 오버플로 플래그, 레지스터는 각 평가 항목에 대 응한 각 링오실레이터마다 구성되고, 각 평가 항목마다 별개의 카운터치를 얻을 수 있게 되어 있다.

다음에, 프로세스 특성 벤치 마크 회로(80)의 동작에 대해 설명한다.

프로세스 특성 벤치 마크 회로(80)가 구성된 반도체 디바이스의 특성 평가를 행하는 경우, 먼저 리세트 신호에 의해, 카운터(80d) 및 오버플로 플래그(80e)를 리세트한 다음에, 셀렉터 소자(80c)에 셀렉트 신호를 부여하고, 셀렉터 소자(80c)로부터 고정값을 입력하여 딜레이체인(80a)을 리세트한다. 그 후, 셀렉터 소자(80c)를 전환하여, 링오실레이터를 구성하도록 귀환측의 입력으로 이어지지만, 귀환측 입력값은 최초에 입력한 고정값과 역의 값이 되도록 설계되어 있기 때문에, 이 링오실레이터는 발신을 시작하게 된다. 링오실레이터의 출력은, 일정시간 카운터(80d)에 의해 카운트되고, 그 측정 결과가 카운터치로서 레지스터(80f)에 저장된다. 여기에서, 측정한 카운트수가 카운터(80d)의 허용 측정 용량을 넘는 경우에는, 오버플로 플래그(80e)가 이용된다. 측정 종료 후, 레지스터(80f)에 저장된 카운터치의 출력이 행해지고, 이 카운터치가 측정 데이터의 일부가 된다.

전술한 동작은, 각 평가 항목마다 구성된 그 외의 링오실레이터에서도 행해지고, 측정 종료 후, 각 링오실레이터에 대응하는 카운터치가 각각 별개로 출력된다. 그리고, 이와 같이 출력된 각 평가 항목마다의 카운터치의 집합이 측정 데이터로서 이용되게 된다.

도 7 및 도 8은 프로세스 특성 벤치 마크 회로(80)를 구성하는 링오실레이터(81)∼(86)의 구체적인 예를 나타낸 도면이다.

도 7 (A)는, 회로 구성에 기인하는 특성의 차이를 검출하는 링오실레이터(81)를 나타내고 있고, 이 회로 구성의 차이만이 발신 주파수의 어긋남이 되어 나타나도록 미리 정해진 표준 부하 용량(81aa)∼(81ac), 및 복수의 인버터(81ba)∼(81bc)에 의해 구성된다. 이 링오실레이터(81)는 표준적인 딜레이 요인만을 갖게 함으로써 가장 기본적인 특성을 측정하는 것이다.

도 7 (B)는 회로 구성에 기인하는 특성의 차이를 검출하는 링오실레이터(82)를 나타내고 있고, 이 회로 구성의 차이만이 발신 주파수의 어긋남이 되어 나타나도록 미리 정해진 표준 부하 용량(82aa)∼(82ac), 및 복수의 NAND 회로(82ba)∼(82bc)에 의해 구성된다.

도 7 (C)는 배선 용량의 차이를 검출하는 링오실레이터(83)를 나타내고 있고, 딜레이체인인 반도체 디바이스의 배선 부하 용량(83aa)∼(83ac), 및 복수의 인버터(83ba)∼(83bc)에 의해 구성된다.

도 7 (D)는 배선 저항의 차이를 검출하는 링오실레이터(84)를 나타내고 있고, 반도체 디바이스의 배선 저항(84ac), (84ad), 배선 저항의 어긋남만이 발신 주파수의 어긋남이 되어 나타나도록 미리 정해진 표준 부하 용량(84aa), (84ab), 및 복수의 인버터(84ba), (84bb)에 의해 구성된다.

도 8 (A)는 전원 노이즈를 검출하는 링오실레이터(85)를 나타내고 있고, 전원 노이즈의 차이만이 발신 주파수의 어긋남이 되어 나타나도록 미리 정해진 표준 부하 용량(85ba)∼(85bd), 및 복수의 인버터(85aa)∼(85ad)에 의해 구성된다. 링오실레이터(85)에서는, 의사적(擬似的)으로 내부 버스와 버스 드라이버를 구성하는 회로를 내장하여, 스위칭 시의 전원선 상 그리지 노이즈에 의해 감소하는 소스·드레인 간 전압에 기인하는 트랜지스터 전류 성능의 열화를 검출함으로써, 전원 노이즈의 관측을 행한다.

도 8 (B)는 PMOS와 NMDS의 트랜지스터 능력비의 어긋남을 검출하는 링오실레이터(86)를 나타내고 있고, 측정 대상이 되는 PMOS(86aa)∼(86ac) 및 NMOS(86ba)∼(86bc)에 의해 인버터가 구성된다. 링오실레이터(86)에서는, 제조 프로세스 간에서의 PM0S(86aa)∼(86ac), NMOS(86ba)∼(86bc) 간의 특성비, 게이트 길이나 게이트폭의 트랜지스터 특성의 어긋난 폭의 차이를 관측할 수 있게 되어 있다.

이들 회로의 차이에 따른 효과를 명시하기 위해, 도 9에 링오실레이터(81)∼(86)의 특성의 차이에 따른 각 내부 신호의 모델을 나타냈다.

다음에, 평가 데이터 산출 방법 정보에 나타난 평가 데이터 산출 방법의 구체적인 예에 대해 설명한다.

도 10은 평가 데이터 산출 방법 정보에 나타난 평가 데이터 산출 방법을 예시한 플로차트이다.

이 예에서 평가 데이터 산출 방법 정보는, 평가 데이터 산출 방법에 의한 평가 데이터의 산출을 컴퓨터로 수행하게 하는 프로그램이며, 평가 데이터의 산출은 이 프로그램이 판독된 컴퓨터에 의해 실행되는 것으로 한다.

이 평가 데이터 산출 방법에서는, 각 생산자에 의해 측정된 측정 데이터를 동일한 평가 기준으로 비교할 수 있도록 측정 데이터를 정규화한 평가 데이터를 산 출한다. 평가 데이터의 산출을 행하는 경우, 먼저 측정 데이터 추출 수단(51b)에 의해, 측정 데이터 베이스(51a)에 저장된 측정 데이터를 추출한다. 다음에, 평가 데이터 산출 수단(51d)에 의해, 추출된 측정 데이터는 평가 항목마다 분리되고(스텝 S1), 각 평가 항목마다의 통계 평균이 산출된다(스텝 S2). 다음에, 산출된 통계 평균과 표준치 데이터를 사용하여, 측정 데이터의 편차치가 평가 데이터로서 산출된다(스텝 S3). 또, 여기서 사용되는 표준치 데이터는, 표준치 데이터 베이스(22)에 저장되어 있는 표준치 데이터이며, 생산자의 요구에 따라, 표준치 데이터 추출 수단(10c)에 의해 표준치 데이터 베이스(22)로부터 추출되고, 정보 송신 수단(10e)에 의해 인터넷(30)을 통하여 분배되고, 정보 수신 수단(51c)에 의해 수신된 데이터이다. 다음에, 이와 같이 산출된 평가 데이터를 사용하여 차트가 제작된다(스텝 S4). 도 11은 이와 같이 제작된 차트(90)를 예시한 도면이다.

차트(90)에서는, 반도체 디바이스의 평가 데이터를 각 평가 항목마다의 편차치(91)로서 나타내고 있다. 이와 같이, 평가 데이터를 차트로 나타냄으로써 평가 데이터의 비교가 용이하게 된다.

이와 같이, 본 발명의 실시예에서는, 반도체 디바이스의 공통화 디자인룰을 공용 관리하여, 복수의 기업이 이 공용 관리된 디자인룰에 따라서 반도체 디바이스의 설계를 행하는 것으로 하였기 때문에, 이 공통화 디자인룰을 바탕으로 구축된 제조 프로세스를 가지는 기업인 한, 설계 변경 또는 제조 프로세스 변경 등을 행하지 않고 반도체 디바이스의 제조를 의뢰하는 것이 가능하게 되어, 기업 간에 있어서의 반도체 디바이스 제조 의뢰를 원활하게 할 수 있다.

또, 본 발명의 실시예에서는, 반도체 디바이스의 공통화 디자인룰을 공용 관리하고, 복수의 기업이 이 공용 관리된 디자인룰에 따라서 반도체 디바이스의 설계를 행하는 것으로 하였기 때문에, 설계된 반도체 디바이스의 설계 데이터를 기업의 틀을 초월한 설계 자산으로서 사용하는 것이 가능하게 되어, 각 기업이 축적한 설계 자산의 유통, 재이용이 원활하게 되어, 설계 자산의 유효한 이용을 도모하는 것이 가능하게 된다.

또, 상기의 처리기능은 컴퓨터에 의해 실현할 수 있다. 그 경우, 제조 프로세스 공통화 장치(10), 설계자 단말(41)∼(43) 및 생산자 단말(51)∼(53)이 가져야 할 기능의 처리 내용은, 컴퓨터로 판독 가능한 기록 매체에 저장된 프로그램에 기술해 둔다. 그리고, 이 프로그램을 컴퓨터로 실행함으로써, 상기 처리가 컴퓨터로 실현된다. 컴퓨터로 판독 가능한 기록 매체로는, 자기 저장 장치나 반도체 디바이스 메모리 등이 있다. 시장에 유통시키는 경우에는, CD-ROM(Compact Disk Read Only Memory)나 플로피 디스크 등의 가반형(可搬型) 기록 매체에 프로그램을 저장하여 유통시키거나, 네트워크를 통하여 접속된 컴퓨터의 기억 장치에 저장해 두고, 네트워크를 통하여 다른 컴퓨터에 전송할 수도 있다. 컴퓨터로 실행할 때는, 컴퓨터 내의 하드 디스크 장치 등에 프로그램을 저장해 두고, 메인 메모리에 로드하여 실행한다.

또, 본 발명의 실시예에서는, 기업 간에 있어서 디자인룰을 공통화하기 위하여 이 시스템을 이용하는 것으로 하였지만, 동일 기업 내의 설계자 개인 또는 기업의 틀을 넘어선 개인 설계자에 대하여 공통화 디자인룰을 제공하기 위하여 시스템 을 이용하는 것으로 할 수도 있다. 그 경우, 설계자(61)∼(63)는 설계자 개인이며, 설계자 단말(41)∼(43)은 설계자 개인이 이용하는 단말이 된다.

또한, 본 발명의 실시예에서는, 설계 자산 데이터를 IP 데이터 베이스에 일괄해서 축적, 관리하는 것으로 하였으나, 설계 자산 데이터를 각 기업마다 축적, 관리하고, 각 기업이 다른 기업의 설계 자산 데이터에 자유롭게 액세스할 수 있는 구성으로 할 수도 있다.

또, 본 발명의 실시예에서는, 공통화 디자인룰 정보 등의 각종 정보의 전달에 인터넷(30)을 이용하는 것으로 했지만, LAN 등 기타 전기 통신 수단을 이용하는 것으로 할 수도 있고, 또 이들 정보를 CD, DVC 등의 기록 매체를 이용하여 전달하는 것으로 할 수도 있다.

이상 설명한 바와 같이 본 발명에서는, 반도체 디바이스의 공통화 디자인룰을 공용 관리하여, 복수의 기업이 이 공용 관리된 디자인룰에 따라서 반도체 디바이스의 설계를 행하는 것으로 하였기 때문에, 이 공통화 디자인룰을 바탕으로 구축된 제조 프로세스를 가지는 기업인 한, 설계 변경 또는 제조 프로세스 변경 등을 행하지 않고 반도체 디바이스의 제조를 의뢰하는 것이 가능하게 되어, 기업 간에 있어서의 반도체 디바이스 제조 의뢰를 원활하게 할 수 있다.

또, 본 발명에서는 반도체 디바이스의 공통화 디자인룰을 공용 관리하여, 복수의 기업이 이 공용 관리된 디자인룰에 따라서 반도체 디바이스의 설계를 행하는 것으로 하였기 때문에, 설계된 반도체 디바이스의 설계 데이터를 기업의 틀을 초월 한 설계 자산으로서 사용하는 것이 가능하게 되어, 각 기업이 축적한 설계 자산의 유통, 재이용이 원활하게 되어, 설계 자산의 유효한 이용을 도모하는 것이 가능하게 된다.

Claims

반도체 디바이스의 제조 프로세스를 공통화하는 제조 프로세스 공통화 시스템으로서,

상기 반도체 디바이스의 공통화된 설계 조건인 공통화 디자인룰을 나타내는 공통화 디자인룰 정보를 저장하는 공통화 디자인룰 정보 저장 수단과,

상기 공통화 디자인룰 정보 저장 수단에 저장된 상기 공통화 디자인룰 정보 를 분배하는 공통화 디자인룰 정보 분배 수단을 가지는 제조 프로세스 공통화 장치와,

상기 공통화 디자인룰 정보 분배 수단에 의해 분배된 상기 공통화 디자인룰 정보를 수신하는 공통화 디자인룰 정보 수신 수단을 가지는 설계자 단말

을 구비하는 반도체 디바이스의 제조 프로세스 공통화 시스템.
제1항에 있어서,

상기 반도체 디바이스로부터 실(實) 동작 특성의 측정 데이터를 추출하는 측정 데이터 추출 회로의 설계 조건을 나타내는 측정 데이터 추출 회로 설계 정보와, 추출된 상기 측정 데이터를 집계한 평가 데이터의 산출 방법을 나타내는 평가 데이터 산출 방법 정보를 저장하는 평가 수단 정보 저장 수단을 추가로 가지고,

상기 제조 프로세스 공통화 장치는, 상기 평가 수단 정보 저장 수단에 저장된 상기 측정 데이터 추출 회로 설계 정보와 상기 평가 데이터 산출 방법 정보를 분배하는 평가 수단 정보 분배 수단을 추가로 가지고,

상기 평가 수단 정보 분배 수단에 의해 분배된 상기 측정 데이터 추출 회로 설계 정보와 상기 평가 데이터 산출 방법 정보를 수신하는 평가 수단 정보 수신 수단과, 상기 평가 수단 정보 수신 수단에 의해 수신된 상기 평가 데이터 산출 방법 정보에 따라, 수신된 상기 측정 데이터 추출 회로 설계 정보에 나타난 상기 측정 데이터 추출 회로에 의해 추출된 상기 반도체 디바이스의 상기 측정 데이터로부터 상기 평가 데이터를 산출하는 평가 데이터 산출 수단을 가지는 생산자 단말을 추가로 가지는 반도체 디바이스의 제조 프로세스 공통화 시스템.
제2항에 있어서,

상기 측정 데이터 추출 회로는, 상기 공통화 디자인룰에 대응하여 공통화된 회로이며,

상기 평가 데이터 산출 방법은, 상기 측정 데이터를 공통화된 형태로 집계하는 산출 방법인 반도체 디바이스의 제조 프로세스 공통화 시스템.
제2항에 있어서,

상기 평가 데이터의 표준치 데이터를 공통 관리하여 저장하는 표준치 데이터 저장 수단을 추가로 가지고,

상기 제조 프로세스 공통화 장치는, 상기 표준치 데이터 저장 수단에 저장된 상기 표준치 데이터를 분배하는 표준치 데이터 분배 수단을 추가로 가지고,

상기 생산자 단말은 상기 표준치 분배 수단에 의해 분배된 상기 표준치 데이터를 수신하는 표준치 데이터 수신 수단을 추가로 가지고,

상기 평가 데이터 산출 방법은, 상기 측정 데이터의 통계 평균을 산출하고, 산출된 상기 통계 평균과, 상기 표준치 데이터 수신 수단에 의해 수신된 상기 표준치 데이터를 이용하여, 상기 측정 데이터의 편차치를 상기 평가 데이터로서 산출하는 방법인 반도체 디바이스의 제조 프로세스 공통화 시스템.
제2항에 있어서,

상기 생산자 단말은, 상기 평가 데이터 산출 수단에 의해 산출된 상기 평가 데이터를 송신하는 평가 데이터 송신 수단을 추가로 가지고,

상기 제조 프로세스 공통화 장치는, 상기 평가 데이터 송신 수단에 의해 송신된 상기 평가 데이터를 수신하는 평가 데이터 수신 수단을 추가로 가지고,

상기 평가 데이터 수신 수단에 의해 수신된 상기 평가 데이터를 저장하는 평가 데이터 저장 수단을 추가로 가지는 반도체 디바이스의 제조 프로세스 공통화 시스템.
제5항에 있어서,

상기 제조 프로세스 공통화 장치는, 상기 평가 데이터 저장 수단에 저장된 상기 평가 데이터를 분배하는 평가 데이터 분배 수단을 추가로 가지고,

상기 설계자 단말은, 상기 평가 데이터 분배 수단에 의해 분배된 상기 평가 데이터를 수신하는 평가 데이터 수신 수단을 추가로 가지는 반도체 디바이스의 제조 프로세스 공통화 시스템.
제2항에 있어서,

상기 측정 데이터 추출 회로는, 상기 반도체 디바이스의 특성을 특성 평가 항목 마다 수치화한 상기 측정 데이터를 추출하는 반도체 디바이스의 제조 프로세스 공통화 시스템.
제7항에 있어서,

상기 측정 데이터 추출 회로는, 상기 반도체 디바이스의 특성을 카운터치로 치환함으로써, 상기 반도체 디바이스의 특성을 수치화하는 반도체 디바이스의 제조 프로세스 공통화 시스템.
제1항에 있어서,

상기 공통화 디자인룰 정보는, 상기 반도체 디바이스의 회로 배치를 나타내는 2차원 디자인룰 정보와, 상기 회로의 특성 모듈을 나타내는 회로 특성 파라미터 정보를 가지는 반도체 디바이스의 제조 프로세스 공통화 시스템.
제1항에 있어서,

상기 공통화 디자인룰에 따라서 설계된 상기 반도체 디바이스의 설계 데이터 를 설계 자산 데이터로서 저장하는 설계 자산 데이터 저장 수단을 추가로 가지고,

상기 제조 프로세스 공통화 장치는, 상기 설계 자산 데이터 저장 수단에 저장된 상기 설계 자산 데이터를 분배하는 설계 자산 데이터 분배 수단을 추가로 가지고,

상기 설계자 단말은, 상기 설계 자산 데이터 분배 수단에 의해 분배된 상기 설계 자산 데이터를 수신하는 설계 자산 데이터 수신 수단을 추가로 가지는 반도체 디바이스의 제조 프로세스 공통화 시스템.
제10항에 있어서,

상기 설계자 단말은, 상기 설계 자산 데이터를 입력하는 설계 자산 데이터 입력 수단과, 상기 설계 자산 데이터 입력 수단에 의해 입력된 상기 설계 자산 데이터를 송신하는 설계 자산 데이터 송신 수단을 추가로 가지고,

상기 제조 프로세스 공통화 장치는, 상기 설계 자산 데이터 송신 수단에 의해 송신된 상기 설계 자산 데이터를 수신하는 설계 자산 데이터 수집 수단을 추가로 가지고,

상기 설계 자산 데이터 저장 수단은, 상기 설계 자산 데이터 수집 수단에 의해 수신된 상기 설계 자산 데이터를 저장하는 반도체 디바이스의 제조 프로세스 공통화 시스템.
반도체 디바이스의 제조 프로세스를 공통화하는 제조 프로세스 공통화 방법 으로서, 하기의 제 단계, 즉

상기 반도체 디바이스의 공통화된 설계 조건인 공통화 디자인룰을 공용 관리하고,

상기 공용 관리된 상기 공통화 디자인룰에 따라, 복수의 설계자가 상기 반도체 디바이스의 설계를 행하는

제 단계를 가지는 반도체 디바이스의 제조 프로세스 공통화 방법.
제12항에 있어서,

상기 반도체 디바이스로부터 실 동작 특성의 측정 데이터를 추출하는 측정 데이터 추출 회로의 설계 조건과, 추출된 상기 측정 데이터를 집계한 평가 데이터의 산출 방법을 공용 관리하고,

복수의 생산자에 있어서, 상기 공용 관리된 상기 측정 데이터 추출 회로의 상기 설계 조건에 따라 형성된 상기 측정 데이터 추출 회로에 의해, 상기 반도체 디바이스의 상기 측정 데이터를 추출하고, 상기 공용 관리된 상기 평가 데이터의 산출 방법에 따라, 상기 추출된 상기 측정 데이터로부터 상기 평가 데이터를 산출하는 제 단계를 가지는 반도체 디바이스의 제조 프로세스 공통화 방법.
제13항에 있어서,

상기 평가 데이터의 표준치 데이터를 공용 관리하는 단계를 가지고,

상기 평가 데이터 산출 방법은, 상기 측정 데이터의 통계 평균을 산출하고, 산출된 상기 통계 평균과, 상기 공용 관리된 상기 평가 데이터의 상기 표준치 데이터를 이용하여, 상기 측정 데이터의 편차치를 상기 평가 데이터로서 산출하는 방법인 반도체 디바이스의 제조 프로세스 공통화 방법.
제13항에 있어서,

복수의 상기 생산자에 의해 산출된 상기 평가 데이터는 공용 관리되고,

상기 공용 관리된 상기 평가 데이터는, 상기 설계자에 의해 참조 가능한 반도체 디바이스의 제조 프로세스 공통화 방법.
제13항에 있어서,

상기 측정 데이터 추출 회로는, 상기 반도체 디바이스의 특성을 특성 평가 항목마다 수치화한 측정 데이터를 추출하는 반도체 디바이스의 제조 프로세스 공통화 방법.
제16항에 있어서,

상기 측정 데이터 추출 회로는, 상기 반도체 디바이스의 특성을 카운터치로 치환함으로써, 상기 반도체 디바이스의 특성을 수치화하는 반도체 디바이스의 제조 프로세스 공통화 방법.
제12항에 있어서,

상기 공통화 디자인룰은 상기 반도체 디바이스의 회로 배치를 나타내는 2차원 디자인룰과, 상기 회로의 특성 모델을 나타내는 회로 특성 파라미터를 가지는 반도체 디바이스의 제조 프로세스 공통화 방법.
제12항에 있어서,

상기 공통화 디자인룰에 따라서 설계된 상기 반도체 디바이스의 설계 데이터를 설계 자산 데이터로서 축적하고,

상기 설계자는 축적된 상기 설계 자산 데이터로부터 필요한 상기 설계 자산 데이터를 취득하고, 취득한 상기 설계 자산 데이터를 수용한 상기 반도체 디바이스의 설계를 행하는 반도체 디바이스의 제조 프로세스 공통화 방법.
반도체 디바이스의 공통화된 설계 조건인 공통화 디자인룰을 나타내는 공통화 디자인룰 정보를 저장하고,

저장된 상기 공통화 디자인룰 정보를 분배하는 기능을 컴퓨터로 수행하게 하는 프로그램을 저장한 컴퓨터 판독 가능한 기록 매체.
제20항에 있어서,

상기 반도체 디바이스로부터 측정 데이터를 추출하는 측정 데이터 추출 회로의 설계 조건을 나타내는 측정 데이터 추출 회로 설계 정보와, 추출된 상기 측정 데이터를 집계한 평가 데이터의 산출 방법을 나타내는 평가 데이터 산출 방법 정보 를 저장하고,

저장된 상기 측정 데이터 추출 회로 설계 정보와 상기 평가 데이터 산출 방법 정보를 분배하는 기능을 추가로 컴퓨터로 수행하게 하는 프로그램을 저장한 컴퓨터 판독 가능한 기록 매체.
반도체 디바이스로부터 측정 데이터를 추출하는 측정 데이터 추출 회로의 설계 조건을 나타내는 측정 데이터 추출 회로 설계 정보와, 추출된 상기 측정 데이터를 집계한 평가 데이터의 산출 방법을 나타내는 평가 데이터 산출 방법 정보를 수신하고,

수신한 상기 평가 데이터 산출 방법 정보에 따라서, 수신된 상기 측정 데이터 추출 회로 설계 정보에 나타난 상기 측정 데이터 추출 회로에 의해 추출된 상기 반도체 디바이스의 상기 측정 데이터로부터 상기 평가 데이터를 산출하는 기능을 컴퓨터로 수행하게 하는 프로그램을 저장한 컴퓨터 판독 가능한 기록 매체.
제22항에 있어서,

상기 평가 데이터 산출 방법 정보는 상기 측정 데이터의 통계 평균을 산출하고, 산출된 상기 통계 평균과, 상기 평가 데이터의 상기 표준치 데이터를 이용하여, 상기 측정 데이터의 편차치를 상기 평가 데이터로서 산출하는 기능을 컴퓨터로 수행하게 하는 프로그램인 컴퓨터 판독 가능한 기록 매체.