KR100774795B1 - Forming method of multiple gate dielectric layer - Google Patents

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Abstract

A multiple gate insulation film and a forming method thereof are provided to reduce a loss of a field insulation film in an STI region and a gate oxide film thinning phenomenon by using a CVD scheme. An active region is defined on a semiconductor substrate(10) by using an STI(Shallow Trench Isolation) scheme. A thermal oxidation process is performed to form a first silicon oxide film(310). A second silicon oxide film(320) is deposited by using a CVD(Chemical Vapor Deposition) process. A photo-sensitive film is patterned, so that a low gate forming region is opened. An etching process is performed by using the photo-sensitive film as an etching mask. A thermal oxidation process is performed. After a polysilicon layer is deposited, a photolithography process is performed, so that a gate electrode is formed. A thickness of the first silicon oxide film is between 100 and 200 um, while a thickness of the second silicon oxide film is between 300 and 400 um.

Description

다중 게이트 절연막 형성 방법{Forming method of multiple gate dielectric layer}Forming method of multiple gate dielectric layer

도 1a 내지 도 1d는 STI 공정을 사용하는 종래의 다중 게이트산화막 형성 방법을 설명하기 위해서 개략적으로 도시한 단면도,1A to 1D are cross-sectional views schematically illustrating a conventional method of forming a multi-gate oxide film using an STI process,

도 2a 내지 도 2e는 STI 공정을 사용하는 종래의 다중 게이트산화막 형성 방법을 설명하기 위해서 개략적으로 도시한 단면도.2A to 2E are schematic cross-sectional views illustrating a conventional method for forming a multi-gate oxide film using an STI process.

*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

10 : 반도체 기판 20 : 소자 분리막, 필드 절연막10 semiconductor substrate 20 device isolation film, field insulating film

30 : 제1 게이트 절연막 40 : 감광막30: first gate insulating film 40: photosensitive film

50 : 제2 게이트 절연막 60 : 고전압용 게이트 전극50: second gate insulating film 60: high voltage gate electrode

70 : 저전압용 게이트 전극70: low voltage gate electrode

본 발명은 다중 게이트 절연막 형성 방법에 관한 것으로, 더욱 상세하게는 저전압 트랜지스터 및 고전압 트랜지스터가 하나의 칩 상에 구현된 반도체 소자를 제조하는 다중 게이트 절연막 형성 방법에 관한 것이다.The present invention relates to a method for forming a multi-gate insulating film, and more particularly, to a method for forming a multi-gate insulating film for manufacturing a semiconductor device in which a low voltage transistor and a high voltage transistor are implemented on one chip.

최근에는 다양한 제품들의 요구조건을 만족시키기 위해 여러 가지 목적에 맞는 소자들을 하나의 칩(chip) 내에 형성한 SOC(System On Chip) 기술이 연구되고 있다. 이러한 SOC 기술에서는 각 트랜지스터의 동작 전압이 다른데, 이때 공정상 반드시 필요한 기술이 서로 상이한 두께를 갖는 게이트 절연막을 형성하는 기술이다. Recently, in order to satisfy the requirements of various products, SOC (System On Chip) technology in which devices for various purposes are formed in one chip has been studied. In the SOC technology, the operating voltages of the transistors are different, and the technology necessary for the process is a technique of forming gate insulating films having different thicknesses.

즉, 높은 전압이 걸리는 고전압 트랜지스터에는 신뢰성 향상을 위해 두꺼운 게이트 절연막이 필요하며, 트랜지스터의 동작 속도가 중요시되는 로직(logic) 영역의 저전압 트랜지스터에서는 얇은 게이트 절연막이 사용되어야 한다. 이러한 요구에 의해 개발된 것이 다중 게이트산화막(Multiple gate oxide) 기술 또는 듀얼 게이트산화막(Dual gate oxide) 기술이다.In other words, a thick gate insulating film is required for a high voltage transistor that requires high voltage, and a thin gate insulating film should be used in a low voltage transistor in a logic region where an operation speed of the transistor is important. Developed by these demands is a multiple gate oxide technology or a dual gate oxide technology.

도 1a 내지 도 1d는 STI 공정을 사용하는 종래의 다중 게이트산화막 형성 방법을 설명하기 위해서 개략적으로 도시한 단면도이다.1A to 1D are cross-sectional views schematically illustrating a conventional method for forming a multi-gate oxide film using an STI process.

도 1a를 참조하면, 반도체 기판(10)에 활성 영역(active region)을 구획하는 소자 분리막(20)을 STI(Shallow Trench Isolation, 이하 "STI"라 한다) 방식으로 형성한다. 이후에, 소자 분리막(20)에 의해 노출된 반도체 기판(10) 표면에 제1 게이트 절연막(30)을 형성한다.Referring to FIG. 1A, an isolation layer 20 for partitioning an active region is formed on a semiconductor substrate 10 using a shallow trench isolation (STI) method. Thereafter, the first gate insulating layer 30 is formed on the surface of the semiconductor substrate 10 exposed by the device isolation layer 20.

상기 제1 게이트 절연막(30)은 상대적으로 고전압용 게이트 절연막으로서 요구되는 상대적으로 두꺼운 두께의 실리콘산화막으로 형성된다. 이러한 고전압용 게 이트 절연막은 LCD 구동 집적회로(LCD Driver IC) 등과 같은 20V 내지 40V에서 구동하는 고전압 트랜지스터에 요구된다. 이때, 고전압용 제1 게이트 절연막(30)은 대략 500 내지 1000Å 정도 두께로 형성된다.The first gate insulating film 30 is formed of a relatively thick silicon oxide film required as a relatively high voltage gate insulating film. Such a high voltage gate insulating film is required for a high voltage transistor driving at 20V to 40V, such as an LCD driver IC. At this time, the first gate insulating film 30 for high voltage is formed to a thickness of about 500 to 1000 kV.

이후에, 고전압용 제1 게이트 절연막(30)을 패터닝하기 위해 사진/식각 공정을 수행한다. 이 단계에서 패터닝되는 감광막(40)은 저전압용 게이트가 형성되는 영역(low voltage region)을 오픈시키게 된다.Thereafter, a photo / etch process is performed to pattern the high voltage first gate insulating layer 30. The photosensitive film 40 patterned in this step opens the low voltage region in which the low voltage gate is formed.

도 1b를 참조하면, 상기 감광막(40)을 식각 마스크로 이용하여 저전압용 게이트가 형성되는 영역에 존재하는 고전압용 제1 게이트 절연막(30)을 식각한다. 따라서 고전압용 제1 게이트 절연막(30)은 고전압용 트랜지스터가 형성되는 영역(high voltage region)에만 선택적으로 잔존하게 되며, 저전압용 트랜지스터가 형성되는 영역에서는 반도체 기판(10) 표면이 노출되게 된다.Referring to FIG. 1B, the first gate insulating film 30 for high voltage, which is in the region where the gate for low voltage is formed, is etched using the photoresist film 40 as an etching mask. Accordingly, the first gate insulating film 30 for high voltage selectively remains only in a region in which a high voltage transistor is formed, and the surface of the semiconductor substrate 10 is exposed in a region in which a low voltage transistor is formed.

도 1c를 참조하면, 상기 노출된 반도체 기판(10) 부분에 저전압용 제2 게이트 절연막(50)을 형성하기 위해 열산화 공정을 수행한다. 이때, 제2 게이트 절연막(50)은 제1 게이트 절연막(30)에 비해 낮은 두께, 즉 50 내지 100Å 정도 두께로 형성되는 것이다. Referring to FIG. 1C, a thermal oxidation process is performed to form a second gate insulating film 50 for low voltage on the exposed semiconductor substrate 10. In this case, the second gate insulating film 50 is formed to a thickness lower than that of the first gate insulating film 30, that is, about 50 to about 100 μs thick.

도 1d를 참조하면, 상기 제1 및 제2 게이트 절연막(30, 50) 위에 고전압용 게이트 전극(60) 및 저전압용 게이트 전극(70)을 각각 형성한다. 즉, 폴리 실리콘층(poly silicon layer)을 형성한 후, 사진 식각/공정을 수행하여 상기 폴리 실리콘층을 패터닝하여 고전압용 게이트(60) 및 저전압용 게이트 전극(70)을 형성한다.Referring to FIG. 1D, a high voltage gate electrode 60 and a low voltage gate electrode 70 are formed on the first and second gate insulating layers 30 and 50, respectively. That is, after the poly silicon layer is formed, the poly silicon layer is patterned by performing photolithography / processing to form the high voltage gate 60 and the low voltage gate electrode 70.

전술한 바와 같이, 일반적으로 종래의 고전압 게이트 산화막 형성 방법은 열산화(thermal oxidation) 방법에 의한 것이다. 이러한, 열산화 방법의 장점은 형성된 산화막의 두께 균일도(Uniformity)가 좋으며, 막질이 우수한 게이트 산화막을 얻을 수 있다는 것이다.As described above, the conventional high voltage gate oxide film formation method is generally by a thermal oxidation method. An advantage of the thermal oxidation method is that the uniformity of the formed oxide film is good and a gate oxide film having excellent film quality can be obtained.

그러나, 예를 들어 첨부된 도 1a에 도시한 바와 같이 상기 열산화 방법에 의하여 제1 게이트 절연막을 500 Å 수준으로 만들었을 경우, STI 영역에서는 산화막이 거의 형성되지 아니한다. However, for example, when the first gate insulating film is 500 kV by the thermal oxidation method as shown in FIG. 1A, almost no oxide film is formed in the STI region.

더욱이 후속되는 제1 게이트 절연막을 제거하는 식각공정에서 대략 150 % 정도의 과도 식각(over etch)을 수행하는 데, 이때 첨부된 도 1b에 도시한 바와 같이 상기 STI 영역에서 대략 1300 Å 정도의 STI 필드 절연막의 손실(도 1b의 'A' 부분)이 발생하는 문제점이 있다.Furthermore, an over-etch of about 150% is performed in an etching process of removing the subsequent first gate insulating layer, wherein an STI field of about 1300 에서 in the STI region as shown in FIG. 1B is attached. There is a problem that loss of the insulating film (the 'A' portion of Figure 1b) occurs.

따라서 본 발명은 상술한 제반 문제점을 해결하고자 안출된 것으로, STI 영역의 필드 절연막의 손실을 감소시킬 수 있는 다중 게이트 절연막 형성 방법을 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide a method for forming a multi-gate insulating film capable of reducing the loss of the field insulating film in the STI region.

상술한 바와 같은 목적을 구현하기 위한 본 발명의 다중 게이트 절연막 형성 방법은 STI 방식에 의하여 활성영역이 구획된 반도체 기판에 열산화 방식에 의하여 실리콘산화막을 형성한 후 CVD 방식에 의하여 실리콘산화막을 증착시키는 제1 단계; 저전압용 게이트가 형성되는 영역이 오픈되도록 감광막을 패터닝하는 제2 단계; 상기 감광막을 식각 마스크로 이용하여 식각 공정을 수행하는 제3 단계; 열산화 공정을 수행하는 제4 단계; 그리고 폴리 실리콘층을 증착한 후 사진 식각/공정을 수행하여 게이트 전극을 형성하는 제5 단계;를 포함하여 이루어진 것을 특징으로 한다.The multi-gate insulating film forming method of the present invention for achieving the above object is formed by depositing a silicon oxide film by a CVD method after forming a silicon oxide film by a thermal oxidation method on a semiconductor substrate partitioned active region by the STI method First step; A second step of patterning the photoresist to open the region where the low voltage gate is formed; A third step of performing an etching process using the photoresist as an etching mask; A fourth step of performing a thermal oxidation process; And a fifth step of forming a gate electrode by performing a photolithography / process after depositing the polysilicon layer.

또한, 상기 제1 단계는 열산화 방식에 의한 실리콘 산화막의 두께가 100 ~ 200 Å이고, CVD 방식에 의한 실리콘 산화막의 두께가 300 ~ 400 Å으로 형성되는 것을 특징으로 한다.In addition, the first step is characterized in that the thickness of the silicon oxide film by the thermal oxidation method is 100 ~ 200 Å, the thickness of the silicon oxide film by the CVD method is 300 ~ 400 Å.

또한, 상기 CVD 방식에 의한 실리콘 산화막은 MTO를 증착하는 것을 특징으로 한다.In addition, the silicon oxide film by the CVD method is characterized by depositing MTO.

이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대한 구성 및 작용을 상세히 설명하면 다음과 같다.Hereinafter, the configuration and operation of the preferred embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2e는 STI 공정을 사용하는 종래의 다중 게이트산화막 형성 방법을 설명하기 위해서 개략적으로 도시한 단면도이다.2A through 2E are cross-sectional views schematically illustrating a conventional method for forming a multi-gate oxide film using an STI process.

본 발명의 일실시예에 따른 다중 게이트 절연막 형성 방법은 제1 단계 내지 제5 단계를 포함하여 이루어져 있다. The multi-gate insulating film forming method according to an embodiment of the present invention comprises a first step to a fifth step.

도 2a를 참조하면, 상기 제1 단계는 STI 방식에 의하여 활성영역이 구획된 반도체 기판에 열산화 방식에 의하여 실리콘산화막을 형성한 후 CVD 방식에 의하여 실리콘산화막을 증착시키는 단계이다. Referring to FIG. 2A, the first step is a step of depositing a silicon oxide film by a CVD method after forming a silicon oxide film by a thermal oxidation method on a semiconductor substrate having an active region partitioned by an STI method.

즉, 반도체 기판(10)에 활성 영역을 구획하는 소자 분리막(20)을 STI 방식으로 형성하고나서 제1 게이트 절연막(300)을 형성한다. 이때 형성되는 제1 게이트 절연막은 두 단계로 진행된다. That is, the first gate insulating layer 300 is formed after forming the isolation layer 20 for partitioning the active region on the semiconductor substrate 10 by the STI method. In this case, the first gate insulating layer formed may proceed in two steps.

첫 번째 단계는 종래의 기술과 같은 방식인 열산화 방식에 의하여 실리콘 산화막(310)을 형성하는 단계이고, 두 번째 단계는 CVD 방식에 의하여 실리콘산화막(320)을 증착시키는 것이다. 따라서 활성영역에 형성되는 제1 게이트 절연막(300)의 총 두께는 종래의 기술과 같이 대략 500 내지 1000Å 정도 두께로 증착될 수 있다.The first step is to form the silicon oxide film 310 by the thermal oxidation method, which is the same as the conventional technique, and the second step is to deposit the silicon oxide film 320 by the CVD method. Therefore, the total thickness of the first gate insulating layer 300 formed in the active region may be deposited to a thickness of about 500 to 1000 Å as in the prior art.

도 2b를 참조하면, 상기 제2 단계는 저전압용 게이트가 형성되는 영역이 오픈되도록 감광막을 패터닝하는 단계이다. 즉 고전압용 제1 게이트 절연막(300)을 패터닝하기 위해 사진 공정을 수행하는 것이다. 따라서 이 단계에서 패터닝되는 감광막(40)은 저전압용 게이트가 형성되는 영역을 오픈시키게 된다.Referring to FIG. 2B, the second step is patterning the photoresist to open the region where the low voltage gate is formed. That is, a photo process is performed to pattern the first gate insulating layer 300 for high voltage. Therefore, the photoresist film 40 patterned at this step opens the region where the low voltage gate is formed.

도 2c를 참조하면, 상기 제3 단계는 상기 감광막을 식각 마스크로 이용하여 식각 공정을 수행하는 단계이다. 즉 상기 감광막(4)을 식각 마스크로 이용하여 저전압용 게이트가 형성되는 영역에 존재하는 고전압용 제1 게이트 절연막(300)을 식각하는 것이다. Referring to FIG. 2C, the third step is to perform an etching process using the photoresist as an etching mask. That is, the first gate insulating film 300 for high voltage existing in the region where the gate for low voltage is formed is formed by using the photoresist film 4 as an etching mask.

따라서 고전압용 제1 게이트 절연막(300)은 고전압용 트랜지스터가 형성되는 영역(high voltage region)에만 선택적으로 잔류하게 되며, 저전압용 트랜지스터가 형성되는 영역(low voltage region)에서는 반도체 기판(10) 표면이 노출되게 된다.Accordingly, the first gate insulating layer 300 for high voltage selectively remains only in a region where a high voltage transistor is formed, and a surface of the semiconductor substrate 10 is formed in a region where a low voltage transistor is formed. Exposed.

상기 제1 게이트 절연막(300)으로 사용되는 실리콘산화막은 일반적으로 습식식각(wet etch) 공정에 의하여 제거된다. 이때 식각 용액으로서 불산(HF) 용액 또는 BOE(buffered oxide etchant)가 사용될 수 있다. The silicon oxide film used as the first gate insulating film 300 is generally removed by a wet etch process. In this case, a hydrofluoric acid (HF) solution or a buffered oxide etchant (BOE) may be used as an etching solution.

통상적으로 열산화 방식에 의하여 형성된 실리콘산화막은 CVD 방식에 의한 실리콘산화막보다 습식식각의 식각률(etch rate)의 차이가 있으며, 후자의 식각률이 전자의 식각률 보다 대략 1.7배 정도 큰 것이 일반적이다.In general, the silicon oxide film formed by the thermal oxidation method has a difference in the etching rate of wet etching from the silicon oxide film by the CVD method, and the latter etching rate is generally about 1.7 times larger than the former etching rate.

따라서 본 발명의 일실시예에 따른 다중 게이트 절연막 형성 방법은 이러한 식각률의 차이를 이용하여 STI 영역의 필드 절연막의 손실을 감소시키기 위한 것이다. Therefore, the method of forming the multi-gate insulating film according to the embodiment of the present invention is to reduce the loss of the field insulating film in the STI region by using the difference in the etching rate.

즉, 상기 식각률의 차이로 인하여 과도 식각시 식각 타겟(etch target)을 줄일 수 있으며, 또한 첨부된 도 2a에 도시한 바와 같이 상기 제1 단계에서 증착되는 CVD 방식의 실리콘산화막은 STI 영역의 필드 절연막(20)의 상부에도 증착이 되므로 STI 영역의 필드 절연막의 손실을 감소(도 2c의 'B' 부분)시킬 수 있는 것이다.That is, due to the difference in the etching rate, an etch target may be reduced during excessive etching, and as shown in FIG. 2A, the CVD silicon oxide film deposited in the first step may be a field insulating film of an STI region. Since deposition is also performed on the upper portion of 20, the loss of the field insulating film in the STI region can be reduced (the 'B' portion of FIG. 2C).

도 2d를 참조하면, 상기 제4 단계는 열산화 공정을 수행하는 단계이다. 즉 상기 노출된 반도체 기판(10) 부분에 저전압용 제 2게이트 절연막(50)을 형성하기 위해 열산화 공정을 수행한다. 이때, 제2 게이트 절연막(50)은 제1 게이트 절연막(300)에 비해 낮은 두께, 즉 50 내지 100Å 정도 두께로 형성될 수 있다.Referring to FIG. 2D, the fourth step is a step of performing a thermal oxidation process. That is, a thermal oxidation process is performed to form the low voltage second gate insulating film 50 on the exposed semiconductor substrate 10. In this case, the second gate insulating film 50 may be formed to a thickness lower than that of the first gate insulating film 300, that is, about 50 to about 100 μs thick.

도 2e를 참조하면, 상기 제5 단계는 폴리 실리콘층을 증착한 후 사진 식각/공정을 수행하여 게이트 전극(gate electrode)을 형성하는 단계이다. 즉 상기 제1 및 제2 게이트 절연막들(300, 50) 위에 고전압용 게이트 전극(60) 및 저전압용 게 이트 전극(70)을 각각 형성한다. 즉, 게이트 도전막을 형성한 후, 사진 식각/공정을 수행하여 게이트 도전막을 패터닝하여 고전압용 게이트 전극(60) 및 저전압용 게이트 전극(70)을 형성하는 것이다.Referring to FIG. 2E, the fifth step is a step of forming a gate electrode by depositing a polysilicon layer and performing a photolithography / process. That is, the high voltage gate electrode 60 and the low voltage gate electrode 70 are formed on the first and second gate insulating layers 300 and 50, respectively. That is, after forming the gate conductive layer, the gate conductive layer is patterned by performing photolithography / processing to form the high voltage gate electrode 60 and the low voltage gate electrode 70.

본 발명의 다른 일실시예에 따른 다중 게이트 절연막 형성 방법은 열산화 방식에 의한 실리콘 산화막의 두께가 100 ~ 200 Å이고, CVD 방식에 의한 실리콘 산화막의 두께가 300 ~ 400 Å으로 형성되는 것이 바람직하다.In the method for forming a multi-gate insulating film according to another embodiment of the present invention, the thickness of the silicon oxide film by the thermal oxidation method is preferably 100 to 200 m 3, and the thickness of the silicon oxide film by the CVD method is 300 to 400 m 3. .

본 발명의 또 다른 일실시예에 따른 다중 게이트 절연막 형성 방법에서, 상기 CVD 방식에 의한 실리콘 산화막은 MTO(medium temperature deposition of oxide)를 증착하는 것이 바람직하다.In the method of forming a multi-gate insulating film according to another embodiment of the present invention, the silicon oxide film by the CVD method is preferably deposited MTO (medium temperature deposition of oxide).

따라서 본 발명의 또 다른 일실시예에 따른 다중 게이트 절연막 형성 방법에 의하면 SiH4 가스와 N2O가스를 대략 750 ~ 800℃에서 반응시킨 300 ~ 400 Å 두께의 MTO(310)와 열산화 방식에 의한 100 ~ 200 Å 두께의 실리콘 산화막(320)의 복합층을 형성함으로써, 전술한 바와 같이 식각률의 차이와 필드 영역에 증착된 CVD 방식의 실리콘산화막에 의하여 STI 영역의 필드 절연막의 손실을 500Å 두께 이하로 조절할 수 있는 것이다.Therefore, according to the method of forming a multi-gate insulating film according to another embodiment of the present invention, the MTO 310 and the thermal oxidation method having a thickness of 300 to 400 kPa reacted with SiH 4 gas and N 2 O gas at approximately 750 to 800 ° C. By forming a composite layer of the silicon oxide film 320 having a thickness of 100 to 200 kHz, the loss of the field insulating film in the STI region is 500 Å or less due to the difference in etching rate and the CVD-type silicon oxide film deposited in the field region as described above. It can be adjusted with.

또한 열산화 방식의 단점인 STI(20)의 상부 모서리 부근(도시되지 않음)에서 산화막의 두께가 매우 얇아지는 현상, 즉 게이트 산화막 씨닝(gate oxide thinning) 현상을 줄일 수 있으며, 따라서 고전압 트랜지스터 소자가 동작될 때 얇아진 산화막 부근에 전계가 집중됨으로 인하여 게이트 산화막에서 조기 항 복(tunneling)이 발생하는 것을 방지하여 소자의 신뢰성을 향상시킬 수 있다.In addition, the thickness of the oxide film becomes very thin, that is, the gate oxide thinning phenomenon in the vicinity of the upper edge (not shown) of the STI 20, which is a disadvantage of the thermal oxidation method, and thus, the high voltage transistor device may be reduced. Since the electric field is concentrated near the thinned oxide layer during operation, it is possible to prevent early tunneling from occurring in the gate oxide layer, thereby improving device reliability.

본 발명은 상기 실시 예에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 아니하는 범위 내에서 다양하게 수정·변형되어 실시될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어서 자명한 것이다.It will be apparent to those skilled in the art that the present invention is not limited to the above embodiments and can be practiced in various ways without departing from the technical spirit of the present invention. will be.

이상에서 상세히 설명한 바와 같이, 본 발명에 따른 다중 게이트 절연막 형성 방법에 의하면 CVD 방식의 제1 게이트 절연막 형성단계를 구비함으로써 STI 영역의 필드 절연막의 손실 및 게이트 산화막 씨닝 현상을 감소시킬 수 있어 소자의 신뢰성을 향상시킬 수 있는 효과가 있다.As described in detail above, according to the method of forming the multi-gate insulating film according to the present invention, the step of forming the first gate insulating film of the CVD method can reduce the loss of the field insulating film and the gate oxide thinning phenomenon in the STI region, thereby reducing the reliability of the device. There is an effect to improve.

Claims (3)

STI 방식에 의하여 활성영역이 구획된 반도체 기판에 열산화 방식에 의하여 실리콘산화막을 형성한 후 CVD 방식에 의하여 실리콘산화막을 증착시키는 제1 단계; 저전압용 게이트가 형성되는 영역이 오픈되도록 감광막을 패터닝하는 제2 단계; 상기 감광막을 식각 마스크로 이용하여 식각 공정을 수행하는 제3 단계; 열산화 공정을 수행하는 제4 단계; 그리고 폴리 실리콘층을 증착한 후 사진 식각/공정을 수행하여 게이트 전극을 형성하는 제5 단계;를 포함하여 이루어진 것을 특징으로 하는 다중 게이트 절연막 형성 방법.Forming a silicon oxide film by a thermal oxidation method on a semiconductor substrate having an active region partitioned by an STI method, and then depositing a silicon oxide film by a CVD method; A second step of patterning the photoresist to open the region where the low voltage gate is formed; A third step of performing an etching process using the photoresist as an etching mask; A fourth step of performing a thermal oxidation process; And a fifth step of forming a gate electrode by performing photolithography / processing after depositing the polysilicon layer. 제1항에 있어서, 상기 제1 단계는 열산화 방식에 의한 실리콘 산화막의 두께가 100 ~ 200 Å이고, CVD 방식에 의한 실리콘 산화막의 두께가 300 ~ 400 Å으로 형성되는 것을 특징으로 하는 다중 게이트 절연막 형성 방법.2. The multi-gate insulating film of claim 1, wherein the first step comprises a silicon oxide film having a thickness of 100 to 200 mW by a thermal oxidation method and a silicon oxide film having a thickness of 300 to 400 mW by a CVD method. Forming method. 제1항 또는 제2항에 있어서, 상기 CVD 방식에 의한 실리콘 산화막은 MTO를 증착하는 것을 특징으로 하는 다중 게이트 절연막 형성 방법.The method of claim 1, wherein the silicon oxide film by the CVD method deposits MTO.
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KR20000004483A (en) * 1998-06-30 2000-01-25 김영환 Method for forming dual gate oxide

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