KR100772561B1 - Semiconductor memory device and driving pulse generator of bitline sense amplifyer driver - Google Patents

Semiconductor memory device and driving pulse generator of bitline sense amplifyer driver Download PDF

Info

Publication number
KR100772561B1
KR100772561B1 KR1020060049006A KR20060049006A KR100772561B1 KR 100772561 B1 KR100772561 B1 KR 100772561B1 KR 1020060049006 A KR1020060049006 A KR 1020060049006A KR 20060049006 A KR20060049006 A KR 20060049006A KR 100772561 B1 KR100772561 B1 KR 100772561B1
Authority
KR
South Korea
Prior art keywords
driving
signal
inverter
driver
bit line
Prior art date
Application number
KR1020060049006A
Other languages
Korean (ko)
Other versions
KR20070036634A (en
Inventor
김동근
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to US11/529,283 priority Critical patent/US7535777B2/en
Publication of KR20070036634A publication Critical patent/KR20070036634A/en
Application granted granted Critical
Publication of KR100772561B1 publication Critical patent/KR100772561B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 

Abstract

본 발명은 반도체 설계 기술에 관한 것으로 특히, 라이트동작시, 비트라인감지증폭기의 구동력을 향상시키는 반도체 메모리 장치 및 비트라인감지증폭기드라이버 드라이빙신호 생성회로를 제공하는 것을 그 목적으로 하여, 외부에서 인가되는 라이트데이터를 증폭하기 위한 비트라인감지증폭기를 제어하는 비트라인감지증폭기 드라이버에 있어서, 상기 비트라인감지증폭기의 풀업전원라인을 오버드라이빙전압으로 구동하기 위한 오버드라이버, 상기 비트라인감지증폭기의 풀업전원라인을 노멀드라이빙전압으로 구동하기 위한 노멀드라이버 및 라이트신호에 응답하여 일정구간 상기 오버드라이버를 구동시키고, 이후 상기 노멀드라이버를 구동시키기위한 구동신호를 생성하는 드라이빙신호 생성회로를 포함하는 반도체 메모리 장치 및 비트라인감지증폭기드라이버 드라이빙신호 생성회로를 제공한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor design technology, and more particularly, to provide a semiconductor memory device and a bit line sensing amplifier driver driving signal generation circuit which improve driving force of a bit line sensing amplifier during a write operation. A bit line amplifier amplifier controlling a bit line sense amplifier for amplifying write data, comprising: an overdriver for driving a pull-up power line of the bit line sense amplifier with an overdriving voltage, and a pull-up power line of the bit line sense amplifier And a driving driver generating circuit for driving the over-driver for a predetermined period in response to a write signal and a driving signal for driving the normal driver, and then generating a driving signal for driving the normal driver. line If the driver amplifier provides a driving signal generating circuit.

라이트신호, 비트라인감지증폭기, 오버드라이버, 노멀드라이버, 제어회로 Write signal, bit line detection amplifier, over driver, normal driver, control circuit

Description

반도체 메모리 장치 및 비트라인감지증폭기드라이버 드라이빙신호 생성회로{SEMICONDUCTOR MEMORY DEVICE AND DRIVING PULSE GENERATOR OF BITLINE SENSE AMPLIFYER DRIVER}Semiconductor memory device and bit line detection amplifier driver driving signal generation circuit {SEMICONDUCTOR MEMORY DEVICE AND DRIVING PULSE GENERATOR OF BITLINE SENSE AMPLIFYER DRIVER}

도 1은 일반적인 반도체 메모리 장치를 나타낸 블록도.1 is a block diagram illustrating a general semiconductor memory device.

도 2는 본 발명의 일실시예에 따른 반도체 메모리 장치의 비트라인감지증폭기드라이버 제어회로를 나타낸 개념도.2 is a conceptual diagram illustrating a bit line sensing amplifier driver control circuit of a semiconductor memory device according to an embodiment of the present invention.

도 3은 도 2의 비트라인감지증폭기드라이버 제어회로(201)를 나타낸 회로도.FIG. 3 is a circuit diagram illustrating the bit line sense amplifier driver control circuit 201 of FIG. 2.

도 4는 도 3의 비트라인감지증폭기드라이버 제어회로의 타이밍다이어그램.FIG. 4 is a timing diagram of the bit line sense amplifier driver control circuit of FIG. 3; FIG.

도 5는 도 2의 비트라인감지증폭기드라이버(205)를 나타낸 회로도.FIG. 5 is a circuit diagram illustrating the bit line sense amplifier driver 205 of FIG. 2.

도 6는 도 5의 비트라인감지증폭기드라이버(205)의 타이밍다이어그램.FIG. 6 is a timing diagram of the bit line sense amplifier driver 205 of FIG.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

201 : 비트라인감지증폭기드라이버 제어회로201: bit line detection amplifier driver control circuit

202 : 오버드라이버 203 : 노멀드라이버202: overdriver 203: normal driver

204 : 풀다운드라이버204 pull-down driver

본 발명은 반도체 설계 기술에 관한 것으로, 특히 라이트동작시, 비트라인감지증폭기를 제어하는 비트라인감지증폭기드라이버 제어회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor design technology, and more particularly, to a bit line sense amplifier driver control circuit for controlling a bit line sense amplifier during a write operation.

도 1은 일반적인 반도체 메모리 장치를 나타낸 블록도이다.1 is a block diagram illustrating a general semiconductor memory device.

도 1을 참조하면, 복수개의 단위메모리셀(memory cell)을 포함하는 셀어레이(106, cell array), 비트라인(BL, BLb)에 인가된 데이터(전하)를 증폭하기 위한 비트라인감지증폭기(105), 비트라인감지증폭기(105)의 전원라인(RTO, Sb)을 구동시키기 위한 비트라인감지증폭기드라이버(104), 비트라인(BL, BLb)과 세그먼트입/출력라인(SIO, SIOb)을 연결하는 YI트랜지스터(YIT), 세크먼트입/출력라인(SIO, SIOb)과 로컬입/출력라인(LIO, LIOb)을 연결하는 SIO트랜지스터(SIOT), 글로벌입/출력라인(GIO)에 데이터를 전달하기 위한 데이터버스감지증폭기(103, IOSA), 외부로부터 단위메모리셀로 입력되는 데이터를 라이트(write)하기 위한 라이트드라이버(102, WDRV), 라이트드라이버(102, WDRV)와 데이터버스감지증폭기(103, IOSA)와 연결되어 데이터를 전달하는 글로벌입/출력라인(GIO) 및 글로벌입/출력라인(GIO)에 연결되어 외부와 데이터를 주고 받는 입/출력패드(101)를 구비한다.Referring to FIG. 1, a bit line sensing amplifier for amplifying data (charge) applied to a cell array 106 including a plurality of unit memory cells and bit lines BL and BLb 105), the bit line sense amplifier driver 104, the bit lines BL and BLb and the segment input / output lines SIO and SIOb for driving the power lines RTO and Sb of the bit line sense amplifier 105 Data is connected to YI transistor (YIT), SIO and SIOb (SIO, SIOb) and SIO transistor (SIOT) and global I / O line (GIO). Data bus sense amplifier 103 (IOSA) for transmission, write driver 102 (WDRV), write driver 102 (WDRV) and data bus sense amplifier (WDRV) for writing data input to the unit memory cell from the outside ( Global input / output line (GIO) and global input / output line (GI) connected to 103, IOSA to transfer data It is connected to O) is provided with an input / output pad 101 for exchanging data with the outside.

이렇게 구비된 반도체 메모리 장치는 리드/라이트 동작을 수행하는데, 우선 라이트 동작은, 입/출력 패드(101)에 입력된 라이트데이터가 글로벌입/출력라인(GIO)을 거쳐 라이트드라이버(103, WDRV)에 전송된다. 이후, 라이트데이터는 로 컬입/출력라인(LIO, LIOb)을 겨쳐 세그먼트입/출력라인(SIO, SIOb)에 전송된다. 이어서, 라이트데이터는 YI트랜지스터(YIT)에 의해 비트라인(BL, BLb)으로 전송되어 최종적으로 단위메모리셀에 쓰여지게된다. The semiconductor memory device provided as described above performs a read / write operation. First, in the write operation, the write data inputted to the input / output pad 101 passes through the global input / output line GIO to write drivers 103 (WDRV). Is sent to. Thereafter, the write data is transmitted to the segment input / output lines SIO and SIOb through the local input / output lines LIO and LIOb. Subsequently, the write data is transferred to the bit lines BL and BLb by the YI transistor YIT and finally written to the unit memory cell.

계속해서, 리드 동작은 라이트 동작의 역순으로 진행되되, 라이트드라이버(103) 대신 데이터버스감지증폭기(105, IOSA)에 의해 데이터가 패드(101)에 전달된다.Subsequently, the read operation proceeds in the reverse order of the write operation, but data is transferred to the pad 101 by the data bus sense amplifier 105 (IOSA) instead of the write driver 103.

이중, 메모리셀로 부터 인가된 데이터를 증폭하기 위한 비트라인감지증폭기(105)를 제어하는 비트라인감지증폭기드라이버(104)는 풀업전압(VCORE)과 풀다운전압(VSS)을 비트라인감지증폭기(105)의 풀업전원라인(RTO)과 풀다운전원라인(Sb)에 인가하여 증폭동작을 제어한다. Among these, the bit line sense amplifier driver 104 that controls the bit line sense amplifier 105 for amplifying the data applied from the memory cell is configured to convert the pull line voltage VCORE and the pull down voltage VSS into the bit line sense amplifier 105. Is applied to the pull-up power supply line RTO and the pull-down power supply line Sb to control the amplification operation.

이때, 세그먼트입/출력라인쌍(SIO, SIOb)의 전압 레벨이 비트라인쌍(BL, BLb)의 전압 레벨과 같은 경우는 기존에 가지고 있던 상태를 유지하면 되지만, 세그먼트 입/출력 라인쌍(SIO, SIOb)과 비트라인쌍(BL, BLb)의 전압 레벨이 반대인 경우는 비트라인감지증폭기(105)의 래치(latch) 트랜지스터의 구동력으로 비트라인쌍(BL, BLb)의 전압 레벨을 반전시킨다. 그러나 비트라인쌍(BL, BLb)의 캐패시턴스(capacitance)가 크고, 특히 메모리 셀과 비트라인쌍(BL, BLb)과 연결되는 스토리지 노드(SN, storage node)의 저항이 매우 크기 때문에, 충분한 전압 레벨의 데이터를 전달하기 위해서는 많은 시간이 소요된다. In this case, when the voltage level of the segment input / output line pairs SIO and SIOb is the same as the voltage level of the bit line pair BL and BLb, the existing state may be maintained, but the segment input / output line pair SIO may be maintained. When the voltage levels of the SIOb and the bit line pairs BL and BLb are opposite to each other, the voltage level of the bit line pairs BL and BLb is inverted by the driving force of the latch transistor of the bit line detection amplifier 105. . However, since the capacitance of the bit line pair BL and BLb is large and the resistance of the storage node SN connected to the memory cell and the bit line pair BL and BLb is particularly large, a sufficient voltage level is achieved. It takes a lot of time to pass the data.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 라이트동작시, 비트라인감지증폭기의 구동력을 향상시키는 반도체 메모리 장치 및 비트라인감지증폭기드라이버 드라이빙신호 생성회로를 제공하는 것을 그 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been proposed to solve the above problems of the prior art, and an object thereof is to provide a semiconductor memory device and a bit line sensing amplifier driver driving signal generation circuit which improves the driving force of the bit line sensing amplifier during a write operation. It is done.

상기의 기술적 과제를 달성하기 위한 본 발명의 일측면에 따르면, 외부에서 인가되는 라이트데이터를 증폭하기 위한 비트라인감지증폭기를 제어하는 비트라인감지증폭기 드라이버에 있어서, 상기 비트라인감지증폭기의 풀업전원라인을 오버드라이빙전압으로 구동하기 위한 오버드라이버, 상기 비트라인감지증폭기의 풀업전원라인을 노멀드라이빙전압으로 구동하기 위한 노멀드라이버 및 라이트신호에 응답하여 일정구간 상기 오버드라이버를 구동시키고, 이후 상기 노멀드라이버를 구동시키기위한 구동신호를 생성하는 드라이빙신호 생성회로를 포함하는 반도체 메모리 장치를 제공한다.According to an aspect of the present invention for achieving the above technical problem, in the bit line detection amplifier driver for controlling the bit line detection amplifier for amplifying the externally applied write data, the pull-up power supply line of the bit line detection amplifier The over-driver for driving the over-drive voltage, the normal driver for driving the pull-up power line of the bit line amplifier with the normal driving voltage, and the light driver for a predetermined period in response to a write signal, and then the normal driver A semiconductor memory device including a driving signal generation circuit for generating a driving signal for driving is provided.

그리고, 비트라인감지증폭기를 구동시키는 오버풀업드라이버와 노멀풀업드라이버를 제어하는 비트라인감지증폭기드라이버 드라이빙신호 생성회로에 있어서, 라이트신호를 지연시키는 지연회로, 상기 지연회로를 반전시키는 제1 인버터, 상기 제1 인버터의 출력신호를 레벨시프트하여 오버드라이빙신호로 출력하는 제1 레벨시프터, 상기 드라이빙신호 생성회로의 인에이블신호를 반전시키는 제2 인버터, 상기 제2 인버터의 출력신호를 반전시키는 제3 인버터, 상기 제3 인버터의 출력신호를 레벨시프트하여 풀다운드라이빙신호로 출력하는 제2 레벨시프터, 상기 제2 인버터 및 제1 인버터의 출력신호를 입력으로 하는 제1 낸드게이트, 상기 제1 낸드게이트의 출력신호를 반전시키는 제4 인버터 및 상기 제4 인버터의 출력신호를 레벨시프트하여 노멀드라이빙신호로 출력하는 제3 레벨시프터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 비트라인감지증폭기드라이버 드라이빙신호 생성회로를 제공한다. And a bit line sense driver driver driving signal generation circuit for controlling a full-up driver for driving the bit line sense amplifier and a normal full driver, comprising: a delay circuit for delaying a write signal, a first inverter for inverting the delay circuit, and A first level shifter for level shifting the output signal of the first inverter and outputting it as an overdriving signal, a second inverter for inverting the enable signal of the driving signal generation circuit, and a third inverter for inverting the output signal of the second inverter A second level shifter for level shifting the output signal of the third inverter and outputting it as a pull-down driving signal; a first NAND gate having an input signal of the second inverter and the first inverter; and an output of the first NAND gate The fourth inverter for inverting the signal and the output signal of the fourth inverter are level-shifted to normal. Providing a first bit line of a semiconductor memory device comprising the third level shifter driver, sense amplifier driving signal generating circuit for outputting the signal to the ice-separation.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .

도 2는 본 발명의 일실시예에 따른 반도체 메모리 장치의 비트라인감지증폭기드라이버 제어회로를 나타낸 개념도이다.2 is a conceptual diagram illustrating a bit line detection amplifier driver control circuit of a semiconductor memory device according to an embodiment of the present invention.

도 2를 참조하면, 비트라인감지증폭기드라이버 제어회로(201)는 라이트동작을 나타내는 라이트신호(WTEN)에 응답하여 비트라인감지증폭기드라이버(205) 중 오버드라이버(202)에는 오버드라이빙신호(WTOEN)를 전달하고, 노멀드라이버(203)에는 노멀드라이빙신호(RTOEN)를 전달하며, 풀다운드라이버(204)에는 풀다운드라이빙신호(SbEN)를 전달한다.Referring to FIG. 2, the bit line sense amplifier driver control circuit 201 transmits an overdriving signal WTOEN to an overdriver 202 of the bit line sense amplifier drivers 205 in response to a write signal WTEN indicating a write operation. In this case, the normal driver 203 transmits a normal driving signal RTOEN, and the pull-down driver 204 transmits a pull-down driving signal SbEN.

이와 같은 본 발명의 개념도를 바탕으로 비트라인감지증폭기드라이버 제어회로(201)를 더욱 자세하게 나타내면 하기와 같다.The bit line detection amplifier driver control circuit 201 will be described in more detail based on the conceptual diagram of the present invention.

도 3은 도 2의 비트라인감지증폭기드라이버 제어회로(201)를 나타낸 회로도이다.FIG. 3 is a circuit diagram illustrating the bit line detection amplifier driver control circuit 201 of FIG. 2.

도 3을 참조하면, 비트라인감지증폭기드라이버 제어회로(201)는 비트라인감지증폭기드라이버(오버드라이버, 노멀드라이버 및 풀다운드라이버)를 구동시키기 위해 오버드라이빙신호(WTOEN)와 노멀드라이빙신호(RTOEN) 및 풀다운드라이빙신호(SbEN)를 생성하기 위한 회로로써, 이를 위해 라이트인에이블신호(WTEN)를 지연시키는 지연회로(301), 지연회로(301)의 출력신호를 반전시켜 지연라이트인에이블신호(WTOENb)를 출력하는 제1 인버터(INV1), 지연라이트인에이블신호(WTOENb)를 레벨시프트하여 오버드라이빙신호(WTOEN)로 출력하는 제1 레벨시프터(302), 비트라인감지증폭기드라이버 인에이블신호(SbENb)를 반전시키는 제2 인버터(INV2), 제2 인버터(INV2)의 출력신호를 반전시키는 제3 인버터(INV3), 제3 인버터(INV3)의 출력신호를 레벨시프트하여 풀다운드라이빙신호(SbEN)로 출력하는 제3 레벨시프터(304), 제2 인버터의 출력신호와 지연라이트인에이블신호(WTOENb)를 입력으로 제1 낸드게이트(NAND), 제1 낸드게이트(NAND)의 출력신호를 반전시키는 제4 인버터(INV4), 제4 인버터(INV4)의 출력신호를 레벨시프트하여 노멀드라이빙신호(RTOEN)로 출력하는 제2 레벨시프터(303)를 구비한다.Referring to FIG. 3, the bit line sense amplifier driver control circuit 201 is configured to drive an over-driving signal WTOEN and a normal driving signal RTOEN, and to drive a bit line sense amplifier driver (over driver, normal driver, and pull-down driver). A circuit for generating a pull-down driving signal SbEN, and for this purpose, a delay circuit 301 for delaying the write enable signal WTEN and an inverted output signal of the delay circuit 301 to delay the write enable signal WTOENb. A first level shifter 302 that outputs the signal, a first level shifter 302 that outputs the overwrite signal WTOEN by level shifting the delayed write enable signal WTOENb, and a bit line sense amplifier driver enable signal SbENb. Level-shift the output signals of the second inverter INV2 for inverting the third inverter INV3 and the third inverter INV3 for inverting the output signal of the second inverter INV2 to the pull-down driving signal SbEN. An output signal of the first NAND gate and the first NAND gate NAND by inverting the third level shifter 304 and the output signal of the second inverter and the delay light enable signal WTOENb; And a second level shifter 303 for level shifting the output signals of the fourth inverter INV4 and the fourth inverter INV4 and outputting them as the normal driving signal RTOEN.

여기서, 지연회로(301)는 비트라인과 세그먼트입/출력라인을 연결하는 YI트랜지스터가 구동시간 내의 지연시간정보를 갖고 있다.Here, in the delay circuit 301, the YI transistor connecting the bit line and the segment input / output line has delay time information within a driving time.

이와 같은 비트라인감지증폭기드라이버 제어회로(201)의 타이밍다이어그램은 하기와 같다.The timing diagram of such a bit line sense amplifier driver control circuit 201 is as follows.

도 4는 도 3의 비트라인감지증폭기드라이버 제어회로의 타이밍다이어그램이다.FIG. 4 is a timing diagram of the bit line sense amplifier driver control circuit of FIG. 3.

도 4를 참조하면, 우선, 반도체 메모리 장치가 액티브신호(active)에 의해 액티브동작을 수행하면 외부어드레스 정보에 의해 선택된 비트라인감지증폭기드라이버{비트라인감지증폭기드라이버 인에이블신호(SbENb)에 의해 구동}를 구동시킨다. 이때, 라이트커맨드(write)는 활성화되지 않은 상태이므로 라이트인에이블신호(WTOEN)는 비활성화상태이다. 따라서, 노멀드라이빙신호(RTOEN)가 활성화되고, 풀다운드라이빙신호(SbEN)도 활성화되며, 오버드라이빙신호(WTOEN)는 비활성화된다. 즉, 비트라인감지증폭기의 노멀드라이빙동작을 수행하게 되는 것이다.Referring to FIG. 4, when a semiconductor memory device performs an active operation by an active signal, first, the semiconductor memory device is driven by a bit line sensing amplifier driver (bit line sensing amplifier driver enable signal SbENb) selected by external address information. } Is run. At this time, since the write command is not activated, the write enable signal WTOEN is inactive. Accordingly, the normal driving signal RTOEN is activated, the pull-down driving signal SbEN is also activated, and the overdriving signal WTOEN is deactivated. In other words, the normal driving operation of the bit line detection amplifier is performed.

이어서, 라이트커맨드(write)가 입력되면, 라이트인에이블신호(WTEN)가 활성화되고, 일정시간 만큼 지연된후 오버드라이빙신호(WTOEN)를 활성화시키고, 노멀드라이빙신호(RTOEN)를 비활성화시킨다.Subsequently, when a write command is input, the write enable signal WTEN is activated, and after a delay for a predetermined time, the overdrive signal WTOEN is activated and the normal driving signal RTOEN is deactivated.

이와 같이 생성된 오버드라이빙신호(WTOEN)와 노멀드라이빙신호(RTOEN) 및 풀다운드라이빙신호(SbEN)는 비트라인감지증폭기드라이버에 전달되는데, The over-driving signal WTOEN, the normal driving signal RTOEN, and the pull-down driving signal SbEN generated as described above are transmitted to the bit line detection amplifier driver.

도 5는 도 2의 비트라인감지증폭기드라이버(205)를 나타낸 회로도이다.FIG. 5 is a circuit diagram illustrating the bit line sense amplifier driver 205 of FIG. 2.

도 5를 참조하면, 비트라인감지증폭기드라이버(205)는 오버드라이빙신호(WTOEN)를 버퍼링하는 제1 버퍼(401), 제1 버퍼(401)에 의해 버퍼링된 오버드라이빙신호(WTOEN)를 게이트입력으로 하여 비트라인감지증폭기의 풀업전원라인(RTO)을 전원전압(VDD)으로 구동시키는 오버드라이버(N1), 노멀드라이빙신호(RTOEN)를 버퍼링하는 제2 버퍼(402), 제2 버퍼(402)에 의해 버퍼링된 노멀드라이빙신호(RTOEN)를 게이트입력으로 하여 비트라인감지증폭기의 풀업전원라인(RTO)을 코어전압(VCORE)으로 구동시키는 노멀드라이버(N2) 및 풀다운드라이빙신호(SbEN)를 버 퍼링하는 제3 버퍼(403), 제3 버퍼(403)에 의해 버퍼링된 풀다운드라이빙신호(SbEN)를 게이트입력으로 하여 비트라인감지증폭기의 풀다운전원라인(Sb)을 접지전압(VSS)으로 구동시키는 풀다운드라이버(N3)를 구비한다. 그리고, 비트라인감지증폭기의 풀업전원라인(RTO)과 풀다운전원라인(Sb)을 이퀄라이징 및 프리차지시키는 비트라인감지증폭기 전원라인프리차지부(404)를 더 구비한다.Referring to FIG. 5, the bit line detection amplifier driver 205 may gate input the first buffer 401 buffering the overdriving signal WTOEN and the overdriving signal WTOEN buffered by the first buffer 401. Second buffer 402 and second buffer 402 buffering the over-driver N1 for driving the pull-up power supply line RTO of the bit line detection amplifier to the power supply voltage VDD, and the normal driving signal RTOEN. Buffers the normal driver N2 and the pull-down driving signal SbEN which drive the pull-up power supply line RTO of the bit line detection amplifier to the core voltage VCORE using the normal driving signal RTOEN buffered by the gate input. A pull-down driving the pull-down power supply line Sb of the bit line detection amplifier to the ground voltage VSS using the third buffer 403 and the pull-down driving signal SbEN buffered by the third buffer 403 as a gate input. The driver N3 is provided. And a bit line detection amplifier power line precharge unit 404 for equalizing and precharging the pull-up power supply line RTO and the pull-down power supply line Sb of the bit line detection amplifier.

여기서, 오버드라이버(N1)과 노멀드라이버(N2)는 비트라인감지증폭기의 풀업전원라인(RTO)에 병렬로 접속된다.Here, the overdriver N1 and the normal driver N2 are connected in parallel to the pull-up power supply line RTO of the bit line sensing amplifier.

여기서, 도 4과 도 5를 연계하여 설명하면 하기와 같다.4 and 5 will be described below.

도 6은 도 5의 비트라인감지증폭기드라이버(205)의 타이밍다이어그램이다.FIG. 6 is a timing diagram of the bit line sense amplifier driver 205 of FIG.

도 6을 참조하면, 액티브신호(active)와 라이트커맨드(write)에 의한 오버드라이빙신호(WTOEN), 노멀드라이빙신호(RTOEN) 및 풀다운드라이빙신호(SbEN)신호의 생성은 앞서 도 3에서 설명하였으므로 생략하도록 한다.Referring to FIG. 6, the generation of the overdriving signal WTOEN, the normal driving signal RTOEN, and the pull-down driving signal SbEN by the active signal and the write command are omitted as described above with reference to FIG. 3. Do it.

이어서, 비트라인감지증폭기의 풀업전원라인(RTO)과 풀다운전원라인(Sb)의 전압레벨을 보면, 액티브신호(acitve)에 의해 비트라인감지증폭기드라이버가 구동되고, 이에따라 노멀드라이빙신호(RTOEN)와 풀다운드라이빙신호(SbEN)가 활성화되어 풀업전원라인(RTO)에는 코어전압(VCORE)으로, 풀다운전원라인(Sb)에는 접지전압(VSS)으로 각각 구동된다.Subsequently, when the voltage levels of the pull-up power supply line RTO and the pull-down power supply line Sb of the bit line detection amplifier are viewed, the bit line detection amplifier driver is driven by the active signal, and accordingly, the normal driving signal RTOEN and The pull-down driving signal SbEN is activated to be driven by the core voltage VCORE on the pull-up power line RTO and the ground voltage VSS on the pull-down power line Sb.

이어서, 노멀드라이빙신호(RTOEN)가 비활성화되고 오버드라이빙신호(WTOEN)가 활성화되어 풀업전원라인(RTO)을 코어전압(VCORE)보다 높은 전압레벨을 갖는 전원전압(VDD)으로 구동한다.Subsequently, the normal driving signal RTOEN is deactivated and the overdriving signal WTOEN is activated to drive the pull-up power supply line RTO to the power supply voltage VDD having a voltage level higher than the core voltage VCORE.

이때, 전원전압(VDD)으로 풀업전원라인(RTO)을 구동할 때의 시간은 지연회로(도 2의 도면부호 301)의 지연시간정보에 의해 결정된다. 여기서는 YI트랜지스터의 구동시간 내에 상기 지연시간정보가 있으므로, YI트랜지스터의 구동시간 내에서 풀업전원라인의 오버드라이빙 동작이 이루어진다.At this time, the time when the pull-up power supply line RTO is driven with the power supply voltage VDD is determined by the delay time information of the delay circuit 301 of FIG. Since the delay time information is present within the driving time of the YI transistor, an overdriving operation of the pull-up power line is performed within the driving time of the YI transistor.

전술한 바와 같이, 비트라인감지증폭기의 구동력 만으로 메모리셀에 라이트데이터를 라이트(write)하기 위한 방법에서 비트라인감지증폭기의 구동력을 향상시키기 위해 본 발명에서는 라이트동작시 비트라인감지증폭기의 풀업전원라인을 일정구간 노멀드라이빙전압인 코어전압(VCORE) 보다 높은 오버드라이빙전압인 전원전압(VDD)으로 구동한다.As described above, in order to improve the driving force of the bit line detection amplifier in the method for writing write data to a memory cell using only the driving force of the bit line detection amplifier, in the present invention, the pull-up power line of the bit line detection amplifier during the write operation is improved. Is driven to the power supply voltage VDD, which is an overdriving voltage higher than the core voltage VCORE, which is a normal driving voltage for a certain period.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes can be made in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.

예컨대, 전술한 실시예에서 사용된 로직의 종류 및 배치는 입력신호 및 출력 신호가 모두 하이 액티브 신호인 경우를 일례로 들어 구현한 것이므로, 신호의 액티브 극성이 바뀌면 로직의 구현예 역시 변화될 수 밖에 없으며, 이러한 구현예는 경우의 수가 너무나 방대하고, 또한 그 구현예의 변화가 본 발명이 속하는 기술분아에서 통상의 지식을 가진 자에게 있어 기술적으로 쉽게 유추될 수 있는 사항이므로 각각의 경우에 대해 직접적으로 언급하지는 않기로 한다.For example, since the type and arrangement of the logic used in the above-described embodiment is implemented as an example in which both the input signal and the output signal are high active signals, the implementation of the logic may also change when the active polarity of the signal is changed. There is no such embodiment, because the number of cases is too large, and the change in the embodiment is a matter that can be easily technically inferred by those skilled in the art of the present invention belongs directly to each case I will not mention it.

또한, 전술한 실시예에서 비트라인감지증폭기드라이버 제어회로(201)와 비트 라인감지증폭기드라이버(205)는 복수의 논리회로로 구현하는 경우를 일례로 들어 설명하였으나, 이 역시 하나의 구현예에 지나지 않는다.In addition, in the above-described embodiment, the bit line sense amplifier driver control circuit 201 and the bit line sense amplifier driver 205 have been described as an example of implementing a plurality of logic circuits. However, this is just one embodiment. Do not.

이상에서 살펴본 바와 같이, 본 발명은 외부에서 들어온 데이터를 메모리 셀에 쓰기 위한 증폭동작시, 비트라인감지증폭기의 풀업전원라인에 인가되는 풀업전원의 전압레벨을 일정구간 증가시켜 비트라인감지증폭기의 구동력을 향상시키고, 이에 따라 반도체 메모리 장치가 더욱 빠르고 정확한 라이트동작을 수행할 수 있는 효과를 얻는다.As described above, the present invention increases the voltage level of the pull-up power supply applied to the pull-up power supply line of the bit line detection amplifier by a certain period during an amplification operation for writing data from the outside into the memory cell, thereby driving the driving force of the bit line detection amplifier. As a result, the semiconductor memory device can obtain a faster and more accurate write operation.

그리고, 저전압 구동시에도 tWR(write recovery time)을 감소시켜 보다 빠른 반도체 메모리 장치를 제조할 수 있다.In addition, even when the low voltage is driven, a write recovery time (tWR) may be reduced to fabricate a faster semiconductor memory device.

Claims (8)

비트라인감지증폭기의 풀업전원라인을 오버드라이빙전압으로 구동하기 위한 오버드라이버;An overdriver for driving the pull-up power supply line of the bit line detection amplifier to an overdriving voltage; 상기 비트라인감지증폭기의 풀업전원라인을 노멀드라이빙전압으로 구동하기 위한 노멀드라이버; 및A normal driver for driving the pull-up power supply line of the bit line detection amplifier to a normal driving voltage; And 라이트신호에 응답하여 비트라인과 입/출력라인을 연결하는 YI 트랜지스터의 인에이블 구간 내에서 상기 오버드라이버를 구동시키고, 이후 상기 노멀드라이버를 구동시키기위한 구동신호를 생성하는 드라이빙신호 생성회로A driving signal generation circuit for driving the overdriver within an enable period of a YI transistor connecting a bit line and an input / output line in response to a write signal, and then generating a driving signal for driving the normal driver. 를 포함하는 반도체 메모리 장치.Semiconductor memory device comprising a. 제1항에 있어서,The method of claim 1, 상기 반도체 메모리 장치는 상기 비트라인감지증폭기의 풀다운전원라인을 풀다운드라이빙신호로 구동하기 위한 풀다운드라이버를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.The semiconductor memory device further comprises a pull-down driver for driving the pull-down power line of the bit line detection amplifier as a pull-down driving signal. 제2항에 있어서,The method of claim 2, 상기 드라이빙신호 생성회로는 상기 오버드라이버를 구동시키기 위한 오버드라이빙신호, 상기 노멀드라이버를 구동시키기 위한 노멀드라이빙신호 및 상기 풀다 운드라이버를 구동시키기 위한 풀다운드라이빙신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치.And the driving signal generation circuit generates an overdriving signal for driving the overdriver, a normal driving signal for driving the normal driver, and a pull-down driving signal for driving the full driver. 제3항에 있어서,The method of claim 3, 상기 드라이빙신호 생성회로는,The driving signal generation circuit, 상기 라이트신호를 지연시키는 지연회로;A delay circuit for delaying the write signal; 상기 지연회로를 반전시키는 제1 인버터;A first inverter for inverting the delay circuit; 제1 인버터의 출력신호를 레벨시프트하여 오버드라이빙신호로 출력하는 제1 레벨시프터;A first level shifter for level shifting the output signal of the first inverter and outputting the overdriving signal; 드라이빙신호 생성회로의 인에이블신호를 반전시키는 제2 인버터;A second inverter for inverting the enable signal of the driving signal generation circuit; 상기 제2 인버터의 출력신호를 반전시키는 제3 인버터;A third inverter for inverting the output signal of the second inverter; 제3 인버터의 출력신호를 레벨시프트하여 풀다운드라이빙신호로 출력하는 제2 레벨시프터;A second level shifter which level shifts the output signal of the third inverter and outputs it as a pull-down driving signal; 상기 제2 인버터 및 제1 인버터의 출력신호를 입력으로 하는 제1 낸드게이트;A first NAND gate configured to receive output signals of the second inverter and the first inverter; 제1 낸드게이트의 출력신호를 반전시키는 제4 인버터; 및A fourth inverter for inverting the output signal of the first NAND gate; And 제4 인버터의 출력신호를 레벨시프트하여 노멀드라이빙신호로 출력하는 제3 레벨시프터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.And a third level shifter for level shifting the output signal of the fourth inverter and outputting it as a normal driving signal. 제4항에 있어서,The method of claim 4, wherein 상기 지연회로는 상기 비트라인과 상기 입/출력라인인 세그먼트입/출력라인을 연결하는 상기 YI트랜지스터의 구동시간 내의 지연시간정보를 갖고 있는 것을 특징으로 하는 반도체 메모리 장치.And the delay circuit has delay time information within a driving time of the YI transistor connecting the bit line and the segment input / output line which is the input / output line. 비트라인감지증폭기를 구동시키기 위해 구비되며, 오버드라이빙신호에 의해 구동되는 오버드라이버와 노멀드라이빙신호에 의해 구동되는 노멀드라이버를 제어하는 비트라인감지증폭기드라이버 드라이빙신호 생성회로에 있어서,In the bit line detection amplifier driver driving signal generation circuit is provided to drive the bit line detection amplifier, and controls the over-driver driven by the over-driving signal and the normal driver driven by the normal driving signal, 라이트신호를 지연시키는 지연회로;A delay circuit for delaying the write signal; 상기 지연회로를 반전시키는 제1 인버터;A first inverter for inverting the delay circuit; 상기 제1 인버터의 출력신호를 레벨시프트하여 오버드라이빙신호로 출력하는 제1 레벨시프터;A first level shifter for level shifting the output signal of the first inverter to output the overdriving signal; 상기 드라이빙신호 생성회로의 인에이블신호를 반전시키는 제2 인버터;A second inverter for inverting an enable signal of the driving signal generation circuit; 상기 제2 인버터의 출력신호를 반전시키는 제3 인버터;A third inverter for inverting the output signal of the second inverter; 상기 제3 인버터의 출력신호를 레벨시프트하여 풀다운드라이빙신호(풀다운드라이버를 구동시키기 위한 신호)로 출력하는 제2 레벨시프터;A second level shifter for level shifting the output signal of the third inverter and outputting it as a pull-down driving signal (a signal for driving a pull-down driver); 상기 제2 인버터 및 제1 인버터의 출력신호를 입력으로 하는 제1 낸드게이트;A first NAND gate configured to receive output signals of the second inverter and the first inverter; 상기 제1 낸드게이트의 출력신호를 반전시키는 제4 인버터; 및A fourth inverter for inverting the output signal of the first NAND gate; And 상기 제4 인버터의 출력신호를 레벨시프트하여 노멀드라이빙신호로 출력하는 제3 레벨시프터를 포함하며,A third level shifter for level shifting the output signal of the fourth inverter to output the normal driving signal; 상기 지연회로는 비트라인과 세그먼트 입/출력라인을 연결하는 YI트랜지스터의 구동시간 내의 지연시간 정보를 갖고 있는 것을 특징으로 하는 반도체 메모리 장치의 비트라인감지증폭기드라이버 드라이빙신호 생성회로.And wherein the delay circuit has delay time information within a driving time of a YI transistor connecting a bit line and a segment input / output line to the bit line detection driver driving signal generation circuit of the semiconductor memory device. 삭제delete 삭제delete
KR1020060049006A 2005-09-29 2006-05-30 Semiconductor memory device and driving pulse generator of bitline sense amplifyer driver KR100772561B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US11/529,283 US7535777B2 (en) 2005-09-29 2006-09-29 Driving signal generator for bit line sense amplifier driver

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020050090880 2005-09-29
KR20050090880 2005-09-29

Publications (2)

Publication Number Publication Date
KR20070036634A KR20070036634A (en) 2007-04-03
KR100772561B1 true KR100772561B1 (en) 2007-11-02

Family

ID=38158763

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060049006A KR100772561B1 (en) 2005-09-29 2006-05-30 Semiconductor memory device and driving pulse generator of bitline sense amplifyer driver

Country Status (1)

Country Link
KR (1) KR100772561B1 (en)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100896462B1 (en) * 2007-06-27 2009-05-14 주식회사 하이닉스반도체 Semiconductor memory device having write device
KR100849074B1 (en) * 2007-09-10 2008-07-30 주식회사 하이닉스반도체 Semiconductor memory device
KR100892727B1 (en) 2007-12-21 2009-04-10 주식회사 하이닉스반도체 Semiconductor memory device and bitline sense amplifying method of the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020032394A (en) * 2000-10-25 2002-05-03 박종섭 Semiconductor memory device and write driving method thereof
KR20050041055A (en) * 2003-10-29 2005-05-04 주식회사 하이닉스반도체 Write driver of a semiconductor memory device
KR20050097153A (en) * 2004-03-31 2005-10-07 주식회사 하이닉스반도체 Semiconductor memory device
KR20050106833A (en) * 2004-05-06 2005-11-11 주식회사 하이닉스반도체 Semiconductor memory device and operation method thereof

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020032394A (en) * 2000-10-25 2002-05-03 박종섭 Semiconductor memory device and write driving method thereof
KR20050041055A (en) * 2003-10-29 2005-05-04 주식회사 하이닉스반도체 Write driver of a semiconductor memory device
KR20050097153A (en) * 2004-03-31 2005-10-07 주식회사 하이닉스반도체 Semiconductor memory device
KR20050106833A (en) * 2004-05-06 2005-11-11 주식회사 하이닉스반도체 Semiconductor memory device and operation method thereof

Also Published As

Publication number Publication date
KR20070036634A (en) 2007-04-03

Similar Documents

Publication Publication Date Title
US6172918B1 (en) Semiconductor memory device allowing high-speed operation of internal data buses
KR100300079B1 (en) Sense amplifier driving circuit
US8559254B2 (en) Precharging circuit and semiconductor memory device including the same
US5859799A (en) Semiconductor memory device including internal power supply circuit generating a plurality of internal power supply voltages at different levels
JP3825188B2 (en) Semiconductor device and precharge method
JP2006286163A (en) Over driver control signal generating circuit in semiconductor memory device
JP2009004076A (en) Input/output line sense amplifier and semiconductor using the same
US7675798B2 (en) Sense amplifier control circuit and semiconductor device using the same
KR20080065100A (en) Semiconductor memory device and operation method thereof
WO2006073060A1 (en) Semiconductor storage device
KR100942970B1 (en) Semiconductor memory device and operation method thereof
US7535777B2 (en) Driving signal generator for bit line sense amplifier driver
KR20150017574A (en) Sense amplifier driving device and semiconductor device including the same
KR100349371B1 (en) Method of prefetch and restore in semiconductor memory device and circuit thereof
KR100295048B1 (en) Memory device for minimizing write time and method for writing data using the same
JP2001043678A (en) Semiconductor memory device
KR100733408B1 (en) Semiconductor memory device and method for driving the same
KR100772561B1 (en) Semiconductor memory device and driving pulse generator of bitline sense amplifyer driver
KR100772721B1 (en) Semiconductor memory device
JPH113588A (en) Semiconductor memory device
KR102307368B1 (en) input buffer circuit
KR100980061B1 (en) Control signal generation circuit
KR20070069543A (en) Semiconductor memory device and method for driving sense amplifier of the same
KR100862314B1 (en) Semiconductor memory device
KR100652796B1 (en) Semiconductor memory device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120921

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20130925

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140923

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150921

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20160923

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20170925

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20180920

Year of fee payment: 12