KR20070069543A - Semiconductor memory device and method for driving sense amplifier of the same - Google Patents

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Abstract

A semiconductor memory device and a method for driving a bit line sense amplifier are provided to raise a voltage level of a bit line pair by increasing a core voltage during a write recovery process. A bit line sense amplifier(407) includes a pull-up voltage line and a pull-down voltage line and amplifies the data on a bit line pair. A bank controller(401) receives an active command and a precharge command and generates first and second sense amplifier enable signals. A sense amplifier power line driving controller(403) generates an over-driving control signal and a normal driving control signal in response to an enable signal and a test signal of the first and second sense amplifiers. A first driver drives a pull-up power line of the bit line sense amplifier using an over driving voltage in response to the over driving control signal. A second driver drives the pull-up power line of the bit line sense amplifier using a normal driving voltage in response to the normal driving control signal. During a test mode, the pull-up voltage line of the bit line sense amplifier is over-driven at initial and final phases of the first sense amplifier enable signal. During a normal mode, the pull-up voltage line is over-driven at the initial phase of the first sense amplifier enable signal.

Description

반도체 메모리 소자 및 비트라인 감지증폭기 구동 방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR DRIVING SENSE AMPLIFIER OF THE SAME}Semiconductor memory device and bit line sensing amplifier driving method {SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR DRIVING SENSE AMPLIFIER OF THE SAME}

도 1은 종래 기술에 따른 반도체 메모리 소자의 비트라인 감지증폭기의 구동 패스를 나타낸 블록도.1 is a block diagram illustrating a driving path of a bit line sense amplifier of a semiconductor memory device according to the related art.

도 2는 도 1의 감지증폭기 드라이버를 나타낸 드라이버.Figure 2 is a driver showing the sense amplifier driver of Figure 1;

도 3은 도 1의 비트라인 감지증폭기의 구동 패스를 나타낸 타이밍 다이어그램.3 is a timing diagram illustrating a drive path of the bit line sense amplifier of FIG.

도 4는 본 발명의 일실시예에 따른 반도체 메모리 소자의 비트라인 감지증폭기의 구동 패스를 나타낸 블록도.4 is a block diagram illustrating a driving path of a bit line sense amplifier of a semiconductor memory device according to an embodiment of the present invention.

도 5는 도 4의 감지증폭기 제어회로부를 나타낸 회로도.FIG. 5 is a circuit diagram illustrating a sense amplifier control circuit of FIG. 4. FIG.

도 6은 도 5의 감지증폭기 제어회로부를 나타낸 타이밍 다이어그램.FIG. 6 is a timing diagram illustrating a sense amplifier control circuit of FIG. 5. FIG.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

401 : 뱅크 제어부 403 : 감지증폭기 전원라인 구동 제어부401: bank control unit 403: detection amplifier power line drive control unit

405 : 감지증폭기 전원라인 드라이버 407 : 감지증폭기405: detection amplifier power line driver 407: detection amplifier

본 발명은 반도체 설계 기술에 관한 것으로, 특히 테스트 모드에서 반도체 메모리 소자의 비트라인 감지증폭기 구동 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor design techniques, and more particularly to a method for driving a bit line sense amplifier in a semiconductor memory device in a test mode.

현재의 반도체 메모리 소자는 선폭 및 셀 사이즈가 지속적인 스케일링 다운이 진행됨에 따라 전원 전압의 저전압화가 가속되고 있으며, 이에 따라 저전압 환경에서 요구되는 성능을 만족시키기 위한 설계 기술이 요구되고 있다.As the scaling and down of the line width and the cell size continue to progress in the current semiconductor memory device, the voltage reduction of the power supply voltage is accelerated, and accordingly, a design technique for satisfying the performance required in a low voltage environment is required.

대부분의 반도체 메모리 소자는 외부 전압(전원 전압)을 인가 받아 내부 전압을 발생시키기 위한 내부 전압 발생회로를 칩 내에 탑재하여 칩 내부회로의 동작에 필요한 전압을 자체적으로 공급하도록 하고 잇다. 그 중에서도 디램(DRAM)과 같이 비트라인 감지증폭기를 사용하는 메모리 소자의 경우, 셀 데이터를 감지하기 위하여 코어 전압(VCORE)을 사용하고 있다.Most semiconductor memory devices are provided with an internal voltage generator circuit for generating an internal voltage by applying an external voltage (power supply voltage) to supply a voltage necessary for the operation of the chip internal circuit. In particular, in the case of a memory device using a bit line sensing amplifier such as DRAM, a core voltage VCORE is used to detect cell data.

하지만, 동작 전압이 낮아지는 추세의 디램에서 코어 전압(VCORE)만을 이용하게 되면, 짧은 시간에 많은 셀의 데이터를 증폭시키는데 무리가 따르게 된다.However, if only the core voltage VCORE is used in a DRAM where the operating voltage decreases, it is difficult to amplify the data of many cells in a short time.

이러한 문제점을 해결하기 위해, 비트라인 감지증폭기의 동작 초기(메모리 셀과 비트라인간 전하 공유 직후)에 비트라인 감지증폭기의 풀업 전원라인을 일정시간 동안 코어 전압(VCORE)보다 높은 전압(일반적으로 외부전원 전압(VDD)을 사용)으로 구동하는 비트라인 감지증폭기 오버드라이빙 방식을 채택하고 있다.To solve this problem, at the beginning of operation of the bit line amplifier (right after the charge sharing between the memory cell and the bit line), the pull-up power line of the bit line sense amplifier is maintained for a period of time above the core voltage (VCORE) It adopts the bit line sense amplifier overdriving method which is driven by the power supply voltage (VDD).

도 1은 종래 기술에 따른 반도체 메모리 소자의 비트라인 감지증폭기의 구동 패스를 나타낸 블록도이다.1 is a block diagram illustrating a driving path of a bit line sense amplifier of a conventional semiconductor memory device.

도 1을 참조하면, 감지증폭기의 구동 패스는 액티브 신호(ACT)와 프리차지 신호(PCG)를 입력으로 하는 뱅크 제어부(101), 뱅크 제어부(101)의 출력 신호인 감지증폭기 인에이블 신호(SAEN)를 입력으로 하는 감지증폭기 전원라인 구동 제어부(103), 감지증폭기 전원라인 구동 제어부(103)의 출력 신호로써, 풀업 전원라인(RTO)의 구동 신호인 오버드라이빙 구동 신호(SP1)와 노멀드라이빙 구동 신호(SP2), 풀다운 전원라인(SZ)의 구동 신호인 풀다운 구동 신호(SN)를 입력으로 하는 감지증폭기 전원라인 드라이버(105), 감지증폭기 전원라인 드라이버(105)의 구동 신호를 입력으로 하고, 비트라인쌍(BL, BLB)에 접속되어 비트라인쌍(BL, BLB)의 전위차를 증폭시키는 비트라인 감지증폭기(107)로 구비된다.Referring to FIG. 1, the driving path of the sense amplifier includes the bank control unit 101 which inputs the active signal ACT and the precharge signal PCG, and the sense amplifier enable signal SAEN which is an output signal of the bank control unit 101. ) Is an output signal of the sense amplifier power line drive control unit 103 and the sense amplifier power line drive control unit 103 as an input, and the overdriving drive signal SP1 which is a drive signal of the pull-up power line RTO and the normal driving drive The drive signal of the sense amplifier power line driver 105 and the sense amplifier power line driver 105 which inputs the signal SP2 and the pull-down drive signal SN which are the drive signals of the pull-down power line SZ as inputs, And a bit line sense amplifier 107 connected to the bit line pairs BL and BLB to amplify the potential difference between the bit line pairs BL and BLB.

도 2는 도 1의 감지증폭기 전원라인 드라이버(105)를 나타낸 드라이버로써, 도 1의 도면 부호를 인용하여 설명한다.FIG. 2 is a driver illustrating the sense amplifier power line driver 105 of FIG. 1 and will be described with reference to the reference numeral of FIG. 1.

도 2를 참조하면, 감지증폭기 전원라인 드라이버(105)는 감지증폭기 전원라인 구동 제어부(103)의 노멀드라이빙 구동 신호(SP2)를 게이트 입력으로 하여 풀업 전원라인(RTO)에 코어 전압(VCORE)을 인가하는 제1 엔모스 트랜지스터(201), 오버드라이빙 구동 신호(SP1)를 게이트 입력으로 하여 풀업 전원라인(RT0)에 코어 전압 보다 전압 레벨이 높은 외부 전압(VEXT)을 인가하는 제2 엔모스 트랜지스터(203), 풀다운 구동 신호(SN)를 게이트 입력으로 하여 풀다운 전원라인(SZ)에 접지 전압(VSS)을 인가하는 제3 엔모스 트랜지스터(205) 및 풀업 전원라인(RTO)과 풀다운 전 원라인(SZ)의 전압 레벨을 같게 맞춰주는 감지증폭기 이퀄라이징 신호(bleq)를 게이트 입력으로 하는 제4 엔모스 트랜지스터(207)로 구비된다.Referring to FIG. 2, the sense amplifier power line driver 105 applies the core voltage VCORE to the pull-up power line RTO using the normal driving drive signal SP2 of the sense amplifier power line driving controller 103 as a gate input. A second NMOS transistor for applying an external voltage VEXT having a voltage level higher than the core voltage to the pull-up power supply line RT0 using the first NMOS transistor 201 and the overdriving driving signal SP1 as a gate input. 203, the third NMOS transistor 205 and the pull-up power line RTO and the pull-down power line applying the ground voltage VSS to the pull-down power line SZ using the pull-down driving signal SN as a gate input. A fourth NMOS transistor 207 is provided as a gate input of a sense amplifier equalizing signal bleq that matches the voltage level of SZ equally.

도 3은 도 1의 비트라인 감지증폭기의 구동 패스를 나타낸 타이밍 다이어그램이다.3 is a timing diagram illustrating a driving pass of the bit line sense amplifier of FIG. 1.

도 3을 참조하면, 우선 뱅크 제어부(101)에 입력되는 액티브 신호(ACT)에 의해 감지증폭기 인에이블 신호(SAEN)가 논리레벨 하이로 활성화된다.Referring to FIG. 3, first, the sense amplifier enable signal SAEN is activated to a logic level high by an active signal ACT input to the bank controller 101.

이어서, 감지증폭기 인에이블 신호(SAEN)에 대응되고, 라이트 동작시의 센싱 타임 효율을 증가시키기 위해 감지증폭기의 풀업 전원라인(RTO)에 코어 전압(VCORE)보다 전압 레벨이 높은 외부전원 전압(VDD)을 전달시키기 위한 오버드라이빙 구동 신호(SP1)가 논리레벨 하이로 활성화되고, 오버드라이빙 구간(td1)이 지난후 오버드라이빙 구동 신호(SP1)의 폴링 에지에 대응하여 풀업전원 라인(RTO)에 코어 전압(VCORE)을 인가하기 위한 노멀드라이빙 구동 신호(SP2)가 논리레벨 하이로 활성화된다.Next, the external power supply voltage VDD corresponding to the sense amplifier enable signal SAEN and having a voltage level higher than the core voltage VCORE on the pull-up power line RTO of the sense amplifier in order to increase the sensing time efficiency during the write operation. ), The overdrive driving signal SP1 is activated to a logic level high, and after the overdriving period td1 passes, the core is connected to the pull-up power line RTO in response to the falling edge of the overdrive driving signal SP1. The normal driving drive signal SP2 for applying the voltage VCORE is activated to a logic level high.

이어서, 프리차지 신호(PCG)가 활성화 되고 일정 시간 경과후 노멀드라이빙 구동 신호(SP2)가 논리레벨 로우로 비활성화되어 센싱 동작을 마무리한다.Subsequently, the precharge signal PCG is activated, and after a predetermined time, the normal driving driving signal SP2 is deactivated to a logic level low to complete the sensing operation.

그런데, 전술과 같이 센싱 타임 효율을 증가시키기 위한 오버드라이빙 동작은 코어 전압(VCORE)의 전압 레벨을 증가시키는 것이기 때문에 승압 전압(VPP)의 전압 레벨이 불안정해지고, 이는 메모리 셀에 스트레스를 가하게되며, 저전압 제품에서 승압 전압(VPP)을 상승시켜야 하는 문제점이 된다.However, as described above, since the overdriving operation for increasing the sensing time efficiency increases the voltage level of the core voltage VCORE, the voltage level of the boost voltage VPP becomes unstable, which stresses the memory cell. In low voltage products, it is a problem to increase the boost voltage VPP.

그러나, 외부전원 전압으로 비트라인 감지증폭기를 구동하더라도 결과적으로 는 비트라인에는 코어 전압이 인가되는 것이므로, 리드 동작시 읽어들인 데이터를 다시 메모리 셀에 쓸 때의 시간인 라이트 회복 시간 및 리프레쉬 시간을 개선시킬 필요성이 요구되고 있다.However, even if the bit line sense amplifier is driven with an external power supply voltage, the core voltage is applied to the bit line as a result, thereby improving the write recovery time and the refresh time, which is the time when the data read during the read operation is written back to the memory cell. There is a need for it.

그리고, 코어 전압(VCORE)이 일정 레벨로 유지되는 한, 전압 측면에서의 개선의 방법을 갖고 이를 테스트하기도 쉽지 않다.As long as the core voltage VCORE is maintained at a constant level, it is not easy to test it with a method of improvement in terms of voltage.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 테스트 모드에서 라이트 회복 시간 및 리프레쉬 시간을 개선시키는 반도체 메모리 소자 및 비트라인 감지증폭기 구동방법을 제공하는 것을 그 목적으로 한다.The present invention has been proposed to solve the above problems of the prior art, and an object thereof is to provide a method for driving a semiconductor memory device and a bit line sense amplifier which improves a write recovery time and a refresh time in a test mode.

상기의 기술적 과제를 달성하기 위한 본 발명의 일측면에 따르면, 풀업 전원라인과 풀다운 전원라인을 구비하여 비트라인에 실린 데이터를 감지 및 증폭하기 위한 비트라인 감지증폭기, 액티브 커맨드 및 프리차지 커맨드를 받아 제1 감지증폭기 인에이블 신호와 제2 감지증폭기 인에이블 신호 - 상기 제1 감지증폭기 인에이블 신호보다 일정 시간만큼 먼저 비활성화되는 신호 - 를 생성하기 위한 뱅크 제어부, 상기 제1 및 제2 감지증폭기 인에이블 신호와 테스트 모드 신호에 응답하여 제1 감지증폭기 인에이블 신호의 활성화 구간 초기 및 말기에서 각각 활성화되는 오버 드라이빙 제어신호와, 나머지 구간에서 활성화되는 노말 드라이빙 제어신호를 생성하기 위한 감지증폭기 전원라인 구동 제어부, 상기 오버 드라이빙 제어신호에 응답하여 상기 비트라인 감지증폭기의 풀업 전원라인을 오버 드라이빙 전압으로 구동하기 위한 제1 드라이버 및 상기 노말 드라이빙 제어신호에 응답하여 상기 비트라인 감지증폭기의 풀업 전원라인을 노말 드라이빙 전압으로 구동하기 위한 제2 드라이버를 구비하여, 테스트 모드에서는 제1 감지증폭기 인에이블 신호의 활성화 구간 초기 및 말기에서 상기 비트라인 감지증폭기의 풀업 전원라인에 대한 오버 드라이빙을 수행하고, 노말 모드에서는 제1 감지증폭기 인에이블 신호의 활성화 구간 초기에만 오버 드라이빙을 수행하는 것을 특징으로 하는 반도체 메모리 소자를 제공한다.According to an aspect of the present invention for achieving the above technical problem, and having a pull-up power line and a pull-down power line to receive a bit line detection amplifier, an active command and a precharge command for detecting and amplifying data carried on the bit line A bank controller for generating a first sense amplifier enable signal and a second sense amplifier enable signal, the signal being deactivated by a predetermined time prior to the first sense amplifier enable signal, the first and second sense amplifier enable signals Sensing amplifier power line drive control unit for generating an overdriving control signal that is activated at the beginning and the end of an activation period of the first sensing amplifier enable signal and a normal driving control signal that is activated in the remaining sections in response to the signal and the test mode signal. The bit in response to the overdriving control signal. A first driver for driving the pull-up power line of the phosphorus detection amplifier to an over-driving voltage and a second driver for driving the pull-up power line of the bit line detection amplifier to the normal driving voltage in response to the normal driving control signal; In the test mode, an overdriving of the pull-up power line of the bit line sense amplifier is performed at the beginning and end of the activation period of the first sense amplifier enable signal, and in the normal mode, only in the beginning of the activation period of the first sense amplifier enable signal. Provided is a semiconductor memory device characterized by performing overdriving.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .

도 4는 본 발명의 일실시예에 따른 반도체 메모리 소자의 비트라인 감지증폭기의 구동 패스를 나타낸 블록도이다.4 is a block diagram illustrating a driving path of a bit line detection amplifier of a semiconductor memory device according to an embodiment of the present invention.

도 4를 참조하면, 감지증폭기의 구동 패스는 액티브 신호(ACT)와 프리차지 신호(PCG)를 입력으로 하는 뱅크 제어부(401), 테스트 모드 신호(TM_PCGOVD)와 뱅크 제어부(401)의 출력 신호인 감지증폭기 인에이블 신호(SAEN)와 프리차지 동작시 풀업 전원라인(RTO)에 오버드라이빙 전압인 외부 전압(VEXT)을 인가하기 위한 신호인 프리차지 오버드라이빙 신호(SAEN_PCG)를 입력으로 하는 감지증폭기 전원라인 구동 제어부(403), 감지증폭기 전원라인 구동 제어부(403)의 출력 신호로써, 풀업 전원라인(RTO)의 구동 신호인 오버드라이빙 구동 신호(SP1)와 노멀드라이빙 구동 신호(SP2), 풀다운 전원라인(SZ)의 구동 신호인 풀다운 구동 신호(SN)를 입력으로 하는 감지증폭기 전원라인 드라이버(405), 감지증폭기 전원라인 드라이버(405)의 구동 신호를 입력으로 하고, 비트라인쌍(BL, BLB)에 접속되어 비트라인쌍(BL, BLB)의 전위차를 증폭시키는 비트라인 감지증폭기(407)로 구비된다.Referring to FIG. 4, the driving path of the detection amplifier is an output signal of the bank control unit 401, the test mode signal TM_PCGOVD, and the bank control unit 401 which input the active signal ACT and the precharge signal PCG. Sense amplifier power supply that uses the sense amplifier enable signal SAEN and the precharge overdriving signal SAEN_PCG, which is a signal for applying the external voltage VEXT, which is an overdriving voltage, to the pull-up power line RTO during precharge operation. As an output signal of the line driving control unit 403 and the sensing amplifier power line driving control unit 403, the overdriving driving signal SP1, the normal driving driving signal SP2, and the pull-down power line, which are driving signals of the pull-up power line RTO, are used. The drive signals of the sense amplifier power line driver 405 and the sense amplifier power line driver 405 which input the pull-down drive signal SN, which is the drive signal of SZ, are input, and the bit line pairs BL and BLB are input. On And a bit line sense amplifier 407 connected to amplify the potential difference between the bit line pairs BL and BLB.

도 5는 도 4의 감지증폭기 전원라인 구동 제어부(403)를 나타낸 회로도이다.FIG. 5 is a circuit diagram illustrating the sense amplifier power line driving controller 403 of FIG. 4.

도 5를 참조하면, 감지증폭기 전원라인 구동 제어부(403)은 오버드라이빙 구동신호 생성부(501), 프리차지 오버드라이빙 구동신호 생성부(503), 노멀드라이빙 구동신호 생성부(505)로 구비된다. Referring to FIG. 5, the sensing amplifier power line driving controller 403 includes an overdriving driving signal generator 501, a precharge overdriving driving signal generator 503, and a normal driving driving signal generator 505. .

이때, 오버드라이빙 구동신호 생성부(501)과 프리차지 오버드라이빙 구동 신호 생성부(503)의 출력 신호는 오어 게이트(OR)로 조합되어 하나의 출력 신호로써 오버드라이빙 구동 신호(SP1)를 출력하고, 노멀드라이빙 구동 신호 생성부(505)는 노멀드라이빙 구동 신호(SP2)를 출력한다.At this time, the output signals of the overdriving driving signal generator 501 and the precharge overdriving driving signal generator 503 are combined with an or gate OR to output the overdriving driving signal SP1 as one output signal. The normal driving driving signal generator 505 outputs the normal driving driving signal SP2.

더욱 자세하게 설명하면, 오버드라이빙 구동 신호 생성부(501)는 감지증폭기 인에이블 신호(SAEN)를 제1 지연 시간 만큼 지연시키는 제1 딜레이(D1), 제1 딜레이(D1)의 출력 신호를 반전시키는 제1 인버터(INV1), 감지증폭기 인에이블 신호(SAEN)와 제1 인버터(INV1)의 출력 신호를 입력으로 하는 제1 낸드 게이트(NAND1), 제1 낸드 게이트(NAND1)의 출력 신호를 반전시키는 제2 인버터(INV2)로 구현할 수 있다.In more detail, the overdriving driving signal generator 501 inverts the output signal of the first delay D1 and the first delay D1 that delays the sense amplifier enable signal SAEN by a first delay time. Inverts the output signals of the first NAND gate NAND1 and the first NAND gate NAND1 that input the first inverter INV1, the sense amplifier enable signal SAEN, and the output signal of the first inverter INV1. The second inverter INV2 may be implemented.

그리고, 프리차지 오버드라이빙 구동 신호 생성부(503)는 프리차지 오버드라이빙 신호(SAEN_PCG)를 반전 시키는 제3 인버터(INV3), 감지증폭기 인에이블 신호(SAEN)와 테스트 모드 신호(TM_PCGOVD)와 제3 인버터(INV3)의 출력 신호를 입력으로 하는 제2 낸드 게이트(NAND2), 제2 낸드 게이트(NAND2)의 출력 신호를 반전시키는 제4 인버터(INV4), 제4 인버터(INV4)의 출력 신호를 제2 지연 시간 만큼 지연 시키는 제2 딜레이(D2), 제4 인버터(INV4)의 출력 신호와 제2 딜레이(D2)의 출력 신호를 입력으로 하는 제3 낸드 게이트(NAND3), 제3 낸드 게이트(NAND3)의 출력 신호를 반전시키는 제5 인버터(INV5)로 구현할 수 있다.In addition, the precharge overdriving driving signal generator 503 may include the third inverter INV3 for inverting the precharge overdriving signal SAEN_PCG, the sense amplifier enable signal SAEN, the test mode signal TM_PCGOVD, and the third. The second NAND gate NAND2 having the output signal of the inverter INV3 as an input, and the output signal of the fourth inverter INV4 and the fourth inverter INV4 for inverting the output signal of the second NAND gate NAND2 may be used. A third NAND gate NAND3 and a third NAND gate NAND3 that input the second delay D2 for delaying by two delay times, the output signal of the fourth inverter INV4, and the output signal of the second delay D2. It can be implemented as a fifth inverter (INV5) for inverting the output signal.

또한, 노멀드라이빙 구동 신호 생성부(505)는 감지증폭기 인에이블 신호(SAEN)를 버퍼링하는 제6 인버터(INV6)와 제7 인버터(INV7), 오버드라이빙 구동 신호(SP1)를 반전시키는 제8 인버터(INV8), 제7 인버터(INV7)의 출력 신호와 제8 인버터(INV8)의 출력 신호를 입력으로 하는 제4 낸드 게이트(NAND4), 제4 낸드 게이트(NAND4)의 출력 신호를 반전시키는 제9 인버터(INV9)로 구현할 수 있다.In addition, the normal driving driving signal generator 505 may convert the sixth inverter INV6, the seventh inverter INV7, and the overdriving driving signal SP1 to buffer the sense amplifier enable signal SAEN. And a ninth to invert the output signals of the fourth NAND gate NAND4 and the fourth NAND gate NAND4 that input the output signal of the seventh inverter INV7 and the output signal of the eighth inverter INV8. It can be implemented by the inverter INV9.

도 6은 도 5의 감지증폭기 전원라인 구동 제어부(403)를 나타낸 타이밍 다이어그램으로써, 도 5의 도면 부호를 인용하여 설명한다.FIG. 6 is a timing diagram illustrating the sensing amplifier power line driving controller 403 of FIG. 5, and will be described with reference to the reference numeral of FIG. 5.

도 6를 살펴보면, 우선 테스트 모드 신호(TM_PCGOVD)가 논리레벨 하이로 활성화된 후, 액티브 신호(ACT)에 의해 프리차지 오버드라이빙 신호(SAEN_PCG)와 감지증폭기 인에이블 신호(SAEN)가 논리레벨 하이로 활성화된다.Referring to FIG. 6, first, after the test mode signal TM_PCGOVD is activated at a logic level high, the precharge overdriving signal SAEN_PCG and the sense amplifier enable signal SAEN are driven to a logic level high by an active signal ACT. Is activated.

이어서, 감지증폭기 인에이블 신호(SAEN)를 입력받아 오버드라이빙 구동 신호 생성부(501)에서 제1 지연 시간(td1)만큼의 펄스 폭(width)을 갖는 첫 번째 오 버드라이빙 구동 신호(SP1)가 논리레벨 하이로 출력된다.Subsequently, the first amplifier driving signal SP1 having a pulse width equal to the first delay time td1 is received by the overdriving driving signal generator 501 by receiving the sense amplifier enable signal SAEN. Output at logic level high.

이후, 오버드라이빙 구동 신호(SP1)가 비활성화되는 폴링 에지에 대응하여 노멀드라이빙 구동 신호 생성부(505)의 출력 신호인 노멀드라이빙 구동 신호(SP2)가 논리레벨 하이로 활성화된다.Thereafter, the normal driving driving signal SP2, which is an output signal of the normal driving driving signal generator 505, is activated at a logic level high in response to the falling edge at which the overdriving driving signal SP1 is inactivated.

이어서, 프리차지 신호(PCG)에 의해 프리차지 오버드라이빙 신호(SAEN_PCG)가 논리레벨 로우로 비활성화되고, 이에 따라 프리차지 오버드라이빙 구동 신호 생성부(503)에서 프리차지 오버드라이빙 신호(SAEN_PCG)의 폴링 에지에 대응하여 라이징 하고 제2 지연 시간(td2)만큼 펄스폭을 갖는 프리차지 오버드라이빙을 위한 두 번째 오버드라이빙 구동 신호(SP1)가 논리레벨 하이로 활성화된다.Subsequently, the precharge overdriving signal SAEN_PCG is deactivated to a logic level low by the precharge signal PCG. Accordingly, the precharge overdriving driving signal generator 503 polls the precharge overdriving signal SAEN_PCG. The second overdriving driving signal SP1 for precharge overdriving having a pulse width corresponding to the edge and having a pulse width by the second delay time td2 is activated to a logic level high.

그리고, 오버드라이빙 구동 신호(SP1)가 활성화되는 라이징 에지에 대응하여 노멀드라이빙 구동 신호(SP2)가 논리레벨 로우로 비활성화된다.The normal driving drive signal SP2 is deactivated to a logic level low in response to the rising edge at which the overdriving driving signal SP1 is activated.

그리고, 테스트 모드 신호(PM_PCGOVD)가 논리레벨 로우로 비활성화되면, 도 3과 동일한 동작을 수행한다.When the test mode signal PM_PCGOVD is deactivated to a logic level low, the same operation as that of FIG. 3 is performed.

전술한 바와 같이, 테스트 모드에서 비트라인 감지증폭기의 오버드라이빙 동작 수행 후의 감지증폭기의 구동 시간이 끝나기 전, 즉 센싱 타임이 끝나서 워드라인이 비활성화 되기 전에 비트라인쌍(BL, BLB)의 전압 레벨을 코어 전압(VCORE)보다 높은 전압 레벨로 상승시켜줌으로써 라이트 회복 시간의 개선과 리프레쉬 동작을 종래보다 더욱 수월하게 한다.As described above, the voltage level of the pair of bit lines BL and BLB is changed before the end of the driving time of the sense amplifier after the overdriving operation of the bit line sense amplifier in the test mode, that is, before the word line is deactivated due to the end of the sensing time. By raising the voltage level higher than the core voltage VCORE, the light recovery time is improved and the refresh operation is easier than before.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.

예컨대, 전술한 실시예에서 사용된 로직의 종류 및 배치는 입력신호 및 출력 신호가 모두 하이 액티브 신호인 경우를 일례로 들어 구현한 것이므로, 신호의 액티브 극성이 바뀌면 로직의 구현예 역시 변화될 수 밖에 없으며, 이러한 구현예는 경우의 수가 너무나 방대하고, 또한 그 구현예의 변화가 본 발명이 속하는 기술분아에서 통상의 지식을 가진 자에게 있어 기술적으로 쉽게 유추될 수 있는 사항이므로 각각의 경우에 대해 직접적으로 언급하지는 않기로 한다.For example, since the type and arrangement of the logic used in the above-described embodiment is implemented as an example in which both the input signal and the output signal are high active signals, the implementation of the logic may also change when the active polarity of the signal is changed. There is no such embodiment, because the number of cases is too large, and the change in the embodiment is a matter that can be easily technically inferred by those skilled in the art of the present invention belongs directly to each case I will not mention it.

또한, 전술한 실시예에서 감지증폭기 전원라인 제어부(403)는 복수의 논리회로로 구현하는 경우를 일례로 들어 설명하였으나, 이 역시 하나의 구현예에 지나지 않는다.In addition, in the above-described embodiment, the sensing amplifier power line controller 403 has been described as an example of implementing a plurality of logic circuits, but this is also merely one implementation.

이상에서 살펴본 바와 같이, 본 발명은 테스트 모드에서 오버드라이빙 동작 후 센싱 타임이 끝나 워드라인이 비활성화되기 전에 비트라인쌍의 전압레벨을 코어 전압보다 높은 전압레벨로 상승시켜 준다.As described above, the present invention raises the voltage level of the bit line pair to a voltage level higher than the core voltage before the word line is deactivated after the sensing time ends after the overdriving operation in the test mode.

따라서, 라이트 리코버리시 코어 전압을 부분적으로 보강할 수 있어서, 라이트 리코버리 타임(tWR) 특성 개선 및 리프레쉬 시간 증가의 효과를 얻는다. 그리고, 상기 효과를 테스트 모드를 통해 간단하게 테스트 할 수 있다.Accordingly, the core voltage at the time of write recory can be partially reinforced, thereby obtaining the effect of improving the write recory time (tWR) characteristic and increasing the refresh time. In addition, the effect can be simply tested through the test mode.

Claims (8)

풀업 전원라인과 풀다운 전원라인을 구비하여 비트라인에 실린 데이터를 감지 및 증폭하기 위한 비트라인 감지증폭기;A bit line sense amplifier having a pull up power line and a pull down power line for sensing and amplifying data carried on the bit line; 액티브 커맨드 및 프리차지 커맨드를 받아 제1 감지증폭기 인에이블 신호와 제2 감지증폭기 인에이블 신호 - 상기 제1 감지증폭기 인에이블 신호보다 일정 시간만큼 먼저 비활성화되는 신호 - 를 생성하기 위한 뱅크 제어부;A bank controller configured to receive an active command and a precharge command to generate a first sense amplifier enable signal and a second sense amplifier enable signal, a signal deactivated by a predetermined time prior to the first sense amplifier enable signal; 상기 제1 및 제2 감지증폭기 인에이블 신호와 테스트 모드 신호에 응답하여 제1 감지증폭기 인에이블 신호의 활성화 구간 초기 및 말기에서 각각 활성화되는 오버 드라이빙 제어신호와, 나머지 구간에서 활성화되는 노말 드라이빙 제어신호를 생성하기 위한 감지증폭기 전원라인 구동 제어부;In response to the first and second sense amplifier enable signals and the test mode signal, an overdriving control signal activated at the beginning and the end of an activation period of the first detection amplifier enable signal, and a normal driving control signal activated in the remaining sections, respectively. A sense amplifier power line drive control unit for generating a power supply; 상기 오버 드라이빙 제어신호에 응답하여 상기 비트라인 감지증폭기의 풀업 전원라인을 오버 드라이빙 전압으로 구동하기 위한 제1 드라이버; 및A first driver for driving a pull-up power line of the bit line sense amplifier to an over driving voltage in response to the over driving control signal; And 상기 노말 드라이빙 제어신호에 응답하여 상기 비트라인 감지증폭기의 풀업 전원라인을 노말 드라이빙 전압으로 구동하기 위한 제2 드라이버를 구비하여,A second driver for driving a pull-up power line of the bit line sense amplifier to a normal driving voltage in response to the normal driving control signal; 테스트 모드에서는 제1 감지증폭기 인에이블 신호의 활성화 구간 초기 및 말기에서 상기 비트라인 감지증폭기의 풀업 전원라인에 대한 오버 드라이빙을 수행하고, 노말 모드에서는 제1 감지증폭기 인에이블 신호의 활성화 구간 초기에만 오버 드라이빙을 수행하는 것을 특징으로 하는 반도체 메모리 소자.In the test mode, overdriving of the pull-up power line of the bitline sense amplifier is performed at the beginning and the end of the activation period of the first sense amplifier enable signal, and in the normal mode, only the initial stage of the activation period of the first sense amplifier enable signal is overwritten. A semiconductor memory device, characterized in that for driving. 제1항에 있어서,The method of claim 1, 상기 감지증폭기 전원라인 구동 제어부는,The detection amplifier power line drive control unit, 상기 제1 감지증폭기 인에이블 신호에 응답하여 감지 증폭 초기 구간에서 활성화되는 제1 오버 드라이빙 제어신호를 생성하기 위한 제1 오버 드라이빙 제어신호 생성부;A first overdriving control signal generator for generating a first overdriving control signal activated in an initial stage of sense amplification in response to the first sense amplifier enable signal; 상기 제2 감지증폭기 인에이블 신호와 상기 테스트 모드 신호에 응답하여 감지 증폭 말기 구간에서 활성화되는 제2 오버 드라이빙 제어신호를 생성하기 위한 제2 오버 드라이빙 제어신호 생성부;A second overdriving control signal generator for generating a second overdriving control signal activated in a terminal end of sense amplification in response to the second sense amplifier enable signal and the test mode signal; 상기 제1 및 제2 오버 드라이빙 제어신호를 논리조합하여 상기 오버 드라이빙 제어신호로서 출력하기 위한 논리조합부; 및A logic combiner for logically combining the first and second overdriving control signals and outputting the overdriving control signals; And 상기 제1 감지증폭기 인에이블 신호 및 상기 오버 드라이빙 제어신호에 응답하여 상기 오버 드라이빙 제어신호의 비활성화 구간에서 활성화되는 상기 노말 드라이빙 제어신호를 생성하기 위한 노말 드라이빙 제어신호 생성부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.And a normal driving control signal generator configured to generate the normal driving control signal activated in an inactive period of the overdriving control signal in response to the first sense amplifier enable signal and the overdriving control signal. Memory elements. 제2항에 있어서,The method of claim 2, 상기 제1 오버 드라이빙 제어신호 생성부는,The first over driving control signal generator, 제1 감지증폭기 인에이블 신호를 지연시키기 위한 제1 딜레이;A first delay to delay the first sense amplifier enable signal; 상기 제1 딜레이의 출력 신호를 반전시키기 위한 제1 인버터;A first inverter for inverting the output signal of the first delay; 상기 제1 감지증폭기 인에이블 신호와 상기 제1 인버터의 출력 신호를 입력으로 하는 제1 낸드 게이트; 및A first NAND gate configured to receive the first sense amplifier enable signal and an output signal of the first inverter; And 상기 제1 낸드 게이트의 출력 신호를 반전시켜 상기 제1 오버 드라이빙 제어신호를 출력하기 위한 제2 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.And a second inverter configured to invert the output signal of the first NAND gate to output the first overdriving control signal. 제3항에 있어서,The method of claim 3, 상기 제2 오버 드라이빙 제어신호 생성부는,The second over driving control signal generator, 상기 제2 감지증폭기 인에이블 신호를 반전시키기 위한 제3 인버터;A third inverter for inverting the second sense amplifier enable signal; 상기 테스트 모드 신호, 상기 제2 감지증폭기 인에이블 신호, 상기 제3 인버터의 출력신호를 입력으로 하는 제2 낸드 게이트;A second NAND gate configured to receive the test mode signal, the second sense amplifier enable signal, and an output signal of the third inverter; 제2 낸드 게이트의 출력신호를 반전시키기 위한 제4 인버터;A fourth inverter for inverting the output signal of the second NAND gate; 상기 제4 인버터의 출력신호를 지연시키기 위한 제2 딜레이;A second delay for delaying the output signal of the fourth inverter; 상기 제4 인버터의 출력신호와 상기 제2 딜레이의 출력 신호를 입력으로 하는 제3 낸드 게이트; 및A third NAND gate configured to receive an output signal of the fourth inverter and an output signal of the second delay; And 제3 낸드 게이트의 출력 신호를 반전시켜 상기 제2 오버 드라이빙 제어신호를 출력하기 위한 제5 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.And a fifth inverter for inverting the output signal of the third NAND gate to output the second overdriving control signal. 제4항에 있어서,The method of claim 4, wherein 상기 논리조합부는 상기 제1 및 제2 오버 드라이빙 제어신호를 입력으로 하여 상기 오버 드라이빙 제어신호를 출력하기 위한 논리합 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 소자.And the logic combiner comprises a logic sum gate for outputting the overdriving control signal by inputting the first and second overdriving control signals. 제5항에 있어서,The method of claim 5, 상기 노멀 드라이빙 제어신호 생성부는,The normal driving control signal generator, 상기 제1 감지증폭기 인에이블 신호를 버퍼링하기 위한 제6 및 제7 인버터;Sixth and seventh inverters for buffering the first sense amplifier enable signal; 상기 오버 드라이빙 제어신호를 반전시키기 위한 제8 인버터;An eighth inverter for inverting the overdriving control signal; 상기 제7 인버터의 출력신호와 상기 제8 인버터의 출력신호를 입력으로 하는 제4 낸드 게이트; 및A fourth NAND gate configured to receive an output signal of the seventh inverter and an output signal of the eighth inverter; And 상기 제4 낸드 게이트의 출력 신호를 반전시켜 상기 노멀 드라이빙 제어신호를 출력하기 위한 제9 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.And a ninth inverter for inverting the output signal of the fourth NAND gate to output the normal driving control signal. 제1항 내지 제6항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 6, 상기 노멀 드라이빙 전압은 코어전압이고, 상기 오버 드라이빙 전압은 외부 전원전압인 것을 특징으로 하는 반도체 메모리 소자.And said normal driving voltage is a core voltage and said overdriving voltage is an external power supply voltage. 액티브 커맨드 및 프리차지 커맨드를 받아 제1 감지증폭기 인에이블 신호와 제2 감지증폭기 인에이블 신호 - 상기 제1 감지증폭기 인에이블 신호보다 일정 시간만큼 먼저 비활성화되는 신호 - 를 생성하는 단계;Receiving an active command and a precharge command to generate a first sense amplifier enable signal and a second sense amplifier enable signal, the signals being deactivated by a predetermined time prior to the first sense amplifier enable signal; 상기 제1 및 제2 감지증폭기 인에이블 신호와 테스트 모드 신호에 응답하여 제1 감지증폭기 인에이블 신호의 활성화 구간 초기 및 말기에서 각각 활성화되는 오버 드라이빙 제어신호와, 나머지 구간에서 활성화되는 노말 드라이빙 제어신호를 생성하는 단계;In response to the first and second sense amplifier enable signals and the test mode signal, an overdriving control signal activated at the beginning and the end of an activation period of the first detection amplifier enable signal, and a normal driving control signal activated in the remaining sections, respectively. Generating a; 상기 오버 드라이빙 제어신호에 응답하여 감지 증폭 초기 구간에서 상기 비트라인 감지증폭기의 풀업 전원라인을 오버 드라이빙 전압으로 구동하는 단계;Driving a pull-up power line of the bit line sense amplifier to an over driving voltage in an initial period of sense amplification in response to the over driving control signal; 상기 노말 드라이빙 제어신호에 응답하여 상기 오버 드라이빙 제어신호의 비활성화 구간에서 상기 비트라인 감지증폭기의 풀업 전원라인을 노말 드라이빙 전압으로 구동하는 단계; 및Driving a pull-up power line of the bit line sense amplifier to a normal driving voltage in an inactive period of the overdriving control signal in response to the normal driving control signal; And 상기 오버 드라이빙 제어신호에 응답하여 감지 증폭 말기 구간에서 상기 비트라인 감지증폭기의 풀업 전원라인을 오버 드라이빙 전압으로 구동하는 단계를 포함하여,Driving a pull-up power line of the bit line sense amplifier to an over-driving voltage in a period of sense amplification in response to the overdriving control signal; 테스트 모드에서는 감지 증폭 초기 및 말기에서 상기 비트라인 감지증폭기의 풀업 전원라인에 대한 오버 드라이빙을 수행하고, 노말 모드에서는 감지 증폭 초기에만 오버 드라이빙을 수행하는 것을 특징으로 하는 반도체 메모리 소자의 구동방 법.And in the test mode, overdriving the pull-up power line of the bit line sense amplifier in the initial and end stages of the sense amplification, and overdriving only in the initial stage of the sense amplification in the normal mode.
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KR100792367B1 (en) * 2006-12-27 2008-01-09 주식회사 하이닉스반도체 Semiconductor memory device
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