KR100765135B1 - 액정표시장치 및 이의 제조 방법 - Google Patents
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Abstract
액정표시장치 및 이의 제조 방법이 개시되어 있다. 라인 크로스 오버 방식 박막 트랜지스터를 사용하여 화소 전극의 면적을 극대화시켜 개구율을 향상시킴과 동시에 데이터 라인과 게이트 라인의 사이에 존재하는 기생 커패시턴스를 최소화하여 신호 딜레이를 최소화하고, 라인 크로스 오버 방식 박막 트랜지스터의 특징인 에어 갭을 갖는 데이터 라인이 외부 압력에 의하여 형상이 변경되는 것을 방지한다. 이로써 액정표시장치의 휘도 및 디스플레이 특성이 크게 향상되는 효과를 갖는다.
라인 크로스 오버 타입 박막 트랜지스터, 액정표시장치
Description
도 1은 종래 일반적인 액정표시장치의 화소 중 어느 하나를 도시한 개념도이다.
도 2는 본 발명의 일실시예에 의한 액정표시장치의 화소 중 어느 하나를 도시한 개념도이다.
도 3은 본 발명의 일실시예에 의한 화소 중 라인 크로스 오버되는 부분의 평면도이다.
도 4a는 도 3의 4-4 단면으로, 본 발명의 일실시예에 의하여 투명 기판 상에 폴리 실리콘 패턴, 인터 레이어 및 게이트 라인이 형성된 것을 도시한 공정도이다.
도 4b는 본 발명의 일실시예에 의하여 폴리 실리콘의 일부를 제외하고 나머지 부분에 에어 갭 형성용막이 형성된 것을 도시한 공정도이다.
도 4c는 본 발명의 일실시예에 의하여 에어 갭 형성용막이 큐어링 된 것을 도시한 공정도이다.
도 4d는 본 발명의 일실시예에 의하여 에어 갭 형성용막이 애싱 공정에 의하여 제거되어 게이트 라인 및 데이터 라인 사이에 에어 갭이 형성된 라인 크로스 오버 방식 박막 트랜지스터를 도시한 공정도이다.
도 4e는 본 발명의 일실시예에 의하여 투명 기판에 감광성 배향막을 형성한 것을 도시한 공정도이다.
도 4f는 도 4e의 감광성 배향막의 상면에 얼라인 홈을 형성한 것을 도시한 공정도이다.
도 4g는 본 발명의 일실시예에 의하여 감광성 배향막의 상면에 감광성 스페이서를 패터닝 방식에 의하여 형성한 것을 도시한 공정도이다.
도 4h는 본 발명의 일실시예에 의하여 감광성 스페이서의 상면에 컬러 필터 기판을 조립한 상태에서 그 사이에 액정이 주입된 것을 도시한 공정도이다.
본 발명은 액정표시장치 및 이의 제조 방법에 관한 것으로, 더욱 상세하게는 투명 기판에 고 개구율(high aperture ratio) 및 작은 시그널 딜레이(small signal delay) 특성을 갖는 라인 크로스 오버 타입(Line cross-over type) 박막 트랜지스터가 후속 공정인 러빙 공정 및 스페이서 산포 공정을 진행하는 도중 파손되는 것을 방지한 액정표시장치 및 이의 제조 방법에 관한 것이다.
일반적으로, 액정표시장치(Liquid Crystal Display device; LCD device)는 전계의 세기에 따라서 광투과도가 변경되는 물질인 "액정(Liquid Crystal; LC)"을 매우 작은 면적 단위로 정밀하게 제어하여 화상, 영상, 동영상 등을 디스플레이 하는 영상 디스플레이 장치로 정의할 수 있다.
이와 같은 액정표시장치의 특성을 향상시키기 위해서는 많은 요구 조건이 필요하지만, 특히 화소(pixel)가 차지하는 면적 대비 광이 발생하는 면적으로 정의된 개구율(aperture ratio)과 시그널 딜레이는 액정표시장치의 특성을 향상시키기 위한 중요한 요구 조건들이다.
이때, 개구율이 높고 시그널 딜레이가 작을수록 액정표시장치의 특성은 향상된다.
첨부된 도 1에는 종래 액정표시장치에 형성된 무수히 많은 화소 중 어느 하나가 도시되어 있다.
여기서 말하는 화소는 빛의 3원색인 RGB 중 어느 하나를 발생하는 최소 단위로 정의된다. 물론 원하는 색상, 명도, 채도를 갖는 빛을 얻기 위해서는 RGB 색상을 발생하는 3 개의 화소를 필요로 함은 물론 화소에서의 광량을 조절함으로써 구현된다.
이와 같은 화소는 트랜지스터, 2 개의 전원 공급선 및 화소 전극을 필요로 한다. 이때, 트랜지스터는 그 크기 면에 있어 매우 작은 박막 트랜지스터(Thin Film Transistor; TFT)가 사용된다.
구체적으로 박막 트랜지스터(3)는 전계에 따라서 도체 또는 부도체 특성을 갖는 반도체층(3a), 반도체층(3a)의 상면에 일부가 형성되어 게이트 전극(1a), 게이트 전극(1a)을 절연시키며 반도체층(3a) 중 소오스 영역(3c) 및 드레인 영역(3b)이 오픈 되도록 콘택홀(미도시)이 형성된 절연막, 콘택홀을 통하여 소오스 영역(3c) 및 드레인 영역(3b)에 형성되는 소오스 전극 및 드레인 전극으로 구성된 다.
한편, 이와 같은 구성을 갖는 박막 트랜지스터(3)의 게이트 전극(1a)이 형성되는 과정에서 게이트 전극(1a)에는 게이트 전극(1a)과 일체로 형성된 게이트 라인(1)도 함께 형성된다.
또한, 박막 트랜지스터(3)의 소오스 전극 및 드레인 전극이 형성되는 과정에서 소오스 전극에는 데이터 라인(2)이 함께 형성된다. 한편, 박막 트랜지스터(3)의 드레인 전극에는 투명한 화소 전극(4)이 형성된다.
이때, 첨부된 도 1을 참조하면, 액정표시장치의 동작 특성을 좌우하는 요소인 휘도 등을 향상시키기 위해서는 화소 전극(4)의 면적은 증가시키고, 원 A에 해당하는 박막 트랜지스터(3)의 면적은 작아져야만 한다.
그러나, 도 1을 참조하면, 박막 트랜지스터(3)가 화소 전극(4)이 형성될 영역에 함께 형성되기 때문에 화소 전극(4)의 면적을 더 이상 증가시켜 개구율을 향상시키는 것은 매우 어렵다. 이는 박막 트랜지스터를 매우 작게 형성함으로써 가능하지만 박막 트랜지스터를 어느 한계 이하의 크기로 제작하는 데에는 많은 어려움이 있다.
결국, 도 1에 도시된 방법을 사용하는 액정표시장치의 경우 개구율 증가에 따른 휘도 증가 효과를 얻기는 매우 힘들다.
또한, 도 1을 참조하면, 데이터 라인(2)과 게이트 라인(1)은 박막 트랜지스터(3)에 접속되기 위해서 상호 교차된다.
이처럼 데이터 라인(2)과 게이트 라인(1)이 절연막을 사이에 두고 교차될 경 우, 전극으로 작용하는 데이터 라인(2) - 유전체로 작용하는 절연막 - 전극으로 작용하는 게이트 라인(1)의 관계에 의하여 이들에서는 기생 커패시턴스가 발생된다. 이와 같은 기생 커패시턴스는 데이터 라인과 화소 전극의 사이에서도 발생된다.
이처럼 여러 곳에서 발생되는 기생 커패시턴스는 결정적으로 데이터 라인(2)에서의 신호 지연(signal delay)을 유발시켜 액정표시장치에서의 디스플레이 특성을 크게 저하시킨다.
결과적으로, 도 1에서 도시된 바와 같은 종래 화소 구조로는 휘도 향상에 치명적인 결함을 갖고 있으며, 신호 지연 등의 문제에 의한 디스플레이 품질 저하가 발생되는 문제점을 갖는다.
따라서, 본 발명은 이와 같은 종래 문제점을 감안한 것으로써, 본 발명의 제 1 목적은 개구율을 최대화하여 휘도 특성을 개선함은 물론 신호 지연을 최소화하여 디스플레이 특성을 크게 향상시키고, 이를 수행하는 과정에서 빈번하게 발생하는 박막 트랜지스터의 파손까지도 방지한 액정표시장치를 제공함에 있다.
또한, 본 발명의 제 2 목적은 개구율을 최대화하여 휘도 특성을 개선함은 물론 신호 지연을 최소화하여 디스플레이 특성을 크게 향상시키고, 이를 수행하는 과정에서 빈번하게 발생하는 박막 트랜지스터의 파손까지도 방지한 액정표시장치의 제조 방법을 제공함에 있다.
이와 같은 본 발명의 제 1 목적을 구현하기 위한 액정표시장치는 매트릭스 형태로 배열된 반도체 패턴, 반도체 패턴의 상면을 지나가는 게이트 라인, 게이트 라인과 직교하며 반도체 패턴 중 소오스 영역에만 결합되고 게이트 라인과 에어 갭(air gap)이 형성되도록 반도체층의 상부로 바이 패스되는 데이터 라인 및 반도체층 중 드레인 영역과 결합되는 화소 전극을 포함하는 픽셀이 매트릭스 형태로 구현된 TFT 기판; TFT 기판의 상면에 형성되는 감광성 배향막(align film), 감광선 배향막에 형성되는 배향 홈(align groove), 배향막의 상면중 픽셀이 형성된 부분을 제외한 나머지 영역에 패터닝에 의하여 형성된 감광성 스페이서, 감광성 스페이서에 의하여 상기 TFT 기판과 일정 갭이 유지되도록 결합되는 컬러 필터 기판 및 TFT 기판과 컬러 필터 기판의 사이에 주입되는 액정을 포함하는 것을 특징으로 한다.
또한, 본 발명의 제 2 목적을 구현하기 위한 액정표시장치의 제조 방법은 매트릭스 형태로 배열된 반도체 패턴을 형성, 상기 반도체 패턴의 상면을 지나가는 게이트 라인을 형성, 상기 게이트 라인과 직교하며 반도체 패턴 중 소오스 영역에만 결합되고 게이트 라인과 에어 갭(air gap)이 형성되도록 반도체층의 상부로 바이 패스되는 데이터 라인을 형성 및 반도체 패턴 중 드레인 영역과 결합되는 화소 전극을 포함하는 픽셀이 매트릭스 형태로 구현된 TFT 기판, TFT 기판의 상면에 감광성 배향막(align film)을 형성하는 단계, 감광선 배향막에 사진 식각 공정에 의하여 배향 홈(align groove)을 형성하는 단계, 배향막의 상면중 상기 픽셀이 형성된 부분을 제외한 나머지 영역에 패터닝에 의하여 감광성 스페이서를 형성하는 단계, 감광성 스페이서에 의하여 상기 TFT 기판과 일정 갭이 유지되도록 컬러 필터 기판을 조립하는 단계 및 TFT 기판과 상기 컬러 필터 기판의 사이에 주입되는 액정 을 포함하는 것을 특징으로 한다.
본 발명에 의하면 개구율을 극대화시켜 휘도를 향상시킴은 물론 기생 커패시턴스에 의한 신호 딜레이를 최소화함은 물론 후속 공정인 러빙 공정 및 스페이서 산포 공정과 같은 액정 공정에서 박막 트랜지스터의 일부가 파손되는 것을 방지함으로써 고품질 디스플레이를 수행할 수 있는 효과를 갖는다.
이하, 본 발명의 일실시예에 의한 액정표시장치 및 액정표시장치의 제조 방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.
먼저, 첨부된 도 2 또는 도 3 또는 도 4d를 참조하여, 액정표시장치의 개구율은 향상시키고 및 신호의 지연은 최소화하는 화소중 하나를 설명하면 다음과 같다.
투명한 기판에는 일실시예로 직육면체 형태를 갖으며, 장변이 도 2에 정의된 제 1 방향을 향하는 복수개의 아몰퍼스 실리콘 패턴이 매트릭스 형태로 형성된다.
이 아몰퍼스 실리콘 패턴은, 예를 들면, 요구되는 해상도가 800 ×600일 경우, 풀 컬러 디스플레이를 위해서 투명 기판에 매트릭스 형태로 800 ×600 ×3개가 형성된다.
이와 같이 해상도에 따라서 투명 기판에 형성된 복수개의 아몰퍼스 실리콘 패턴은 열처리 또는 레이저 결정화 방법 등에 의하여 전기적 특성을 향상시키기 위하여 폴리 실리콘 패턴(140)으로 재결정화 된다.
이와 같은 폴리 실리콘 패턴(140)의 상면에는 후술될 게이트 라인(110)과 절연되도록 하기 위한 인터 레이어(inter layer;115)가 형성된다. 이때 인터 레이어(115)는 폴리 실리콘 패턴(140)의 가운데 부분에만 형성되도록 하고, 폴리 실리콘 패턴(140)의 양쪽은 노출되도록 한다.
한편, 매트릭스 형태로 형성된 폴리 실리콘 패턴(140) 중 앞서 도 2에 정의된 제 1 방향과 직교하는 제 2 방향으로는 게이트 라인(110)이 형성된다. 이때, 게이트 라인(110)은 인터 레이어(115)의 상면과 접촉되면서 통과한다.
이때, 중요한 것은 게이트 라인(110)중 폴리 실리콘 패턴(140)의 상면에 형성된 인터 레이어(115)를 통과하는 게이트 라인(110)이 박막 트랜지스터의 게이트 전극(117) 역할을 수행한다는 것이다.
또한, 중요한 것은 게이트 라인(110)을 기준으로 폴리 실리콘 패턴(140)의 일측은 소오스 영역(142)이 되고, 폴리 실리콘 패턴(140)의 타측은 드레인 영역(144)이 된다는 것이다.
이처럼 폴리 실리콘 패턴(140), 인터 레이어(115), 게이트 라인(110)이 형성된 상태에서 폴리 실리콘 패턴(140)의 드레인 영역(144)에는 최대 면적을 갖는 투명한 화소 전극(135)이 형성된다.
한편, 폴리 실리콘 패턴(140)의 소오스 영역(142)에는 데이터 라인(120)의 일부가 접속되고, 데이터 라인(120)의 나머지 부분은 게이트 라인(110)으로부터 소정 거리 이격된 상부 및 폴리 실리콘 패턴(140)의 드레인 영역(144)으로부터 소정 거리 이격된 상부를 바이 패스하여 제 1 방향으로 연장된다.
이후, 다시 데이터 라인(120)은 다시 폴리 실리콘 패턴(140)과 만나게 되는데, 이때, 데이터 라인(120)은 앞서 설명한 바와 같이 소오스 영역(142)에 일부가 접속되고, 나머지 부분은 게이트 라인(110)으로부터 이격된 상부 및 폴리 실리콘 패턴(140)의 드레인 영역(144)의 상부로 바이 패스하여 제 1 방향으로 연장되는 과정을 반복한다.
이처럼 게이트 전극(117), 폴리 실리콘 패턴(140)이 데이터 라인(120)의 하부로 위치가 변경될 경우, 게이트 전극(117), 폴리 실리콘 패턴(140)이 차지하던 면적 만큼이 확보되어 화소 전극(135)의 면적을 최대화할 수 있다.
물론 데이터 라인(120)과 게이트 라인(110) 사이에 형성된 에어 갭(air gap;177)에 의하여 게이트 라인(110)과 데이터 라인(120) 사이의 기생 커패시턴스, 데이터 라인(120)과 화소 전극(135) 사이의 기생 커패시턴스 또한 최소화할 수 있다.
이와 같이 에어 갭(177)에 의하여 화소 전극(135)의 면적이 최대가 되도록 함은 물론 각종 기생 커패시턴스를 최소화하는 방식의 박막 트랜지스터를 "라인 크로스 오버 방식(Line cross-over type) 박막 트랜지스터"라 칭하기로 한다.
이하, 이와 같은 라인 크로스 오버 방식 박막 트랜지스터를 제조하는 과정을 도 4a 내지 도 4d를 참조하여 보다 구체적으로 설명하기로 한다.
첨부된 도 4a를 참조하면, 투명 기판(100)에는 약 5000Å 정도의 두께를 갖는 버퍼 옥사이드(buffer oxide;미도시)가 플라즈마 강화 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition; PECVD) 방식에 의하여 증착된다.
이어서, 약 800Å 정도의 두께를 갖는 아몰퍼스 실리콘 박막(a-si film)이 약 550℃의 온도 조건에서 저압 화학 기상 증착(Low Pressure Chemical Vapor Deposition; LPCVD) 방식으로 버퍼 옥사이드의 상면에 형성된다.
이후, 아몰퍼스 실리콘 박막은 다시 퍼네이스(furnace)에서 N2 플로우 분위기로 600℃의 온도 및 48시간 동안 재결정화(recrystallizing) 공정이 수행된다.
이로써, 아몰퍼스 실리콘 박막은 아몰퍼스 실리콘에 비하여 전기적 특성이 우수한 폴리 실리콘 박막(poly-silicon film;140)으로 결정 배열이 변경된다.
이후, 폴리 실리콘 박막의 상면에는 포토레지스트 도포 - 사진 공정 - 식각 공정을 순차적으로 거쳐 폴리 실리콘 박막은 도 4a에 도시된 바와 같이 폴리 실리콘 패턴(140)으로 패터닝된다.
이때, 폴리 실리콘 패턴(140)은 일실시예로 직육면체 형상으로 도 2에 도시된 바와 같이 투명 기판(100)상에 장변이 제 1 방향과 평행하도록 형성된다.
이어서, 사진 식각 공정에 의하여 폴리 실리콘 패턴(140)의 상면 중앙부가 오픈된 상태에서 산화 실리콘(SiO2)이 약 390℃의 온도 조건에서 약 1000Å의 두께로 형성된다. 이 박막은 인터 레이어(inter layer;115)라 불리 우는데, 후속 공정에서 형성될 게이트 라인(110)과 폴리 실리콘 패턴(140)을 절연시키는 게이트 절연막 역할을 한다.
이어서, 후술될 게이트 라인(120)이 형성될 위치를 사진 식각 공정에 의하여 확보한 상태에서 스퍼터링 공정에 의하여 투명 기판(100)의 상면에는 약 4000Å의 두께를 갖는 게이트 박막 물질이 증착된다.
이때, 게이트 라인(120)이 형성되는 위치는 도 2에 정의된 바와 같이 제 1 방향과 수직한 제 2 방향을 갖으며 폴리 실리콘 패턴(140)의 중앙에 형성된 인터 레이어(115)를 통과한다.
이로써 폴리 실리콘 패턴(140)의 상면으로는 게이트 라인(110)이 통과하는데 폴리 실리콘 패턴(140)과 게이트 라인(110)은 인터 레이어(115)에 의하여 절연된다.
이때, 게이트 라인(110) 중 인터 레이어(115)의 상면에 해당하는 부분은 게이트 전극(117)이 된다.
이후, 게이트 전극(117)을 마스크로 하여 오픈 된 폴리 실리콘 패턴(140)의 일측 영역인 소오스 영역(142) 및 폴리 실리콘 패턴(140)의 타측 영역인 드레인 영역(144)에는 이온 주입(Implantation) 공정에 의하여 인(phosphorous)이 5×1015 cm-2가 30[keV]의 조건으로 이온주입 된다.
이후, 이온주입에 따른 결정 격자 손상을 보상받기 위해서 아닐링(annealing) 공정이 수행된다.
아닐링 공정 이후에는 드레인 영역(144)에 인듐 틴 옥사이드(Indium Tin Oxide; ITO) 물질로 구성된 화소 전극(135)이 형성된다.
이후, 도 4b에 도시된 바와 같이 포토레지스트 물질이 주성분으로 이루어진 에어 갭 형성용 박막(175)이 폴리 실리콘 패턴(140)의 소오스 영역(142) 일부를 제외하고 나머지 폴리 실리콘 패턴(140)을 모두 덮는다.
도 4c에 도시된 바와 같이 에어 갭 형성용 박막(175)은 소정 온도에서 큐어 링(curing)이 수행되어 에어 갭 형성용 박막(175)의 에지가 부드러운 곡선을 갖도록 가공된다.
이와 같은 상태에서 포토레지스트 공정 및 사진 공정이 수행되어 후술될 데이터 라인(120)이 형성될 부분만이 노출되고, 나머지 영역은 포토레지스트에 의하여 모두 가려진다.
이때, 데이터 라인(120)이 형성된 위치는 도 2에 정의된 바와 같이 제 1 방향을 갖고, 폴리 실리콘 패턴(140)과 완전히 오버랩 되는 곳이다.
이후, 스퍼터링 방식에 의하여 데이터 라인(120)이 형성되는데, 이로써 데이터 라인(120)의 일부는 에어 갭 형성용 박막(175)에 의하여 가려지지 않는 폴리 실리콘 패턴(140)의 소오스 영역(144)에 형성되고 나머지는 에어 갭 형성용 박막(175)의 상부를 지나가게 된다.
이후, 도 4d에 도시된 바와 같이 에어 갭 형성용 박막(175)은 O2 플라즈마를 사용하는 애싱 공정에 의하여 제거된다. 이로써 데이터 라인(120)의 하부로는 에어 갭 형성용 박막(175)이 차지하던 공간만큼의 빈 공간 즉, 에어 갭(air gap)이 형성됨은 물론 게이트 라인(110) 및 화소 전극(135)의 일부가 지나가게 된다. 이미 앞에서 이와 같은 공정에 의하여 앞서 설명한 구조를 갖는 박막 트랜지스터를 "라인 크로스 오버 방식 트랜지스터"라 정의한 바 있다.
이와 같은 구성을 갖는 라인 크로스 오버 방식 박막 트랜지스터가 형성된 투명 기판(100)의 상면에 액정을 배향하기 위한 폴리이미드 재질의 배향막을 형성 하고, 배향막에는 배향 홈을 형성한 상태에서 배향막을 러빙 천 및 러빙 롤러에 의하여 마찰 방식으로 수행할 경우, 에어 갭(177)을 형성하는 역할을 하는 데이터 라(120)인 부분에 과도한 압력이 가해져 에어 갭(177) 부분에 해당하는 데이터 라인(120)이 무너져 내리거나 찌그러져 단선 또는 쇼트 되는 문제점을 갖게 된다.
또한 이와 같은 문제점은 배향막의 상면에 스페이서가 무작위로 산포 되어 에어 갭을 형성하는 역할을 하는 데이터 라인 부분에 과도한 압력을 가할 경우에도 발생한다.
이를 방지하기 위해서 본 발명에서는 도 4e에 도시된 바와 같이 에어 갭(177)을 형성하는 데이터 라인(120)까지 형성된 상태에서 투명 기판(100)의 상면에 감광성 배향막 형성 물질을 균일하게 도포하여 감광성 배향막(align film;180)이 형성되도록 한다.
이후, 도 4f에 도시된 바와 같이 감광성 배향막(180)을 사진/노광 방식으로 패터닝하여 감광성 배향막(180)에는 액정이 배향 되기에 적합한 배향홈(align groove;185)이 형성된다. 이후, 감광성 배향막(180) 및 배향홈(185)은 후속 공정에 의하여 더 이상 광과 반응하지 않으면서 형상 변경이 발생하지 않도록 가공된다.
한편, 도 4g에 도시된 바와 같이 배향홈(185)까지 형성된 배향막(185)의 상면에는 데이터 라인(120) 중 에어 갭(177)이 형성되지 않은 곳에 소정 높이 및 소정 면적을 갖는 감광성 스페이서(spacer;190)가 형성된다.
이 감광성 스페이서(190) 역시 소정 높이를 갖는 포토레지스트 박막을 패터닝하여 형성하고, 감광성 스페이서(190)는 광과 반응하지 않으며 형상 변경이 발생 하지 않도록 가공된다.
이후, 도 4h에 도시된 바와 같이 투명 기판(100)에는 컬러 필터 기판(220)이 정확하게 조립된 상태에서 투명 기판(100)과 컬러 필터 기판(220)의 사이에는 전계 즉, 화소 전극(135)과 컬러 필터 기판(220)의 공통 전극(210) 사이에 형성된 전계의 세기에 따라서 광투과도가 변경되는 액정(200)이 주입된다.
이상에서 상세하게 설명한 바에 의하면, 개구율을 극대화시킴은 물론 기생 커패시턴스에 의한 신호 딜레이를 최소화함은 물론 후속 공정인 러빙 공정 및 스페이서 산포 공정과 같은 액정 공정에서 박막 트랜지스터의 일부가 파손되는 것을 방지함으로써 고품질 디스플레이를 수행할 수 있는 효과를 갖는다.
Claims (6)
- 매트릭스 형태로 배열된 반도체 패턴, 상기 반도체 패턴의 상면을 지나가는 게이트 라인, 상기 게이트 라인과 직교하며 상기 반도체 패턴의 일측에 형성된 소오스 영역에 결합되고 상기 게이트 라인과 에어 갭(air gap)이 형성되도록 상기 반도체 패턴의 상부로 바이 패스되는 데이터 라인 및 상기 반도체 패턴의 타측에 형성된 드레인 영역과 결합되는 화소 전극을 포함하는 픽셀이 매트릭스 형태로 구현된 TFT 기판;상기 TFT 기판의 상면에 형성되는 감광성 배향막(align film);상기 감광성 배향막에 형성되는 배향홈(align groove);상기 배향막의 상면중 상기 픽셀이 형성된 부분을 제외한 나머지 영역에 패터닝에 의하여 형성된 감광성 스페이서;상기 감광성 스페이서에 의하여 상기 TFT 기판과 일정 갭이 유지되도록 결합되는 컬러 필터 기판; 및상기 TFT 기판과 상기 컬러 필터 기판의 사이에 주입되는 액정을 포함하는 것을 특징으로 하는 액정표시장치.
- 제 1 항에 있어서, 상기 감광성 배향막은 포토레지스트 물질인 것을 특징으로 하는 액정표시장치.
- 제1 항에 있어서, 상기 감광성 스페이서는 포토레지스트 물질인 것을 특징으로 하는 액정표시장치.
- ⅰ) a) 매트릭스 형태로 배열된 반도체 패턴을 형성, b) 상기 반도체 패턴의 상면을 지나가는 게이트 라인을 형성, c) 상기 게이트 라인과 직교하며 상기 반도체 패턴의 일측에 형성된 소오스 영역에만 결합되고 상기 게이트 라인과 에어 갭(air gap)이 형성되도록 상기 반도체 패턴의 상부로 바이 패스되는 데이터 라인을 형성 및 d) 상기 반도체 패턴의 일측에 형성된 드레인 영역과 결합되는 화소 전극을 포함하는 픽셀이 매트릭스 형태로 구현된 TFT 기판을 제조하는 단계;ⅱ) 상기 TFT 기판의 상면에 감광성 배향막(align film)을 형성하는 단계;ⅲ) 상기 감광선 배향막에 사진 식각 공정에 의하여 배향홈(align groove)을 형성하는 단계;ⅳ) 상기 배향막의 상면중 상기 픽셀이 형성된 부분을 제외한 나머지 영역에 패터닝에 의하여 감광성 스페이서를 형성하는 단계;ⅴ) 상기 감광성 스페이서에 의하여 상기 TFT 기판과 일정 갭이 유지되도록 컬러 필터 기판을 조립하는 단계; 및ⅵ) 상기 TFT 기판과 상기 컬러 필터 기판의 사이에 주입되는 액정을 포함하는 것을 특징으로 하는 액정표시장치의 제조 방법.
- 제 4 항에 있어서, 상기 감광성 배향막은 포토레지스트 물질로 제작되는 것 을 특징으로 하는 액정표시장치의 제조 방법.
- 제 4 항에 있어서, 상기 감광성 스페이서는 포토레지스트 물질로 제작되는 것을 특징으로 하는 액정표시장치의 제조 방법.
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