KR100762911B1 - Method of manufacturing semiconductor device - Google Patents
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Abstract
본 발명은 게이트 금속물질에 형성된 균열에 따른 결함 발생을 근본적으로 해결할 수 있는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은,반도체기판의 게이트 형성 영역을 식각하여 상기 기판 내에 홈을 형성하는 단계와, 상기 홈을 포함한 기판 전면 상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막이 형성된 상기 홈이 매립되도록 상기 게이트 절연막 상에 폴리실리콘막을 형성하는 단계와, 상기 폴리실리콘막 상에 금속-실리사이드막과 하드마스크막을 차례로 형성하는 단계와, 상기 하드마스크막, 게이트 금속-실리사이드막과 폴리실리콘막 및 게이트 절연막을 식각하여 상기 홈을 포함한 기판 상에 게이트를 형성하는 단계를 포함하는 반도체 소자의 제조방법에 있어서, 상기 금속-실리사이드막을 형성하는 단계는, 제1금속-실리사이드막을 증착하는 단계; 상기 제1금속-실리사이드막 표면을 개질시키기 위해 상기 제1금속-실리사이드막을 표면 처리하는 단계; 및 상기 표면 처리된 제1금속-실리사이드막 상에 제2금속-실리사이드막을 증착하는 단계로 구성되는 것을 특징으로 한다.The present invention discloses a method of manufacturing a semiconductor device that can fundamentally solve the occurrence of defects due to cracks formed in the gate metal material. The disclosed method includes etching a gate forming region of a semiconductor substrate to form a groove in the substrate, forming a gate insulating film on the entire surface of the substrate including the groove, and forming the groove on which the gate insulating film is formed. Forming a polysilicon film on the gate insulating film to be buried, sequentially forming a metal-silicide film and a hard mask film on the polysilicon film, the hardmask film, the gate metal-silicide film, a polysilicon film, A method of manufacturing a semiconductor device comprising etching a gate insulating film to form a gate on a substrate including the grooves, wherein the forming of the metal-silicide layer comprises: depositing a first metal-silicide layer; Surface treating the first metal-silicide film to modify the surface of the first metal-silicide film; And depositing a second metal-silicide film on the surface-treated first metal-silicide film.
Description
도 1a 내지 도 1d는 종래의 반도체 소자의 리세스 게이트 형성방법을 설명하기 위한 공정별 단면도.1A to 1D are cross-sectional views illustrating processes for forming a recess gate of a conventional semiconductor device.
도 2는 종래의 텅스텐실리사이드막에 발생된 균열(seam)을 보여주는 사진.Figure 2 is a photograph showing a crack (seam) generated in the conventional tungsten silicide film.
도 3a 내지 도 3h는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.3A to 3H are cross-sectional views of processes for describing a method of manufacturing a semiconductor device according to the present invention.
도 4는 본 발명에 따라 형성된 금속-실리사이드막을 보여주는 사진.4 is a photograph showing a metal-silicide film formed according to the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
21: 반도체 기판 22: 소자분리막21: semiconductor substrate 22: device isolation film
23: 희생산화막 24: 하드마스크 폴리실리콘막23: sacrificial oxide film 24: hard mask polysilicon film
25: 홈 26: 게이트절연막25: groove 26: gate insulating film
27: 폴리실리콘막 28a: 제1금속-실리사이드막27:
28b: 제2금속-실리사이드막 29: 하드마스크막 28b: second metal-silicide film 29: hard mask film
G: 게이트 30: 재산화막G: Gate 30: Property Fire Curtain
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는 게이트와 홈간의 오정렬 발생시 게이트 금속막의 이상산화 현상을 방지할 수 있는 반도체 소자의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device capable of preventing abnormal oxidation of the gate metal film when misalignment occurs between the gate and the groove.
반도체 소자의 집적도가 증가함에 따라 트랜지스터의 채널길이(channel length)가 매우 짧아지고 있다. 트랜지스터의 채널길이가 짧아짐에 따라, 트랜지스터의 문턱전압(threshold voltage)이 급격히 낮아지는 이른바 단채널효과(short channel effect)가 심해지는 문제점이 발생한다. 이처럼, 상기 트랜지스터의 문턱전압이 낮으면 트랜지스터를 열지 않은 상태에서도 트랜지스터의 채널을 통한 누설전류(leakage current)가 증가하게 되어 이로 인해, DRAM의 capacitor에 저장된 전하가 빠져나가게 되어 데이타가 소실되는 문제점이 발생하게 된다.As the degree of integration of semiconductor devices increases, the channel length of the transistor becomes very short. As the channel length of the transistor is shortened, a so-called short channel effect in which the threshold voltage of the transistor is sharply lowered occurs. As such, when the threshold voltage of the transistor is low, the leakage current through the channel of the transistor increases even when the transistor is not opened, thereby causing the charge stored in the capacitor of the DRAM to escape, thereby causing data loss. Will occur.
이에, 트랜지스터의 단채널효과를 방지하기 위해서 실리콘기판에 홈을 형성한 후, 상기 홈 상에 게이트를 형성시키는 리세스 게이트(recessd gate)에 대한 연구가 활발하게 진행되고 있다. 이러한, 리세스 게이트에 따르면, 홈 상에 게이트를 형성하는 것에 의해 채널길이를 증가시킬 수 있으므로 평면형(planar) 게이트 구조와 비교해서 단채널효과를 줄일 수 있다.Accordingly, research has been actively conducted on recessed gates in which a groove is formed on a silicon substrate and then a gate is formed on the groove to prevent short channel effects of the transistor. According to the recess gate, the channel length can be increased by forming the gate on the groove, so that the short channel effect can be reduced as compared with the planar gate structure.
한편, 소자의 집적도가 증가함에 따라 게이트 물질로써 저항이 매우 낮은 물질을 요구하고 있다. 이에, 게이트의 전극 저항 감소를 위해 텅스텐 게이트 물질로서 사용하게 되었다.On the other hand, as the degree of integration of devices increases, a material having a very low resistance is required as a gate material. Thus, it has been used as a tungsten gate material to reduce the electrode resistance of the gate.
여기서, 현재 수행되고 있는 반도체 소자의 리세스 게이트 형성방법을 도 1a 내지 도 1d를 참조하여 간략하게 설명하도록 한다.Here, a method of forming a recess gate of a semiconductor device currently being performed will be briefly described with reference to FIGS. 1A to 1D.
도 1a를 참조하면, 액티브영역을 한정하는 소자분리막(2)이 구비된 반도체기판(1)을 마련한 후, 상기 기판의 게이트 형성영역을 식각하여 상기 기판 내에 홈(3)을 형성한다.Referring to FIG. 1A, after the
도 1b를 참조하면, 상기 홈(3)을 포함한 기판 전면 상에 게이트절연막(4)을 형성한다. 그런다음, 상기 게이트절연막(4)이 형성된 상기 홈이 매립되도록 상기 게이트 절연막 상에 폴리실리콘막(5)을 증착한 후, 상기 폴리실리콘막(5) 상에 텅스텐막실리사이드막(6) 및 하드마스크막(7)을 차례로 증착한다. Referring to FIG. 1B, a
이때, 상기 폴리실리콘막(5) 형성시 상기 홈(5)으로 인해 폴리실리콘막(5) 표면에 굴곡이 발생하게 되는데, 이러한, 폴리실리콘막의 굴곡은 텅스텐실리사이드막(6) 형성시 상기 텅스텐-실리사이드막에 균열(seam)을 발생시킨다.At this time, when the
도 1c를 참조하면, 공지의 포토 및 식각공정을 통해 상기 하드마스크막(7), 텅스텐실리사이드막(6), 폴리실리콘막(5) 및 게이트 절연막(4)을 식각하여 상기 홈 및 기판 상에 게이트(10)를 형성한다.Referring to FIG. 1C, the
도 1d를 참조하면, 상기 게이트(G)를 포함한 기판 전면에 대해 식각 데미지를 보상하기 위해 산화분위기에서 열처리를 진행하는 재산화 공정을 수행하여 상기 폴리실리콘막 및 텅스텐실리사이드막의 측벽 및 기판 표면에 게이트 재산화막(11)을 형성한다.Referring to FIG. 1D, a reoxidation process of performing heat treatment in an oxidizing atmosphere to compensate for etching damage on the entire surface of the substrate including the gate G is performed to gate the sidewalls of the polysilicon film and the tungsten silicide film and the substrate surface. The
그러나, 전술한 바와 같이, 종래 기술에 따른 리세스 게이트 형성방법에서는, 폴리실리콘막 증착시 상기 홈이 있는 지역에서 폴리실리콘막이 움푹 들어가는 현상(굴곡)이 발생되는데, 이와 같이, 굴곡이 있는 폴리실리콘막 상에 텅스텐실리 사이드막(6) 증착을 하게 되면 굴곡이 있는 부분에서는 텅스텐실리사이드(WSix)의 증착가스 양이 부족하게 되면서 상기 텅스텐실리사이드막의 핵이 형성되기가 어렵게 되어 상기 텅스텐실리사이드막에 균열(seam)이 발생하게 된다. However, as described above, in the recess gate forming method according to the prior art, the polysilicon film dents (bending) occurs in the grooved region during the deposition of the polysilicon film, and thus, the polysilicon having the bending When the
따라서, 상기 텅스텐실리사이드막(6)에 발생된 균열로 인하여, 도 1d에 도시된 바와 같이, 게이트(10)와 홈(3)간에 오정렬(mis-align)이 발생했을 경우, 게이트 식각시에 발생된 식각 데미지를 제거하기 위한 게이트 재산화(gate re-oxidation) 공정시, 텅스텐실리사이드막(6)에 발생된 균열을 기준으로 WSix의 부피가 적은 쪽의 텅스텐실리사이드막(6) 측벽에 비정상적으로 산화막이 형성하는 이상산화 현상(도 1d에서 A부분)이 발생하게 되며, 아울러, 양쪽에서 형성된 재산화막의 충돌에 의해 부피가 적은 쪽의 텅스텐실리사이드막이 원래 위치에서 떨어져 나오는 이탈 현상도 발생하게 된다. Therefore, when misalignment occurs between the
이처럼, 상기 텅스텐실리사이드막의 측벽에 비정상적으로 형성된 재산화막이 후속 게이트 스페이서에 노출하게 되면 전기적으로 격리되어야 할 텅스텐실리사이드막과 후속의 랜딩플러그(Landing Plug)이 접촉하게 되면서 안정적인 절연이 이루어지지 않게 된다. As such, when the reoxidation film abnormally formed on the sidewall of the tungsten silicide film is exposed to the subsequent gate spacer, the tungsten silicide film to be electrically isolated and the subsequent landing plug are not in contact with each other, thereby preventing stable insulation.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로써, 텅스텐실리사이드막 내의 균열을 완화시킬 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide a method for manufacturing a semiconductor device capable of alleviating cracks in a tungsten silicide film, which is devised to solve the above conventional problems.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 반도체기판의 게이트 형성 영역을 식각하여 상기 기판 내에 홈을 형성하는 단계; 상기 홈을 포함한 기판 전면 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막이 형성된 상기 홈이 매립되도록 상기 게이트 절연막 상에 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막 상에 금속-실리사이드막과 하드마스크막을 차례로 형성하는 단계; 상기 하드마스크막, 게이트 금속-실리사이드막과 폴리실리콘막 및 게이트 절연막을 식각하여 상기 홈을 포함한 기판 상에 게이트를 형성하는 단계;를 포함하는 반도체 소자의 제조방법에 있어서, 상기 금속-실리사이드막을 형성하는 단계는, 제1금속-실리사이드막을 증착하는 단계; 상기 제1금속-실리사이드막 표면을 개질시키기 위해 상기 제1금속-실리사이드막을 표면 처리하는 단계; 및 상기 표면 처리된 제1금속-실리사이드막 상에 제2금속-실리사이드막을 증착하는 단계;로 구성되는 반도체 소자의 제조방법을 제공한다.In order to achieve the above object, the present invention comprises the steps of forming a groove in the substrate by etching the gate forming region of the semiconductor substrate; Forming a gate insulating film on the entire surface of the substrate including the groove; Forming a polysilicon film on the gate insulating film to fill the groove in which the gate insulating film is formed; Sequentially forming a metal-silicide layer and a hard mask layer on the polysilicon layer; Forming a gate on the substrate including the groove by etching the hard mask, the gate metal-silicide layer, the polysilicon layer, and the gate insulating layer, wherein the metal-silicide layer is formed. The step may include depositing a first metal-silicide film; Surface treating the first metal-silicide film to modify the surface of the first metal-silicide film; And depositing a second metal-silicide film on the surface-treated first metal-silicide film.
여기서, 상기 금속-실리사이드막은 텅스텐실리사이드막인 것을 특징으로 한다.Here, the metal-silicide film is characterized in that the tungsten silicide film.
상기 제1금속-실리사이드막은 전체 금속-실리사이드막의 두께 대비 1/20∼1/2 두께로 증착하는 것을 특징으로 한다.The first metal-silicide layer may be deposited to a thickness of 1/20 to 1/2 of the thickness of the entire metal-silicide layer.
상기 제1 및 제2금속-실리사이드막은 WF6와 SiH4 가스, 또는, WF6와 SiH2Cl2 가스를 사용하여 증착하는 것을 특징으로 한다.The first and second metal-silicide layers may be deposited using WF 6 and SiH 4 gas or WF 6 and SiH 2 Cl 2 gas.
상기 제1 및 제2금속-실리사이드막은 온도는 300∼600℃, 압력은 0.1∼5Torr 인 조건에서 증착하는 것을 특징으로 한다.The first and second metal-silicide films are deposited under conditions of a temperature of 300 to 600 ° C. and a pressure of 0.1 to 5 Torr.
상기 제1금속-실리사이드막을 표면 처리하는 단계는, Ar, He, SiH4, SiH2Cl2 및 N2로 구성된 그룹으로부터 선택되는 어느 하나의 가스를 이용하여 플라즈마 처리하는 것을 특징으로 한다. The surface treatment of the first metal-silicide layer may include plasma treatment using any one gas selected from the group consisting of Ar, He, SiH 4 , SiH 2 Cl 2, and N 2 .
상기 플라즈마 처리는 RF 파워를 100∼2000Ｗ로 하면서 수행하는 것을 특징으로 한다.The plasma treatment is performed while the RF power is set to 100 to 2000 Hz.
상기 제1금속-실리사이드막을 표면 처리하는 단계는, 상기 제1금속-실리사이드막의 표면에 SiH4, WF6 및 SiH2Cl2 가스로 구성된 그룹으로부터 선택되는 어느 하나의 가스를 플로우하는 것을 특징으로 한다.The surface treating of the first metal-silicide layer may include flowing one gas selected from the group consisting of SiH 4 , WF 6, and SiH 2 Cl 2 gas onto the surface of the first metal-silicide layer. .
상기 제1금속-실리사이드막의 가스 플로우 하는 것은 10∼1000sccm 의 유량을 갖으며, 0.1∼5Torr의 압력 조건하에 수행하는 것을 특징으로 한다.The gas flow of the first metal-silicide layer has a flow rate of 10 to 1000 sccm and is performed under a pressure condition of 0.1 to 5 Torr.
상기 금속-실리사이드막을 형성하는 단계를 적어도 2회 이상 반복적으로 수행하는 것을 특징으로 한다.Forming the metal-silicide film is characterized in that it is repeatedly performed at least two or more times.
상기 게이트를 형성하는 단계 후, 상기 게이트를 포함한 기판 결과물에 대해 재산화 공정을 수행하는 단계;를 더 포함하는 것을 특징으로 한다.And after the forming of the gate, performing a reoxidation process on the substrate resultant including the gate.
또한, 본 발명은 반도체기판의 게이트 형성 영역을 식각하여 상기 기판 내에 홈을 형성하는 단계; 상기 홈을 포함한 기판 전면 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막이 형성된 상기 홈이 매립되도록 상기 게이트 절연막 상에 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막 상에 금속-실리사이드막과 하드마스크막을 차례로 형성하는 단계; 상기 하드마스크막, 게이트 금속-실리사이드막과 폴리실리콘막 및 게이트 절연막을 식각하여 상기 홈을 포함한 기판 상에 게이트를 형성하는 단계;를 포함하는 반도체 소자의 제조방법에 있어서, 상기 금속-실리사이드막을 형성하는 단계는, 제1금속-실리사이드막을 증착하는 단계; 상기 제1금속-실리사이드막 표면을 개질시키기 위해 상기 제1금속-실리사이드막 표면을 Ar, He, SiH4, SiH2Cl2 및 N2로 구성된 그룹으로부터 선택되는 어느 하나의 가스를 이용하여 플라즈마 처리하는 단계; 및 상기 플라즈마 처리된 제1금속-실리사이드막 상에 제2금속-실리사이드막을 증착하는 단계;로 구성되는 반도체 소자의 제조방법을 제공한다.In addition, the present invention comprises the steps of forming a groove in the substrate by etching the gate forming region of the semiconductor substrate; Forming a gate insulating film on the entire surface of the substrate including the groove; Forming a polysilicon film on the gate insulating film to fill the groove in which the gate insulating film is formed; Sequentially forming a metal-silicide layer and a hard mask layer on the polysilicon layer; Forming a gate on the substrate including the groove by etching the hard mask, the gate metal-silicide layer, the polysilicon layer, and the gate insulating layer, wherein the metal-silicide layer is formed. The step may include depositing a first metal-silicide film; Plasma treatment of the first metal-silicide film surface using any one gas selected from the group consisting of Ar, He, SiH 4 , SiH 2 Cl 2 and N 2 to modify the surface of the first metal-silicide film Doing; And depositing a second metal-silicide film on the plasma-treated first metal-silicide film.
여기서, 상기 금속-실리사이드막은 텅스텐실리사이드막인 것을 특징으로 한다. Here, the metal-silicide film is characterized in that the tungsten silicide film.
상기 제1금속-실리사이드막은 전체 금속-실리사이드막의 두께 대비 1/20∼1/2 두께로 증착하는 것을 특징으로 한다.The first metal-silicide layer may be deposited to a thickness of 1/20 to 1/2 of the thickness of the entire metal-silicide layer.
상기 플라즈마 처리는 RF 파워를 100∼2000Ｗ로 하면서 수행하는 것을 특징으로 한다. The plasma treatment is performed while the RF power is set to 100 to 2000 Hz.
상기 제1 및 제2금속-실리사이드막은 WF6 와 SiH4 가스, 또는, WF6와 SiH2Cl2 가스를 사용하여 증착하는 것을 특징으로 한다.The first and second metal-silicide layers are WF 6 And SiH 4 gas or WF 6 and SiH 2 Cl 2 gas.
상기 제1 및 제2금속-실리사이드막은 온도는 300∼600℃, 압력은 0.1∼5Torr인 조건에서 증착하는 것을 특징으로 한다.The first and second metal-silicide films are deposited under conditions of a temperature of 300 to 600 ° C. and a pressure of 0.1 to 5 Torr.
상기 금속-실리사이드막을 형성하는 단계를 적어도 2회 이상 반복적으로 수행하는 것을 특징으로 한다.Forming the metal-silicide film is characterized in that it is repeatedly performed at least two or more times.
상기 게이트를 형성하는 단계 후, 상기 게이트를 포함한 기판 결과물에 대해 재산화 공정을 수행하는 단계;를 더 포함하는 것을 특징으로 한다.And after the forming of the gate, performing a reoxidation process on the substrate resultant including the gate.
게다가, 본 발명은 반도체기판의 게이트 형성 영역을 식각하여 상기 기판 내에 홈을 형성하는 단계; 상기 홈을 포함한 기판 전면 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막이 형성된 상기 홈이 매립되도록 상기 게이트 절연막 상에 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막 상에 금속-실리사이드막과 하드마스크막을 차례로 형성하는 단계; 상기 하드마스크막, 게이트 금속-실리사이드막과 폴리실리콘막 및 게이트 절연막을 식각하여 상기 홈을 포함한 기판 상에 게이트를 형성하는 단계;를 포함하는 반도체 소자의 제조방법에 있어서, 상기 금속-실리사이드막을 형성하는 단계는, 제1금속-실리사이드막을 증착하는 단계; 상기 제1금속-실리사이드막 표면을 개질시키기 위해 상기 제1금속-실리사이드막 표면에 SiH4, WF6 및 SiH2Cl2 가스로 구성된 그룹으로부터 선택되는 어느 하나의 가스를 플로우하는 단계; 및 상기 가스 플로우된 제1금속-실리사이드막 상에 제2금속-실리사이드막을 증착하는 단계;로 구성되는 반도체 소자의 제조방법을 제공한다.In addition, the present invention includes etching a gate forming region of a semiconductor substrate to form a groove in the substrate; Forming a gate insulating film on the entire surface of the substrate including the groove; Forming a polysilicon film on the gate insulating film to fill the groove in which the gate insulating film is formed; Sequentially forming a metal-silicide layer and a hard mask layer on the polysilicon layer; Forming a gate on the substrate including the groove by etching the hard mask, the gate metal-silicide layer, the polysilicon layer, and the gate insulating layer, wherein the metal-silicide layer is formed. The step may include depositing a first metal-silicide film; SiH 4 , WF 6 and SiH 2 Cl 2 on the surface of the first metal-silicide layer to modify the surface of the first metal-silicide layer Flowing any gas selected from the group consisting of gases; And depositing a second metal-silicide film on the gas-flowed first metal-silicide film.
여기서, 상기 금속-실리사이드막은 텅스텐실리사이드막인 것을 특징으로 한다.Here, the metal-silicide film is characterized in that the tungsten silicide film.
상기 제1금속-실리사이드막은 전체 금속-실리사이드막의 두께 대비 1/20∼ 1/2 두께로 증착하는 것을 특징으로 한다.The first metal-silicide film may be deposited to a thickness of 1/20 to 1/2 of the thickness of the entire metal-silicide film.
상기 제1금속-실리사이드막의 가스 플로우 하는 것은 10∼1000sccm 의 유량을 갖으며, 0.1∼5Torr의 압력 조건하에 수행하는 것을 특징으로 한다.The gas flow of the first metal-silicide layer has a flow rate of 10 to 1000 sccm and is performed under a pressure condition of 0.1 to 5 Torr.
상기 제1 및 제2금속-실리사이드막은 WF6 와 SiH4 가스, 또는, WF6와 SiH2Cl2 가스를 사용하여 증착하는 것을 특징으로 한다.The first and second metal-silicide layers are WF 6 And SiH 4 gas or WF 6 and SiH 2 Cl 2 gas.
상기 제1 및 제2금속-실리사이드막은 온도는 300∼600℃, 압력은 0.1∼5Torr인 조건에서 증착하는 것을 특징으로 한다.The first and second metal-silicide films are deposited under conditions of a temperature of 300 to 600 ° C. and a pressure of 0.1 to 5 Torr.
상기 금속-실리사이드막을 형성하는 단계를 적어도 2회 이상 반복적으로 수행하는 것을 특징으로 한다.Forming the metal-silicide film is characterized in that it is repeatedly performed at least two or more times.
상기 게이트를 형성하는 단계 후, 상기 게이트를 포함한 기판 결과물에 대해 재산화 공정을 수행하는 단계;를 더 포함하는 것을 특징으로 한다.And after the forming of the gate, performing a reoxidation process on the substrate resultant including the gate.
(실시예)(Example)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
먼저, 본 발명의 기술적 원리를 설명하면, 본 발명은 폴리실리콘막 상에 제1금속-실리사이드막을 증착한 후, 상기 제1금속-실리사이드막을 표면 처리하여 개질(改質), 즉, 상기 제1금속-실리사이드막 표면의 결정성을 없앤 다음, 상기 표면 처리된 제1금속-실리사이드막 상에 제2금속-실리사이드막을 증착하는 것을 특징으로 한다.First, the technical principle of the present invention, the present invention is to deposit a first metal-silicide film on a polysilicon film, and then modify the surface by treating the first metal-silicide film, that is, the first After the crystallinity of the surface of the metal-silicide film is removed, a second metal-silicide film is deposited on the surface-treated first metal-silicide film.
여기서, 상기 제1금속-실리사이드막을 표면 처리하는 공정은, 먼저, Ar, He, SiH4, SiH2Cl2 및 N2로 구성된 그룹으로부터 선택되는 어느 하나의 가스를 이용해서 상기 제1금속-실리사이드막 표면을 플라즈마 처리하는 방식으로 진행되거나, 또는, SiH4, WF6 및 SiH2Cl2 가스로 구성된 그룹으로부터 선택되는 어느 하나의 가스를 플로우(flow)하는 방식으로 진행된다.Here, the step of surface-treating the first metal-silicide film, first, using the first metal-silicide using any one gas selected from the group consisting of Ar, He, SiH 4 , SiH 2 Cl 2 and N 2 . The film surface is subjected to a plasma treatment, or it is carried out by a flow of any one gas selected from the group consisting of SiH 4 , WF 6 and SiH 2 Cl 2 gases.
이렇게 하면, 상기 표면 처리된 제1금속-실리사이드막에는 새로운 실리사이드 핵이 생성하게 되면서 상기 제1금속-실리사이드막에 형성된 균열을 완화시킬 수 있게 되고, 아울러, 상기 제1금속-실리사이드막에 형성된 균열은 상기 제2금속-실리사이드막에 전달되지 못하므로 상기 제2금속-실리사이드막 내에는 균열이 발생하지 않게 된다.In this case, new silicide nuclei are generated in the surface-treated first metal-silicide layer, thereby making it possible to mitigate cracks formed in the first metal-silicide layer, and also cracks formed in the first metal-silicide layer. Since silver is not transferred to the second metal-silicide layer, cracks do not occur in the second metal-silicide layer.
따라서, 게이트의 식각 공정시 발생된 식각 데미지를 보상하기 위한 게이트 재산화 공정시, 상기 게이트와 홈간에 오정렬이 발생하더라도 상기 제1 및 제2금속-실리사이드막의 양측벽에 안정적인 재산화막을 형성할 수 있게 되어 금속-실리사이드막의 이상산화로 인해 발생되었던 문제점을 해결할 수 있다.Therefore, during the gate reoxidation process to compensate for the etch damage generated during the etching process of the gate, stable reoxidation film may be formed on both sidewalls of the first and second metal-silicide layers even if misalignment occurs between the gate and the groove. It is possible to solve the problem caused by the abnormal oxidation of the metal-silicide film.
자세하게, 도 3a 내지 도 3h는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다. 3A to 3H are cross-sectional views illustrating processes for manufacturing a semiconductor device according to an embodiment of the present invention, which will be described below.
도 3a를 참조하면, 반도체 기판(21) 내에 액티브 영역을 한정하는 소자분리막(22)을 STI(Shallow Trench Isolation) 공정을 통해 형성한다. 그런다음, 상기 기판(21) 상에 희생산화막(23)과 하드마스크 폴리실리콘막(24)을 차례로 증착한 후, 상기 하드마스크 폴리실리콘막(24)을 식각하여 게이트 형성 영역을 노출시킨다. 다음으로, 상기 하드마스크 폴리실리콘막(24)을 이용해서 상기 희생산화막(23)과 기판 부분을 식각하여 홈(25)을 형성한다. Referring to FIG. 3A, an
도 3b를 참조하면, 상기 하드마스크 폴리실리콘막 및 희생산화막이 차례로 제거된 상태에서, 상기 홈(25)을 포함한 기판 전면 상에 게이트 절연막(26)을 형성한 후, 상기 게이트 절연막(26)이 형성된 홈(25)이 매립되도록 상기 게이트 절연막(26) 상에 폴리실리콘막(27)을 증착한다. 이때, 상기 폴리실리콘막(27) 증착시 상기 홈(25)으로 인해 폴리실리콘막(27)에 굴곡이 발생하게 된다.Referring to FIG. 3B, in a state in which the hard mask polysilicon layer and the sacrificial oxide layer are sequentially removed, the
도 3c를 참조하면, 상기 폴리실리콘막(27) 상에 텅스텐실리사이드막(WSix막)으로 이루어진 제1금속-실리사이드막(28a)을 증착한다. 여기서, 상기 제1금속-실리사이드막(28a)은 300∼600℃의 온도 및 0.1∼5Torr의 압력인 조건하에 WF6와 SiH4 가스, 또는, WF6와 SiH2Cl2 가스를 사용하여 증착하도록 하며, 그 두께는, 전체 금속-실리사이드막 형성 두께의 대비 1/20∼1/2 두께로 증착한다.Referring to FIG. 3C, a first metal-
이때, 상기 폴리실리콘막(27) 표면의 굴곡으로 인해 상기 제1금속-실리사이드막(28a) 내에 균열(seam)이 발생하게 된다.At this time, a crack occurs in the first metal-
즉, 상기 제1금속-실리사이드막 증착시 상기 폴리실리콘막의 굴곡 부분에서는 제1금속-실리사이드막(28a)의 증착 가스 양이 부족하여 핵이 형성하기 어렵기 때문에 상기 제1금속-실리사이드막의 성장은 상기 폴리실리콘막의 양쪽 부분부터 시작하게 되면서 실리사이드의 결정은 폴리실리콘막의 양쪽 부분부터 우선적으로 성장하게 된다. 그 결과로, 상기 폴리실리콘막의 굴곡 부분에는 상기 폴리실리콘막의 굴곡 양쪽 부분에서 증착된 제1금속-실리사이드막의 결정들이 부딪히게 되면서, 상기 제1금속-실리사이드막(28a) 내에 균열이 발생하게 된다.That is, when the first metal-silicide film is deposited, since the amount of deposition gas of the first metal-
그런다음, 상기 제1금속-실리사이드막(28a) 표면을 개질시키기 위해 상기 제1금속-실리사이드막(28a)을 표면 처리한다.Then, the first metal-
여기서, 상기 제1금속-실리사이드막 표면을 개질시키기 위한 표면 처리 공정은 플라즈마(Plasma) 처리 공정, 또는, 가스 플로우(Flow) 공정으로 진행될 수 있다.The surface treatment process for modifying the surface of the first metal-silicide layer may be performed by a plasma treatment process or a gas flow process.
먼저, 상기 플라즈마 처리 공정으로 진행하는 경우는, 도 3d에 도시된 바와 같이, RF 파워를 100∼2000Ｗ로 하면서 Ar, He, SiH4, SiH2Cl2 또는 N2의 가스 중에서 어느 하나의 가스를 플라즈마 처리하면서 상기 제1금속-실리사이드막의 표면에 플라즈마 처리된 가스를 주입하는 방식으로 진행한다.First, when proceeding to the plasma treatment step, as shown in Fig. 3d, one of the gas of Ar, He, SiH 4 , SiH 2 Cl 2 or N 2 while the RF power is 100 ~ 2000 kW The plasma treatment is performed by injecting a plasma-treated gas into the surface of the first metal-silicide layer.
한편, 상기 가스 플로우 공정으로 진행하는 경우는, 도 3e에 도시된 바와 같이, 상기 제1금속-실리사이드막 표면에 0.1∼5Torr의 압력인 조건하에서 10∼1000sccm의 유량을 갖는 SiH4, WF6, 또는, SiH2Cl2 가스 중에서 어느 하나의 가스를 플로우 시키는 방식으로 진행된다.On the other hand, when proceeding to the gas flow process, as shown in Fig. 3e, SiH 4 , WF 6 , Or, it proceeds by flowing any one of SiH 2 Cl 2 gas.
여기서, 본 발명은 제1금속-실리사이드막(28a)의 표면에 플라즈마 처리된 가스를 주입하거나 또는 가스 플로우 공정을 수행함으로서 상기 제1금속-실리사이드막의 표면을 개질(改質)하여 결정성을 없앨 수 있다.The present invention removes crystallinity by modifying the surface of the first metal-silicide layer by injecting a plasma-treated gas or performing a gas flow process on the surface of the first metal-
그러므로, 상기 제1금속-실리사이드막(28a) 상에 후속의 제2금속-실리사이드막의 증착시 제2금속-실리사이드막의 새로운 핵(nucleation)이 형성되므로, 제2금속-실리사이드막의 증착시에는 상기 제1금속-실리사이드막(28a)에 형성된 균열이 제2금속-실리사이드막에 전달되지 못하기 때문에, 상기 제2금속-실리사이드막(28b) 내에 균열이 발생하지 않게 된다.Therefore, since a new nucleation of the second metal-silicide film is formed on the subsequent deposition of the second metal-silicide film on the first metal-
다시말하면, 상기 제1금속-실리사이드막(28a) 표면에 플라즈마 처리된 가스를 주입하거나 가스를 플로우하게 되면 최초에 폴리실리콘막의 양쪽에서 자라난 제1금속-실리사이드막 위에서 새로운 핵이 생성함으로서, 상기 제1금속-실리사이드막에 형성된 균열은 완화되며, 상기 제1금속-실리사이드막에 형성된 균열은 상기 제2금속-실리사이드막에 전달되지 못하게 되어 상기 제2금속-실리사이드막 내에는 균열이 발생하지 않게 된다.In other words, when a plasma-treated gas is injected into the surface of the first metal-
도 3f를 참조하면, 상기 표면 처리된 제1금속-실리사이드막(28a) 상에 텅스텐실리사이드막(WSix막)으로 이루어진 제2금속-실리사이드막(28b)을 증착한다. 여기서, 상기 제2금속-실리사이드막(28b)은 상기 제1금속-실리사이드막(28a)의 증착조건과 동일한 조건으로, 300∼600℃의 온도에서 0.1∼5Torr의 압력인 조건하에서 WF6 와 SiH4 가스, 또는, WF6와 SiH2Cl2 가스를 사용하여 증착한다.Referring to FIG. 3F, a second metal-
한편, 상기 제1금속-실리사이드막의 증착 공정, 그리고, 상기 제1금속-실리사이드막의 표면 처리 공정(플라즈마 또는 가스 플로우 공정) 및 상기 제2금속-실리사이드막의 증착 공정을 적어도 2번 이상 반복적으로 수행할 수 있다.Meanwhile, the deposition process of the first metal-silicide film, the surface treatment process (plasma or gas flow process) of the first metal-silicide film, and the deposition process of the second metal-silicide film may be repeatedly performed at least two times. Can be.
도 3g를 참조하면, 상기 제2금속-실리사이드막(28b) 상에 질화막 계열의 하드마스크막(29)을 증착한 후, 포토공정 및 식각공정을 통해 상기 하드마스크막(29), 제2 및 제1금속-실리사이드막(28b, 28a)과 폴리실리콘막(27) 및 게이트 절연막(26)을 식각하여 게이트(G)를 형성한다.Referring to FIG. 3G, after the nitride-based
도 3h를 참조하면, 상기 게이트 형성을 위한 식각 공정시 기판에 가해진 식각데미지를 보상하기 위해 상기 기판 결과물에 대해 산화분위기에서 열처리를 수행하는 게이트 재산화 공정을 수행하여 상기 기판 표면과 폴리실리콘막(27), 그리고, 상기 제1 및 제2금속-실리사이드막(28a,28b)의 양측벽에 재산화막(30)을 형성한다.Referring to FIG. 3H, the substrate surface and the polysilicon layer may be formed by performing a gate reoxidation process on the substrate resultant in an oxidizing atmosphere to compensate for the etch damage applied to the substrate during the etching process for forming the gate. 27) and a
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 진행하여 본 발명에 따른 반도체 소자를 제조한다.Subsequently, although not shown, a series of successive known processes are sequentially performed to manufacture the semiconductor device according to the present invention.
전술한 바와 같이, 본 발명은 게이트 금속물질 형성시 먼저, 금속-실리사이드막을 1차로 증착한 후, 상기 1차로 증착된 금속-실리사이드막을 표면 처리하여 상기 금속-실리사이드막 표면의 결정성을 없애고 나서, 상기 표면 처리된 금속-실리사이드막 상에 2차로 금속-실리사이드막 증착함으로서, 도 4에 도시된 바와 같이, 금속-실리사이드막 내의 균열 발생이 최소화됨을 볼 수 있다.As described above, in the present invention, when the gate metal material is formed, first, the metal-silicide layer is first deposited, and then the first deposited metal-silicide layer is surface treated to remove crystallinity on the surface of the metal-silicide layer. By depositing the metal-silicide film on the surface-treated metal-silicide film as a secondary, it can be seen that the occurrence of cracking in the metal-silicide film is minimized, as shown in FIG. 4.
따라서, 본 발명은 상기 게이트와 홈간에 오정렬이 발생하더라도 게이트 재산화 공정시 금속-실리사이드막의 양측벽에 안정적인 재산화막을 형성할 수 있게 되어 후속 공정의 게이트 스페이서 형성시 금속-실리사이드막에 형성된 재산화막이 게이트 스페이서 밖으로 노출되는 현상을 방지할 수 있으므로, 게이트와 후속의 랜딩플러그간의 안정적인 절연을 이행할 수 있게 된다.Therefore, the present invention can form a stable reoxidation film on both sidewalls of the metal-silicide film during the gate reoxidation process even if misalignment occurs between the gate and the groove. Since the phenomenon of being exposed out of the gate spacer can be prevented, stable insulation between the gate and the subsequent landing plug can be achieved.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified to
이상에서와 같이, 본 발명은 금속-실리사이드막을 1차로 증착한 후, 상기 금속-실리사이드막에 표면 처리, 즉, 플라즈마 처리 또는 가스 플로우를 진행한 후, 상기 표면 처리된 금속-실리사이드막에 2차로 금속-실리사이드막을 증착함으로서, 상기 1차로 증착된 금속-실리사이드막의 균열은 완화되며, 상기 2차로 증착된 금속-실리사이드막에는 균열 발생을 방지할 수 있다.As described above, according to the present invention, the metal-silicide film is first deposited, and then the metal-silicide film is subjected to surface treatment, that is, plasma treatment or gas flow, and then secondly to the surface-treated metal-silicide film. By depositing a metal-silicide film, cracking of the first-deposited metal-silicide film can be mitigated, and cracks can be prevented in the second-deposited metal-silicide film.
따라서, 본 발명은 게이트 재산화 공정시 게이트와 홈간에 오정렬이 발생하더라도 상기 금속-실리사이드막의 양측벽에 안정적인 재산화막이 형성됨에 따라 게이트와 랜딩플러간의 안정적인 절연을 이행할 수 있다.Therefore, in the present invention, even when misalignment occurs between the gate and the groove during the gate reoxidation process, a stable reoxidation film is formed on both sidewalls of the metal-silicide layer, thereby achieving stable insulation between the gate and the landing plug.
그러므로, 본 발명은 게이트 금속물질에 형성된 균열에 따른 결함 발생을 근본적으로 해결할 수 있어 소자의 수율 향상을 기대할 수 있다.Therefore, the present invention can fundamentally solve the occurrence of defects due to cracks formed in the gate metal material, and thus can improve the yield of devices.
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000060693A (en) * | 1999-03-18 | 2000-10-16 | 김영환 | Semiconductor device and method for fabricating the same |
| KR20040001959A (en) * | 2002-06-29 | 2004-01-07 | 주식회사 하이닉스반도체 | Method for fabricating WSix gate in semiconductor device |
| US6844591B1 (en) | 2003-09-17 | 2005-01-18 | Micron Technology, Inc. | Method of forming DRAM access transistors |
-
2006
- 2006-09-29 KR KR1020060096533A patent/KR100762911B1/en not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000060693A (en) * | 1999-03-18 | 2000-10-16 | 김영환 | Semiconductor device and method for fabricating the same |
| KR20040001959A (en) * | 2002-06-29 | 2004-01-07 | 주식회사 하이닉스반도체 | Method for fabricating WSix gate in semiconductor device |
| US6844591B1 (en) | 2003-09-17 | 2005-01-18 | Micron Technology, Inc. | Method of forming DRAM access transistors |
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