KR100762881B1 - A circuit of sense amplifier - Google Patents

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Abstract

본 발명은 센스앰프 회로에 관한 것으로, 비트라인 실린 데이터를 센싱 및 증폭하는 센스앰프와 센스앰프로 풀업 전압을 공급하는 풀업부와 풀다운 전압을 공급하는 풀다운부 및 풀업부의 전압을 제어하는 풀업 전압 제어부를 구비하는 센스앰프 구동부, 및 센스앰프 구동부를 제어하는 제 1, 제 2 엔모스 제어신호 및 피모스 제어신호를 생성하는 제어신호 발생부를 포함하고, 오버드라이브 전압을 풀업 드라이브 전압으로 인가하여 센스앰프의 동작을 빠르게 하며 풀업 전압을 제어전압에 의해 일정하게 유지함으로써 디스챠지 속도를 개선하여 데이터 인식률을 향상시키는 센스앰프 회로에 관한 것이다.The present invention relates to a sense amplifier circuit, and a pull-up voltage control unit for controlling voltages of a pull-up unit for supplying a pull-up voltage and a pull-up unit for supplying a pull-up voltage to a sense amplifier and a sense amplifier for sensing and amplifying bit line data. And a sense signal driver configured to generate first and second NMOS control signals and a PMOS control signal for controlling the sense amplifier driver, and applying an overdrive voltage as a pull-up drive voltage. The present invention relates to a sense amplifier circuit for improving the data recognition rate by improving the discharge speed by speeding up the operation and keeping the pull-up voltage constant by the control voltage.

Description

센스앰프 회로{A circuit of sense amplifier}A circuit of sense amplifier

도 1은 종래의 센스앰프 회로도.1 is a conventional sense amplifier circuit diagram.

도 2는 종래의 오버드라이빙 센스앰프 회로도.2 is a circuit diagram of a conventional overdriving sense amplifier.

도 3은 도 2와 관련된 동작파형도.3 is an operational waveform diagram related to FIG. 2;

도 4는 본 발명의 실시예에 따른 센스앰프 회로도.4 is a sense amplifier circuit diagram according to an embodiment of the present invention.

도 5는 센스앰프로 풀업 전압을 인가하는 노드들의 전압을 비교한 전압 파형도.5 is a voltage waveform diagram comparing voltages of nodes applying a pullup voltage to a sense amplifier.

본 발명은 센스앰프 회로에 관한 것으로, 더욱 상세하게는, 오버드라이브 전압을 풀업 드라이브 전압으로 인가하여 센스앰프의 동작을 빠르게 하며 풀업 전압을 제어전압에 의해 일정하게 유지함으로써 디스챠지 속도를 개선하여 데이터 인식률을 향상시키는 센스앰프 회로에 관한 것이다.The present invention relates to a sense amplifier circuit. More particularly, the overdrive voltage is applied as a pull-up drive voltage to speed up the operation of the sense amplifier, and the discharge speed is improved by maintaining the pull-up voltage constant by the control voltage. It relates to a sense amplifier circuit for improving the recognition rate.

도 1은 종래의 센스앰프 회로도이다.1 is a conventional sense amplifier circuit diagram.

종래의 센스앰프는, 비트라인(BL, BLB)에 실린 데이터를 센싱 및 증폭하는 센스앰프(10)와, 센스앰프로 풀업 전압을 공급하는 풀업부(11)와 풀다운 전압을 공 급하는 풀다운부(13)를 구비하고 센스앰프로 풀업과 풀다운 전압을 공급하는 센스앰프 구동부(16)와, 센스앰프 구동부를 제어하기 위한 제어신호를 발생하는 제어신호 발생부(18)를 포함하여 구성된다.The conventional sense amplifier includes a sense amplifier 10 for sensing and amplifying data carried on the bit lines BL and BLB, a pull-up unit 11 for supplying a pull-up voltage to the sense amplifier, and a pull-down unit for supplying a pull-down voltage. And a sense amplifier driver 16 for supplying pull-up and pull-down voltages to the sense amplifier, and a control signal generator 18 for generating a control signal for controlling the sense amplifier driver.

도 1의 센스앰프 동작을 살펴보면, 셀(미도시)에 저장된 데이터가 선택되면 비트라인 프리챠지 전압(VBLP)의 전위를 갖는 비트라인(BL, BLB)으로 챠지 쉐어링(charge sharing)되어 나온다. Referring to the sense amplifier operation of FIG. 1, when data stored in a cell (not shown) is selected, charge sharing is performed on bit lines BL and BLB having a potential of the bit line precharge voltage VBLP.

그리고, 센스앰프 인에이블 신호(SAEN)가 활성화되면, 제어신호 발생부(18)는 피모스 제어신호(RTO)와 엔모스 제어신호(SE)를 생성하여 센스앰프 구동부(16)로 인가한다. When the sense amplifier enable signal SAEN is activated, the control signal generator 18 generates the PMOS control signal RTO and the NMOS control signal SE and applies the generated signal to the sense amplifier driver 16.

그러면, 센스앰프 구동부(16)는 피모스 제어신호(RTO)에 의해 풀업부(13)의 풀업 드라이버용 PMOS 트랜지스터(P3)가 턴온되어 센스앰프(10)로 내부전압(VCORE)을 공급한다. 그리고, 엔모스 제어신호(SB)에 의해 풀다운부(15)의 풀다운 드라이버용 NMOS 트랜지스터(N3)가 턴온되어 센스앰프(10)로 접지전압(VSS)을 공급한다.Then, the sense amplifier driver 16 turns on the pull-up driver PMOS transistor P3 of the pull-up unit 13 by the PMOS control signal RTO to supply the internal voltage VCORE to the sense amplifier 10. The pull-down driver NMOS transistor N3 of the pull-down unit 15 is turned on by the NMOS control signal SB to supply the ground voltage VSS to the sense amplifier 10.

이에 따라, 센스앰프(10)는 비트라인(BL, BLB)에 실린 데이터를 센싱 및 증폭한다. Accordingly, the sense amplifier 10 senses and amplifies data carried on the bit lines BL and BLB.

도 1의 센스앰프는, 풀업용 드라이버로 PMOS 트랜지스터(P3)를 사용하는데 이는 풀다운용 드라이버로 사용되는 NMOS 트랜지스터(N3)에 비해 동작 속도가 느리다. 그 결과, 센스앰프의 동작이 느려지는 문제가 있었다.The sense amplifier of FIG. 1 uses a PMOS transistor P3 as a pull-up driver, which is slower in operation than the NMOS transistor N3 used as a pull-down driver. As a result, there has been a problem that the operation of the sense amplifier slows down.

이를 보완하기 위해 풀업 드라이버에 오버드라이브 전압(VDD)과 내부전압(VCORE)를 순차적으로 인가하는 오버드라이빙(overdriving) 기법이 제시된 바 있 다.In order to compensate for this, an overdriving technique that sequentially applies an overdrive voltage (VDD) and an internal voltage (VCORE) to a pull-up driver has been proposed.

도 2는 종래의 오버드라이빙 센스앰프 회로도이다.2 is a circuit diagram of a conventional overdriving sense amplifier.

도 2의 오버드라이빙 센스앰프는, 비트라인(BL, BLB)에 실린 데이터를 센싱 및 증폭하는 센스앰프(20)와, 풀업 전압을 공급하는 풀업부(23)와 풀다운 전압을 공급하는 풀다운부(25)를 구비하고 센스앰프(20)로 풀업과 풀다운 전압을 공급하는 센스앰프 구동부(26)와, 센스앰프 구동부를 제어하기 위해 제 1, 제 2 피모스 제어신호(SAP1, SAP2) 및 엔모스 제어신호(SAN)를 발생하는 제어신호 발생부(28)를 포함하여 구성된다. The overdriving sense amplifier of FIG. 2 includes a sense amplifier 20 for sensing and amplifying data carried on bit lines BL and BLB, a pull-up unit 23 for supplying a pull-up voltage, and a pull-down unit for supplying a pull-down voltage ( 25) a sense amplifier driver 26 for supplying pull-up and pull-down voltages to the sense amplifier 20, and first and second PMOS control signals SAP1 and SAP2 and NMOS for controlling the sense amplifier driver. And a control signal generator 28 for generating the control signal SAN.

도 3은 도 2의 센스앰프 동작 파형도이다.3 is a waveform diagram illustrating an operation of the sense amplifier of FIG. 2.

도 3을 참조하여 오버드라이빙 센스앰프의 동작을 살펴보면, 셀(미도시)에 저장된 데이터가 선택되면 비트라인 프리챠지 전압(VBLP)의 전위를 갖는 비트라인(BL, BLB)으로 챠지 쉐어링되어 나온다. Referring to FIG. 3, when the data stored in a cell (not shown) is selected, charge sharing is performed on the bit lines BL and BLB having the potential of the bit line precharge voltage VBLP.

그리고, 센스앰프 인에이블 신호(SAEN)가 활성화되면, 제어신호 발생부(28)는 제 1, 제 2 피모스 제어신호(SAP1, SAP2) 및 엔모스 제어신호(SAN)를 생성하여 센스앰프 구동부(26)로 인가한다.When the sense amplifier enable signal SAEN is activated, the control signal generator 28 generates the first and second PMOS control signals SAP1 and SAP2 and the NMOS control signal SAN to generate the sense amplifier driver. (26).

이때, 제 1, 제 2 피모스 제어신호(SAP1, SAP2)는 인에이블되는 시점이 순차적이다. 즉, 제 1 피모스 제어신호(SAP1)가 인에이블되었다가 디스에이블되는 시점에서 제 2 피모스 제어신호(SAP2)가 인에이블된다. At this time, the first and second PMOS control signals SAP1 and SAP2 are sequentially enabled. That is, when the first PMOS control signal SAP1 is enabled and disabled, the second PMOS control signal SAP2 is enabled.

따라서, 센스앰프 구동부(26)는 제 1, 제 2 풀업용 PMOS 트랜지스터(P4, P5)를 순차적으로 턴온시켜 오버드라이브 전압(VDD)과 내부전압(VCORE)을 순차적으로 센스앰프(20)로 공급한다. Accordingly, the sense amplifier driver 26 sequentially turns on the first and second pull-up PMOS transistors P4 and P5 to supply the overdrive voltage VDD and the internal voltage VCORE to the sense amplifier 20 sequentially. do.

그리고, 센스앰프 구동부(26)는 제 2 피모스 제어신호(SAP2)가 인에이블되는 시점에서 함께 인에이블되는 엔모스 제어신호(SAN)에 의해 풀다운용 NMOS 트랜지스터(N4)를 턴온시켜 접지 전압(VSS)을 센스앰프(20)로 공급한다.When the second PMOS control signal SAP2 is enabled, the sense amplifier driver 26 turns on the pull-down NMOS transistor N4 by the NMOS control signal SAN, which is enabled together, to ground the voltage. VSS) is supplied to the sense amplifier 20.

이에 따라, 센스앰프(20)는 비트라인(BL, BLB)에 실린 데이터를 센싱 및 증폭한다. Accordingly, the sense amplifier 20 senses and amplifies data carried on the bit lines BL and BLB.

그러나, 도 2의 오버드라이빙 센스앰프는, 제 1 피모스 제어신호(SAP1)가 활성화되는 일정한 시간 동안 계속하여 오버드라이브 전압(VDD)을 공급함으로 노드(ND2)의 전압이 내부전압(VCORE)보다 높아지게 된다. 따라서, 노드(ND2)의 전압을 내부전압(VCORE)으로 내리기 위해 디스챠지 회로(미도시)를 구비하고 디스챠지를 시켜야한다. However, the overdriving sense amplifier of FIG. 2 continuously supplies the overdrive voltage VDD for a predetermined time period when the first PMOS control signal SAP1 is activated, so that the voltage of the node ND2 is greater than the internal voltage VCORE. Will be higher. Therefore, a discharge circuit (not shown) must be provided and discharged to lower the voltage of the node ND2 to the internal voltage VCORE.

그 결과, 제품의 면적의 증가하고, 전류소모가 증대되며, 디스챠지(discharge) 속도가 느려지는 경우 데이터(예를 들면, 특히, 데이터 '0')의 인식이 나빠지는 문제점이 있었다.As a result, there has been a problem that the recognition of data (for example, data '0') becomes worse when the area of the product increases, the current consumption increases, and the discharge speed becomes slow.

따라서, 본 발명의 목적은, 오버드라이브 전압을 풀업 드라이브 전압으로 인가하여 센스앰프의 동작을 빠르게 하며 풀업 전압을 제어전압에 의해 일정하게 유지함으로써 디스챠지 속도를 개선하여 데이터 인식률을 향상시키는 센스앰프 회로를 제공하는 데 있다.Accordingly, an object of the present invention is to apply an overdrive voltage as a pull-up drive voltage to speed up the operation of the sense amplifier, and to maintain the pull-up voltage constant by the control voltage, thereby improving the discharge speed and improving the data recognition rate. To provide.

상기와 같은 목적을 달성하기 위하여, 본 발명의 센스앰프 회로는 비트라인 실린 데이터를 센싱 및 증폭하는 센스앰프와, 상기 센스앰프로 풀업 전압을 공급하는 풀업부와 풀다운 전압을 공급하는 풀다운부 및 상기 풀업부의 전압을 제어하는 풀업 전압 제어부를 구비하는 센스앰프 구동부, 및 상기 센스앰프 구동부를 제어하는 제 1, 제 2 엔모스 제어신호 및 피모스 제어신호를 생성하는 제어신호 발생부를 포함하여 구성되는 것을 특징으로 한다.In order to achieve the above object, the sense amplifier circuit of the present invention is a sense amplifier for sensing and amplifying the bit line data, a pull-up unit for supplying a pull-up voltage to the sense amplifier and a pull-down unit for supplying a pull-down voltage and the And a sense amplifier driver having a pull-up voltage controller for controlling a voltage of the pull-up unit, and a control signal generator for generating first and second NMOS control signals and PMOS control signals for controlling the sense amplifier driver. It features.

여기서, 상기 센스앰프 구동부는 상기 센스앰프로 풀업 전압을 인가하는 노드와 오버드라이브 전압 사이에 연결되고 게이트로 인가되는 상기 피모스 제어신호에 의해 상기 노드로 상기 오버드라이브 전압을 전달하는 PMOS 트랜지스터를 구비하는 풀업부와, 상기 센스앰프와 접지 전압 사이에 연결되고 게이트로 인가되는 상기 제 1 엔모스 제어신호에 의해 상기 센스앰프로 상기 접지 전압을 전달하는 제 1 NMOS 트랜지스터를 구비하는 풀다운부, 및 상기 노드에 게이트와 드레인이 연결되고 소스로 인가되는 제어전압에 의해 턴온이 제어되어 상기 노드의 전압을 일정하게 유지하는 다이오드 트랜지스터와, 제 1 전압과 상기 다이오드 트랜지스터 사이에 연결되고 게이트로 인가되는 제 2 엔모스 제어신호에 의해 제어되어 상기 다이오드 트랜지스터로 상기 제어전압을 인가하는 제 2 NMOS 트랜지스터, 및 상기 제 2 NMOS 트랜지스터와 접지 전압 사이에 연결되어 상기 제어전압을 유지시키는 저항을 구비하는 풀업 전압 제어부를 포함하는 것을 특징으로 한다.Here, the sense amplifier driver includes a PMOS transistor connected between a node applying a pull-up voltage to the sense amplifier and an overdrive voltage and transferring the overdrive voltage to the node by the PMOS control signal applied to a gate. A pull-down unit having a pull-up unit configured to transfer the ground voltage to the sense amplifier by the first NMOS control signal connected between the sense amplifier and the ground voltage and applied to a gate; A diode transistor having a gate and a drain connected to the node and controlled to be turned on by a control voltage applied to the source to maintain a constant voltage of the node, and a second voltage connected between the first voltage and the diode transistor and applied to the gate Controlled by the NMOS control signal to transfer to the diode transistor. It is connected between the NMOS transistor 2, and the first NMOS transistor 2 and the ground voltage applied to the control voltage characterized in that it comprises a pull-up voltage control section having a resistance for holding the control voltage.

상기 다이오드 트랜지스터와 상기 제 2 NMOS 트랜지스터는 같은 문턱전압을 갖는 것을 특징으로 한다.The diode transistor and the second NMOS transistor have the same threshold voltage.

상기 다이오드 트랜지스터는 NMOS 트랜지스터임을 특징으로 한다.The diode transistor is characterized in that the NMOS transistor.

상기 제어전압은 상기 제 1 전압보다 상기 제 2 NMOS 트랜지스터의 문턱전압만큼 낮은 전압임을 특징으로 한다.The control voltage may be lower than the first voltage by the threshold voltage of the second NMOS transistor.

상기 제 1 전압은 상기 오버드라이브 전압보다 낮은 전압임을 특징으로 한다.The first voltage may be lower than the overdrive voltage.

상기 제어신호 발생부는 상기 피모스 제어신호와 상기 제 2 엔모스 제어신호를 동시에 활성화시키는 것을 특징으로 한다.The control signal generation unit may simultaneously activate the PMOS control signal and the second NMOS control signal.

이하, 첨부한 도면을 참조하여 본 발명의 실시예를 상술하기로 한다. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 4는 본 발명의 실시예에 따른 센스앰프 회로도이다.4 is a sense amplifier circuit diagram according to an embodiment of the present invention.

도 4의 센스앰프는, 비트라인(BL, BLB)에 실린 데이터를 증폭하는 센스앰프(40)와, 풀업 전압을 공급하는 풀업부(43)와 풀다운 전압을 공급하는 풀다운부(45) 및 풀업부(43)의 전압을 제어하는 풀업 전압 제어부(44)를 구비하고 센스앰프로 풀업과 풀다운 전압을 공급하는 센스앰프 구동부(46)와, 센스앰프 구동부를 제어하기 위해 제 1, 제 2 엔모스 제어신호(SAN1, SAN2) 및 피모스 제어신호(SAP)를 발생하는 제어신호 발생부(48)를 포함하여 구성된다.The sense amplifier of FIG. 4 includes a sense amplifier 40 for amplifying data carried on bit lines BL and BLB, a pull-up unit 43 for supplying a pull-up voltage, a pull-down unit 45 for supplying a pull-down voltage, and a pull-up voltage. A sense amplifier driver 46 for supplying pull-up and pull-down voltages to a sense amplifier, and a first and second NMOS for controlling the sense amplifier driver; The control signal generator 48 generates the control signals SAN1 and SAN2 and the PMOS control signal SAP.

여기서, 센스앰프(40)는 종래의 센스앰프와 동일하게 2개의 PMOS 트랜지스터(P1, P2)와 2개의 NMOS 트랜지스터(N1, N2)로 이루어진 전형적인 래치형 센스앰프이다.Here, the sense amplifier 40 is a typical latch type sense amplifier composed of two PMOS transistors P1 and P2 and two NMOS transistors N1 and N2 in the same manner as the conventional sense amplifier.

그리고, 센스앰프 구동부(46)는 풀업부(43), 풀다운부(45), 및 풀업 전압 제어부(44)를 포함하여 구성된다.The sense amplifier driver 46 includes a pull-up unit 43, a pull-down unit 45, and a pull-up voltage controller 44.

여기서, 풀업부(43)는 오버드라이브 전압(VDD) 인가단과 센스앰프로 풀업 전압을 인가하는 노드(ND3) 사이에 연결되고 게이트로 인가되는 피모스 제어신호(SAP)에 의해 도통되어 센스앰프(40)로 오버드라이브 전압(VDD)을 전달하는 PMOS 트랜지스터(P6)를 구비한다.Here, the pull-up unit 43 is connected between the overdrive voltage VDD applying terminal and the node ND3 applying the pull-up voltage to the sense amplifier and is connected by the PMOS control signal SAP applied to the gate to sense the amplifier. And a PMOS transistor P6 which transfers the overdrive voltage VDD to 40.

그리고, 풀다운부(45)는 접지 전압(VSS) 인가단과 센스앰프 사이에 연결되어 게이트로 인가되는 제 1 엔모스 제어신호(SAN1)에 의해 도통되어 센스앰프로 접지 전압(VSS)을 전달하는 제 1 NMOS 트랜지스터(N7)를 구비한다.The pull-down unit 45 is connected between the ground voltage VSS applying terminal and the sense amplifier and is connected to the first NMOS control signal SAN1 that is applied to the gate to transfer the ground voltage VSS to the sense amplifier. One NMOS transistor N7 is provided.

그리고, 풀업 전압 제어부(44)는 노드(ND3)에 게이트와 드레인이 연결되고 소스로 인가되는 제어전압에 의해 턴온이 제어되어 노드(ND3)의 전압을 일정하게 유지하는 다이오드 트랜지스터(N6)와, 내부전압(VCORE) 인가단과 다이오드 트랜지스터(N6) 사이에 연결되고 게이트로 인가되는 제 2 엔모스 제어신호(SAN2)에 의해 도통되어 내부전압(VCORE) 인가단에 인가되는 내부전압(VCORE)에서 자신의 문턱전압을 뺀 전압을 제어전압으로 다이오드 트랜지스터(N6)와 연결되어 형성되는 노드에 인가하는 제 2 NMOS 트랜지스터(N7), 및 내부전압(VCORE) 인가단과 접지 전압(VSS) 인가단 사이에 연결되는 저항(R)을 구비한다.In addition, the pull-up voltage controller 44 may include a diode transistor N6 connected to a gate and a drain of the node ND3 and controlled to be turned on by a control voltage applied as a source to maintain a constant voltage of the node ND3; It is connected to the internal voltage VCORE by the second NMOS control signal SAN2 connected between the application terminal of the internal voltage VCORE and the diode transistor N6 and applied to the gate to be applied to the internal voltage VCORE. The second NMOS transistor N7 which applies a voltage obtained by subtracting the threshold voltage of the control node to a node formed by being connected to the diode transistor N6, and is connected between the internal voltage VVCORE and the ground voltage VSS applying terminal. Resistor R to be provided.

여기서, 다이오드 트랜지스터(N6)와 제 2 NMOS 트랜지스터(N7)의 문턱전압은 동일하여야 한다. Here, the threshold voltages of the diode transistor N6 and the second NMOS transistor N7 should be the same.

그리고, 제어신호 발생부(48)는 센스앰프 인에이블 신호(SAEN)가 활성화되면, 제 1, 제 2 엔모스 제어신호(SAN1, SAN2) 및 피모스 제어신호(SAP)를 생성하여 센스앰프 구동부(46)로 전달한다. When the sense amplifier enable signal SAEN is activated, the control signal generator 48 generates the first and second NMOS control signals SAN1 and SAN2 and the PMOS control signal SAP to generate the sense amplifier driver. Forward to 46.

여기서, 피모스 제어신호(SAP)와 제 2 엔모스 제어신호(SAN2)는 동시에 활성 화되는 신호이다.Here, the PMOS control signal SAP and the second NMOS control signal SAN2 are simultaneously activated signals.

도 4의 센스앰프 동작을 살펴보면, 셀(미도시)에 저장된 데이터가 선택되어 비트라인 프리챠지 전압(VBLP)의 전위를 갖는 비트라인(BL, BLB)으로 챠지 쉐어링되어 나온다. Referring to the sense amplifier operation of FIG. 4, data stored in a cell (not shown) is selected and charged and shared into bit lines BL and BLB having a potential of the bit line precharge voltage VBLP.

그리고, 센스앰프 인에이블 신호(SAEN)가 활성화되면, 제어신호 발생부(48)는 제 1, 제 2 엔모스 제어신호(SAN1, SAN2) 및 피모스 제어신호(SAP)를 생성하여 센스앰프 구동부(46)로 인가한다.When the sense amplifier enable signal SAEN is activated, the control signal generator 48 generates the first and second NMOS control signals SAN1 and SAN2 and the PMOS control signal SAP to generate the sense amplifier driver. (46).

센스앰프 구동부(46)는 동시에 활성화되는 피모스 제어신호(SAP)와 제 2 엔모스 제어신호(SAN2)에 의해 풀업부(43)의 PMOS 트랜지스터(N6)와 풀업 전압 제어부(44)의 제 2 NMOS 트랜지스터(N7)가 턴온된다. The sense amplifier driver 46 controls the PMOS transistor N6 of the pull-up unit 43 and the pull-up voltage controller 44 by the PMOS control signal SAP and the second NMOS control signal SAN2 that are simultaneously activated. The NMOS transistor N7 is turned on.

따라서, 센스앰프(40)로 인가되는 풀업 전압 즉, 노드(ND3)의 전압은 오버드라이브 전압(VDD)을 공급받아 빠르게 상승한다. 그리고, 다이오드 트랜지스터(N6)의 소스 전압 즉, 제어전압은 내부전압(VCORE)에서 제 2 NMOS 트랜지스터(N7)의 문턱전압(Vt)만큼 낮은 전압이 인가된다.Therefore, the pull-up voltage applied to the sense amplifier 40, that is, the voltage of the node ND3, rises rapidly by being supplied with the overdrive voltage VDD. The source voltage of the diode transistor N6, that is, the control voltage, is applied with a voltage lower than the threshold voltage Vt of the second NMOS transistor N7 from the internal voltage VCORE.

노드(ND3)의 전압이 내부전압(VCORE)보다 높아지면 즉, 노드(ND3)의 전압이 제어전압보다 문턱전압(Vt) 이상 차이가 발생하면, 제 2 NMOS 트랜지스터(N7)과 같은 크기의 문턱전압(Vt)을 갖는 다이오드 트랜지스터(N6)가 턴온된다.When the voltage of the node ND3 becomes higher than the internal voltage VCORE, that is, when the voltage of the node ND3 differs from the control voltage by more than the threshold voltage Vt, the threshold of the same size as that of the second NMOS transistor N7. Diode transistor N6 with voltage Vt is turned on.

따라서, 노드(ND3)는 내부전압(VCORE) 이상의 전류를 다이오드 트랜지스터(N6)와 제 2 NMOS 트랜지스터(N7) 및 저항(R)을 통해 접지 전압(VSS)으로 방출시킨다.Therefore, the node ND3 emits a current higher than the internal voltage VCORE to the ground voltage VSS through the diode transistor N6, the second NMOS transistor N7, and the resistor R.

그 결과, 센스앰프로 인가되는 풀업 전압 즉, 노드 A의 전압은, 오버드라이브 전압(VDD)을 전달받아 빠르게 내부전압(VCORE)까지 상승하고 이를 유지함으로써 센스앰프를 빠르게 구동시키고 과전류에 의한 디스챠지 회로 및 시간을 개선하여 센스앰프의 데이터 인식률을 높이는 효과가 있다.  As a result, the pull-up voltage applied to the sense amplifier, that is, the voltage of the node A, receives the overdrive voltage VDD and rapidly rises to and maintains the internal voltage VCORE, thereby rapidly driving the sense amplifier and discharging due to overcurrent. The circuit and time are improved to increase the data recognition rate of the sense amplifier.

여기서는, 노드(ND3)의 전압을 내부전압(VCORE)으로 유지하였으나, 제 2 NMOS 트랜지스터(N7)로 인가되는 내부전압(VCORE)을 프리챠지 전압(VBLP)으로 변경하는 경우, 노드(ND3)의 전압은 프리챠지 전압(VBLP)으로 유지될 수 있다. 이때의 제 2 NMOS 트랜지스터(N7)와 다이오드 트랜지스터(N6)의 문턱전압은 동일하여야 한다.Here, the voltage of the node ND3 is maintained at the internal voltage VCORE, but when the internal voltage VCORE applied to the second NMOS transistor N7 is changed to the precharge voltage VBLP, the voltage of the node ND3 is changed. The voltage may be maintained at the precharge voltage VBLP. At this time, the threshold voltages of the second NMOS transistor N7 and the diode transistor N6 should be the same.

도 5는 센스앰프로 풀업 전압을 인가하는 노드들의 전압을 비교한 전압 파형도이다. 5 is a voltage waveform diagram comparing voltages of nodes applying a pullup voltage to a sense amplifier.

그래프 A는 도 1의 경우로, 풀업 전압으로 내부전압(VCORE)을 인가하므로 노드 ND1의 전압이 내부전압(VCORE)까지 상승하는데 많은 시간이 소요됨을 볼 수 있다. In the case of graph A of FIG. 1, since the internal voltage VCORE is applied as the pull-up voltage, it can be seen that it takes a long time for the voltage of the node ND1 to rise to the internal voltage VCORE.

그리고, 그래프 B는 도 3의 경우로, 풀업 전압으로 오버드라이브 전압(VDD)과 내부전압(VCORE)을 순차적으로 인가한다. 따라서, 노드 ND2의 전압은 그래프 A에 비해 빠르게 내부전압(VCORE)까지 상승한다. 그러나, 오버드라이브 전압(VDD)까지 상승하므로 이를 내부전압(VCORE)으로 내려주기 위한 디스챠지 회로 및 디시챠지 시간이 필요하므로 데이터 인식률이 나빠질 수 있다.3, in the case of FIG. 3, the overdrive voltage VDD and the internal voltage VCORE are sequentially applied as the pull-up voltage. Therefore, the voltage of the node ND2 rises to the internal voltage VCORE faster than the graph A. However, since a discharge circuit and a discharge time are required to increase the overdrive voltage VDD to the internal voltage VCORE, the data recognition rate may be deteriorated.

반면, 그래프 C는 본 발명의 실시예인 도 4의 경우로, 풀업 전압으로 오버드 라이빙 전압(VDD)을 인가하므로 노드 ND3의 전압은 그래프 B와 같이 빠르게 내부전압(VCORE)까지 상승하고, 제어전압에 의해 노드 ND3의 전압은 내부전압(VCORE) 이상 상승하지 않는다. 따라서, 디스챠지 회로 및 디스챠지 시간이 소요되지 않음으로 면적상 이득과 함께 센스앰프의 데이터 인식률을 향상시키는 효과가 있다.On the contrary, in the case of FIG. 4, which is an embodiment of the present invention, the graph C applies the overriding voltage VDD as the pull-up voltage, and thus the voltage of the node ND3 rises to the internal voltage VCORE as quickly as the graph B, and is controlled. The voltage of the node ND3 does not rise above the internal voltage VCORE by the voltage. Accordingly, since the discharge circuit and the discharge time are not required, there is an effect of improving the data recognition rate of the sense amplifier along with the gain in area.

따라서, 본 발명에 의하면, 오버드라이브 전압을 풀업 드라이브 전압으로 인가하여 센스앰프의 동작을 빠르게 하며 풀업 전압을 제어전압에 의해 일정하게 유지함으로써 디스챠지 속도를 개선하여 데이터 인식률을 향상시키는 센스앰프 회로를 제공하는 효과가 있다.Therefore, according to the present invention, a sense amplifier circuit for improving the data recognition rate by improving the discharge speed by applying the overdrive voltage as a pull-up drive voltage to speed up the operation of the sense amplifier and keeping the pull-up voltage constant by the control voltage. It is effective to provide.

Claims (7)

비트라인 실린 데이터를 센싱 및 증폭하는 센스앰프;A sense amplifier for sensing and amplifying bit line-bearing data; 상기 센스앰프로 오버드라이브 전압을 공급하는 풀업부, 접지 전압을 공급하는 풀다운부, 및 상기 풀업부에서 상기 센스앰프로 인가되는 오버드라이브 전압을 그 보다 낮은 레벨의 풀업 전압으로 유지되도록 제어하는 풀업 전압 제어부를 구비하는 센스앰프 구동부; 및A pull-up unit for supplying an overdrive voltage to the sense amplifier, a pull-down unit for supplying a ground voltage, and a pull-up voltage for controlling an overdrive voltage applied from the pull-up unit to the sense amplifier at a lower level of pull-up voltage A sense amplifier driver having a control unit; And 상기 센스앰프 구동부를 제어하는 제 1, 제 2 엔모스 제어신호 및 피모스 제어신호를 생성하는 제어신호 발생부;A control signal generator configured to generate first and second NMOS control signals and PMOS control signals for controlling the sense amplifier driver; 를 포함하여 구성되는 것을 특징으로 하는 센스앰프 회로.A sense amplifier circuit, characterized in that comprises a. 제 1 항에 있어서,The method of claim 1, 상기 센스앰프 구동부는,The sense amplifier driver, 오버드라이브 전압 인가단과 상기 센스앰프로 풀업 전압을 인가하는 제1노드 사이에 연결되고, 게이트로 인가되는 상기 피모스 제어신호에 의해 상기 제1노드로 상기 오버드라이브 전압을 전달하는 PMOS 트랜지스터를 구비하는 풀업부;A PMOS transistor connected between an overdrive voltage applying stage and a first node applying a pull-up voltage to the sense amplifier and transferring the overdrive voltage to the first node by the PMOS control signal applied to a gate; Pull-up section; 상기 센스앰프와 접지 전압 인가단 사이에 연결되고, 게이트로 인가되는 상기 제 1 엔모스 제어신호에 의해 상기 센스앰프로 상기 접지 전압을 전달하는 제 1 NMOS 트랜지스터를 구비하는 풀다운부; 및A pull-down unit connected between the sense amplifier and a ground voltage applying terminal and having a first NMOS transistor configured to transfer the ground voltage to the sense amplifier by the first NMOS control signal applied to a gate; And 상기 제1노드에 게이트와 드레인이 연결되고 소스로 인가되는 제어전압에 의해 턴온이 제어되는 다이오드 트랜지스터와, 제 1 전압 인가단과 상기 다이오드 트랜지스터 사이에 연결되고 게이트로 인가되는 제 2 엔모스 제어신호에 의해 제어되어 상기 제1 전압 인가단에 인가되는 제1 전압에 자신의 문턱전압을 뺀 전압을 제어전압으로 상기 다이오드 트랜지스터와 연결되어 형성되는 노드에 인가하는 제 2 NMOS 트랜지스터, 및 상기 제1 전압 인가단과 상기 접지 전압 인가단 사이에 연결되는 저항을 구비하는 풀업 전압 제어부;를 구비하며, A diode transistor having a gate and a drain connected to the first node and controlled to be turned on by a control voltage applied to a source, and a second NMOS control signal connected between a first voltage applying terminal and the diode transistor and applied to a gate. A second NMOS transistor controlled by the first voltage applied to the first voltage applying terminal and subtracting a threshold voltage thereof to a node formed by being connected to the diode transistor as a control voltage, and applying the first voltage A pull-up voltage controller having a resistor connected between the terminal and the ground voltage applying terminal; 상기 다이오드 트랜지스터가 상기 제1노드에 전달되는 상기 오버드라이브 전압의 레벨이 상기 제어전압보다 자신의 문턱전압 만큼 높으면 턴온되어 상기 제1노드의 전압 레벨을 일정하게 유지함을 특징으로 하는 센스앰프 회로.And the diode transistor is turned on when the level of the overdrive voltage transmitted to the first node is higher than the control voltage by its threshold voltage to maintain a constant voltage level of the first node. 제 2 항에 있어서,The method of claim 2, 상기 다이오드 트랜지스터와 상기 제 2 NMOS 트랜지스터는 같은 문턱전압을 갖는 것을 특징으로 하는 센스앰프 회로.And the diode transistor and the second NMOS transistor have the same threshold voltage. 제 2 항에 있어서,The method of claim 2, 상기 다이오드 트랜지스터는 NMOS 트랜지스터임을 특징으로 하는 센스앰프 회로.And the diode transistor is an NMOS transistor. 삭제delete 제 2 항에 있어서,The method of claim 2, 상기 제1 전압 인가단에서 인가되는 전압은 상기 오버드라이브 전압보다 낮은 전압임을 특징으로 하는 센스앰프 회로.And a voltage applied from the first voltage applying stage is lower than the overdrive voltage. 제 1 항에 있어서,The method of claim 1, 상기 제어신호 발생부는 상기 피모스 제어신호와 상기 제 2 엔모스 제어신호를 동시에 활성화시키는 것을 특징으로 하는 센스앰프 회로.And the control signal generator activates the PMOS control signal and the second NMOS control signal simultaneously.
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