KR100749849B1 - 무선 인터넷 시스템의 하위 매체 접근 계층 장치 및 그를이용한 데이터 처리 방법 - Google Patents

무선 인터넷 시스템의 하위 매체 접근 계층 장치 및 그를이용한 데이터 처리 방법 Download PDF

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Abstract

본 발명은 무선 인터넷 시스템의 하위 매체 접근 계층 장치 및 그를 이용한 데이터 처리 방법에 관한 것이다.
이를 위하여 본 발명은, 물리 계층과 데이터 신호 및 제어 신호를 송수신하는 물리 계층 인터페이스 블록, 상위 MAC 계층과 데이터 신호 및 제어 신호를 송수신하는 상위 MAC 인터페이스 블록, 상향 링크 데이터에 필요한 복호화 작업 및 CRC 확인 작업을 수행하는 상향 링크 블록, 하향 링크 데이터에 필요한 암호화 작업 및 CRC 생성 작업을 수행하는 하향 링크 블록, 및 물리 계층 인터페이스 블록, 상위 MAC 인터페이스 블록, 상향 링크 블록 및 하향 링크 블록 사이에 전달되는 제어 정보 및 데이터를 저장하는 메모리를 포함하여 무선 인터넷 시스템에서 데이터의 암복호화 및 CRC 연산을 수행하는 하위 MAC 장치를 제공한다.
본 발명에 의하면, 하위 MAC 계층에서 상위 MAC 계층으로 전달되는 대용량의 데이터에 대하여 시간 지연 없이 암호화, 복호화 작업 수행, CRC 생성 및 확인 작업을 수행할 수 있어 대용량 데이터의 실시간 통신이 가능하다.
MAC, 매체 접근 계층, 무선 인터넷, 하위 MAC 장치, 상향 링크, 하향 링크

Description

무선 인터넷 시스템의 하위 매체 접근 계층 장치 및 그를 이용한 데이터 처리 방법{Apparatus of Low MAC Layer for Mobile Internet System and Data Processing Method thereby}
도 1은 무선 인터넷 시스템에서 통신을 수행하기 위한 기지국과 단말기의 계층 구조를 간략하게 나타낸 블록도,
도 2는 무선 인터넷 시스템에서 사용되는 데이터 프레임의 구조를 상세하게 나타낸 구조도,
도 3은 본 발명에 따른 하위 MAC 장치의 구조를 간략하게 나타낸 블록 구성도,
도 4는 본 발명의 실시예에 따른 하위 MAC 블록 내의 하향 링크 블록의 구조를 나타낸 블록 구성도,
도 5는 본 발명의 실시예에 따른 하향링크 제어 블록의 기능을 설명하기 위한 순서도,
도 6은 본 발명의 실시예에 따른 암호 블록의 기능을 설명하기 위한 순서도,
도 7은 본 발명의 실시예에 따른 CRC 생성 블록의 기능을 설명하기 위한 순서도,
도 8은 본 발명의 실시예에 따른 하위 MAC 블록 내의 상향 링크 블록의 구조 를 나타낸 블록 구성도,
도 9는 본 발명의 실시예에 따른 상향 링크 제어 블록의 기능을 설명하기 위한 순서도,
도 10은 본 발명의 실시예에 따른 복호 블록의 기능을 설명하기 위한 순서도,
도 11은 본 발명의 실시예에 따른 CRC 확인 블록의 기능을 설명하기 위한 순서도이다.
본 발명은 무선 인터넷 시스템의 하위 매체 접근 계층 장치 및 그를 이용한 데이터 처리 방법에 관한 것이다. 더욱 상세하게는, IEEE 802.16 기반의 무선 인터넷 시스템에서, 고속 데이터 송수신을 위한 상위 제어 계층과 물리 계층을 이어주는 하위 매체 접근 제어(MAC: Media Access Control) 계층의 데이터 처리 장치 및 데이터 처리 방법에 관한 것이다.
전자, 통신 기술이 비약적으로 발전함에 따라 무선 통신망(Wireless Network)을 이용한 다양한 무선 통신 서비스가 제공되고 있다. 가장 기본적인 무선 통신 서비스는 이동통신 단말기 사용자들에게 무선으로 음성 통화를 제공하는 무선 음성 통화 서비스로서 이는 시간과 장소에 구애받지 않고 서비스를 제공할 수 있다는 특징이 있다. 또한, 문자 메시지 서비스를 제공하여 음성 통화 서비스를 보완해 주는 한편, 최근에는 이동통신 단말기의 사용자에게 무선 통신망을 통해 인터넷 통신 서비스를 제공하는 무선 인터넷 서비스가 대두되었다.
이처럼 이동통신 기술의 발달로 인해 부호 분할 다중 접속(CDMA: Code Division Multiple Access) 이동통신 시스템에서 제공하는 서비스는 음성 서비스뿐만이 아니라, 써킷(Circuit) 데이터, 패킷(Packet) 데이터 등과 같은 데이터를 전송하는 멀티미디어 통신 서비스로 발전해 가고 있다.
또한, 최근에는 정보통신의 발달로 ITU-R에서 표준으로 제정하고 있는 제 3 세대 이동통신 시스템인 IMT-2000(International Mobile Telecommunication 2000)(예컨대, CDMA2000 1X, 3X, EV-DO, WCDMA(WideBand CDMA) 등)이 상용화되고 있다. IMT-2000은 CDMA 2000 1X, 3X, EV-DO, WCDMA(WideBand CDMA) 등으로 기존의 IS-95A, IS-95B 망에서 진화한 IS-95C 망을 이용하여 IS-95A, IS-95B 망에서 지원 가능한 데이터 전송 속도인 14.4 Kbps나 56 Kbps보다 훨씬 빠른 최고 144 Kbps의 전송 속도로 무선 인터넷을 제공할 수 있는 서비스이다. 특히 IMT-2000 서비스를 이용하면 기존의 음성 및 WAP 서비스 품질의 향상은 물론 각종 멀티미디어 서비스(AOD, VOD 등)를 더욱 빠른 속도로 제공할 수 있다.
그러나, 기존의 이동통신 시스템은 기지국 구축 비용이 높기 때문에 무선 인터넷의 이용 요금이 높고, 이동통신 단말기의 화면 크기가 작기 때문에 이용할 수 있는 콘텐츠에 제약이 있는 등 초고속 무선 인터넷을 제공하기에는 한계가 있다. 또한, 무선 랜(Wireless Local Area Network) 기술은 전파 간섭 및 좁은 사용 영역(Coverage) 등의 문제로 공중 서비스의 제공에 한계가 있다. 따라서, 휴대성과 이 동성이 보장하며 저렴한 요금으로 초고속 무선 인터넷 서비스를 이용할 수 있는 초고속 무선 인터넷(WiBro: Wireless Broadband 또는 HPi: High-Speed Portable internet) 시스템 등이 대두되었다. 이와 같은 무선 인터넷 시스템 및 연결 방법은 IEEE 802.16(광대역 무선 통신 표준)에 적용되어 있다. 또한, IEEE 802.16에는 무선 인터넷 시스템에서 데이터를 송수신하기 위한 계층 구조에 대해 정의되어 있다.
도 1은 무선 인터넷 시스템에서 통신을 수행하기 위한 기지국과 단말기의 계층 구조를 간략하게 나타낸 블록도이다.
무선 인터넷 시스템에서 데이터를 송수신하기 위한 기지국 및 단말기는 물리 계층(110), 하위 매체 접근 제어(MAC, 이하 'MAC'이라 칭함) 계층(120), 상위 MAC 계층(130) 및 및 서비스 수렴부 계층(140)을 포함한다.
물리 계층(110)은 무선 인터넷 시스템에서 기지국과 단말기 사이에 전송되는 데이터에 대한 전기적, 기계적인 인터페이스를 변형시키는 부분이다. 여기서, 광대역 무선 접속 통신망의 무선 인터넷 시스템에서 데이터 전송을 위한 물리 계층(110)의 전송 속도는 50 Mbps 이상으로 설정된다.
서비스 수렴부 계층(140)은 외부 망으로부터 수렴 부계층 서비스 액세스 포인트(CS SAP: Convergence Sublayer Service Access Point)를 통하여 수신된 데이터와, 수신된 MAC 서비스 데이터(SDU: Service Data Unit, 이하, 'SDU'라 칭함)를 변환 및 매핑해주는 역할을 수행한다. 외부로부터 수신된 SDU들을 적절한 MAC 서비스 절차 및 연결 식별자(CID: Connection IDentifer)들과의 매핑을 수행한다. 또한, 탑재물 헤더 억압(Payload Header Suppression)을 수행하는 부분이다.
상위 MAC 계층(130)은 MAC SDU를 이용하여 시스템 접속, 대역폭 할당, 연결 설정 및 연결 관리 등을 수행하며, 물리 계층(110)의 데이터 전송을 위한 데이터 프레임화 작업을 수행하고, 프레임 크기에 맞도록 데이터를 스케줄링하는 역할을 수행한다.
하위 MAC 계층(120)은 데이터 보호를 위한 암복호화 및 CRC(Cyclic Redundancy Code) 연산 등을 제공하며, 물리 계층의 제어 및 통계 자료 수집 등의 역할을 수행하여, 물리 계층(110)과 상위 MAC 계층(130)이 밀접한 관계를 갖도록 하는 부분이다.
도 2는 무선 인터넷 시스템에서 사용되는 데이터 프레임의 구조를 상세하게 나타낸 구조도이다.
상위 MAC 계층(130)의 프레임 형성은 2A와 같이 하향 링크 프레임과 상향 링크 프레임으로 나뉘어 있으며, 하나의 단말기에 하나의 버스트(Burst)가 할당된다. 2B를 통해 확인할 수 있듯이, 각 버스트 안에는 여러 개의 PDU가 존재하며, PDU는 2C와 같이 PDU 헤더(Header), 실제 데이터 영역인 페이로드(Payload) 및 데이터 수신 측의 PDU 헤더와 페이로드의 오류 확인을 위하여 첨가시키는 CRC 영역으로 구성된다. 그리고, 보안을 위하여 데이터 영역인 페이로드 영역을 암호화한다.
하위 MAC 계층(120)에서 암호화와 CRC를 생성하기 위해서는, 먼저 메모리에서 해당 PDU의 데이터 영역을 읽어 암호화한 뒤 메모리에 저장한다. 그리고, CRC 연산을 수행하기 위하여 다시 PDU의 데이터가 저장된 메모리를 읽어 CRC 연산을 수행한다. 이에 따라, 하위 MAC 계층(120)이 메모리를 두 번 읽어야하므로 하위 MAC 계층(120)의 연산 속도가 떨어지게 되고, 이에 따라 데이터의 병목 현상이 발생하여 전체 시스템의 속도가 느려지는 단점이 있다.
즉, 무선 인터넷 시스템에서의 물리 계층(110)의 데이터 전송 속도는 50 Mbps 이상이지만, 하위 MAC 계층(120)에서 데이터 병목 현상을 발생시켜 데이터 처리 속도를 떨어뜨리게 된다.
이와 같은 데이터 처리 속도의 향상을 위하여, 국내 특허 출원 2002-0080316 '무선랜 시스템 장치와 매체접근제어를 통한 데이터 송수신 및 그 운용 방법'(2002.12.16), 국내 특허 출원 1999-0059967 '무선 이동 단말 장치의 매체접근제어 처리 장치'(1999.12.21) 및 국내 특허 출원 2003-0000601 '무선 랜에서 매체 접근 제어 방법 및 장치'(2003.1.6)를 통해서, QoS 보장을 위한 무선랜 시스템 장치, 물리 계층에서 만들어진 프레임(MSDU)을 비동기식 버스 제어 방식으로 처리하는 MAC 처리 장치 및 여러 개의 큐를 두어 헤더 비교 없이 데이터를 구분할 수 있는 MAC 처리 장치를 제공하고 있으나, 하위 MAC 계층(120)에서 발생하는 시간 지연을 없애는 장치는 제공되고 있지 못하여, 데이터 처리 속도의 향상에 한계를 가지게 된다.
이에 따라, 무선 인터넷에서 고속의 다양한 데이터를 처리하기 위해서 하위 MAC 계층(120)에서 발생하는 시간 지연을 없애는 고속 연산 장치가 요구되고 있다.
이와 같은 문제점을 해결하기 위하여, 본 발명은 메모리에서 PDU 데이터를 한 번만 읽어와서 암복호화 기능과 CRC 연산을 동시에 수행함으로써, 시간 지연 없 이 데이터를 처리할 수 있는 하위 MAC 장치와 하위 MAC 장치를 이용한 데이터 처리 방법을 제공한다.
이러한 기술적 과제를 달성하기 위하여 본 발명은 하위 MAC 장치로서, 무선 인터넷 시스템에서 데이터의 암복호화 및 CRC 연산을 수행하는 하위 MAC 장치에 있어서, 물리 계층과 데이터 신호 및 제어 신호를 송수신하는 물리 계층 인터페이스 블록; 상위 MAC 계층과 데이터 신호 및 제어 신호를 송수신하는 상위 MAC 인터페이스 블록; 상향 링크 데이터에 필요한 복호화 작업 및 CRC 확인 작업을 수행하는 상향 링크 블록; 하향 링크 데이터에 필요한 암호화 작업 및 CRC 생성 작업을 수행하는 하향 링크 블록; 및 물리 계층 인터페이스 블록, 상위 MAC 인터페이스 블록, 상향 링크 블록 및 하향 링크 블록 사이에 전달되는 제어 정보 및 데이터를 저장하는 메모리를 포함한다.
또한, 제2의 기술적 과제를 달성하기 위하여 본 발명은 하향 링크 데이터 처리 방법으로서, 무선 인터넷 시스템에서 데이터 암복호화 및 CRC 연산을 수행하는 하위 MAC 장치에 포함된 하향 링크 블록에서의 하향 링크 데이터 처리 방법에 있어서, (a) 입력되는 하향 링크 데이터의 버스트 정보를 확인하는 단계; (b) 암호화 및 CRC 생성을 위하여 필요한 제어 메시지 및 동작 시작 신호를 생성하여, 암호화 작업을 수행하는 암호 블록 및 CRC 생성 작업을 수행하는 CRC 생성 블록으로 전달하는 단계; (c) 암호 블록을 통하여 하향 링크 데이터의 버스트에 대한 암호화 작업을 수행하고, 암호화 작업이 완료된 데이터를 CRC 생성 블록으로 전달하는 단계; (d) CRC 생성 블록을 통해 CRC 생성 작업을 수행하고, 생성된 CRC를 하향 링크 데이터의 마지막 부분에 첨가하는 단계; 및 (e) 버스트의 개수를 하나 줄인 후, 버스트의 개수가 0이 아니면 단계 (b) 이후의 과정을 반복하고, 버스트의 개수가 0이면 하향 링크 데이터 처리 작업을 종료하는 단계를 포함한다.
또한, 제3의 기술적 과제를 달성하기 위하여 본 발명은 상향 링크 데이터 처리 방법으로서, 무선 인터넷 시스템에서 데이터 암복호화 및 CRC 연산을 수행하는 하위 MAC 장치에 포함된 상향 링크 블록에서의 상향 링크 데이터 처리 방법에 있어서, (a) 입력되는 상향 링크 데이터의 버스트 정보를 확인하는 단계; (b) 복호화 및 CRC 확인을 위하여 필요한 제어 메시지 및 동작 시작 신호를 생성하여, 복호화 작업을 수행하는 복호 블록 및 CRC 확인 작업을 수행하는 CRC 확인 블록으로 전달하는 단계; (c) 복호 블록을 통하여 상향 링크 데이터의 버스트에 대한 복호화 작업을 수행하고, 복호화 작업이 완료된 데이터를 CRC 확인 블록으로 전달하는 단계; (d) CRC 확인 블록을 통해 CRC 확인 작업을 수행하는 단계; 및 (e) 버스트의 개수를 하나 줄인 후, 버스트의 개수가 0이 아니면 단계 (b) 이후의 과정을 반복하고, 버스트의 개수가 0이면 상향 링크 데이터 처리 작업을 종료하는 단계를 포함한다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사 한 부분에 대해서는 유사한 도면 부호를 붙였다.
또한, 어떤 부분이 어떤 구성요소를 ”포함“한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 본 명세서에서 기재한 모듈(module)이란 용어는 특정한 기능이나 동작을 처리하는 하나의 단위를 의미하며, 이는 하드웨어나 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현할 수 있다.
도 3은 본 발명에 따른 하위 MAC 장치의 구조를 간략하게 나타낸 블록 구성도이다.
본 발명에 따른 하위 MAC 장치는 상위 MAC 계층(130)에서 물리 계층(110)으로 전달하거나, 물리 계층(110)에서 상위 MAC 계층(130)으로 대용량 데이터가 고속으로 전달하기 위한 하위 MAC 장치로써, 물리 계층 인터페이스 블록(310), 상향 링크 블록(330), 상위 MAC 인터페이스 블록(350), 하향 링크 블록(370) 및 메모리(320, 340, 360, 380)를 포함한다.
물리 계층 인터페이스 블록(310)은 물리 계층(110)에 데이터를 쓰거나 물리 계층(110)으로부터 전달되는 데이터를 읽고, 물리 계층(110)에 필요한 제어 신호를 전달하는 기능을 수행한다.
상향 링크 블록(330)은 물리 계층 인터페이스 블록(310)을 통해 전달된 상향 링크 데이터에 필요한 복호화 작업과 CRC 확인 작업을 수행하는 부분이다. 상향 링크 블록(330)의 구조에 대해서는 도 8을 통해 상세하게 설명하기로 한다.
상위 MAC 인터페이스 블록(350)은 상위 MAC 계층(130)과 인터페이스를 하면서, 상위 MAC 계층(130)에서 전달받은 제어 정보와 데이터를 분리하여 메모리(340, 360)에 쓰거나, 메모리(340)에 저장된 데이터를 읽고, 하위 MAC 계층(120)에서 생성된 제어 신호를 상위 MAC 계층(130)으로 전달하는 기능을 수행한다.
그리고, 상위 MAC 인터페이스 블록(350)은 상향 링크 블록(330)과 상향 링크 제어 신호를 송수신하기 위한 상향 링크 제어 신호선을 통하여 연결되어 있으며, 하향 링크 블록(370)과 하향 링크 제어 신호를 송수신하기 위한 하향 링크 제어 신호선을 통하여 연결되어 있다.
하향 링크 블록(370)은 상위 MAC 인터페이스 블록(350)을 통해 전달받은 하향 링크 데이터에 필요한 암호화 작업 및 CRC 생성 작업을 수행하는 부분이다. 상향 링크 블록(370)의 구조에 대해서는 도 4를 통해 상세하게 설명하기로 한다.
메모리(320, 340, 360, 380)는 각 블록 사이에 전달되는 데이터를 저장하는 부분이다.
물리 계층 인터페이스 블록(310)과 상향 링크 블록(330) 사이에는 전달되는 제어 정보 및 데이터 저장을 위한 상향 링크 물리 계층 메모리(320)가 존재하며, 상향 링크 물리 계층 메모리(320)는 상향 링크 블록(330)으로부터 물리 계층 인터페이스 블록(310)으로 전달되는 제어 정보를 저장하는 상향 링크 물리 계층 제어 정보 메모리(322)와, 물리 계층 인터페이스 블록(310)으로부터 상향 링크 블록(330)으로 전달되는 데이터를 저장하는 상향 링크 물리 계층 데이터 메모리(324)가 포함된다.
상향 링크 블록(330)과 상위 MAC 인터페이스 블록(350) 사이에는 전달되는 제어 정보 및 데이터 저장을 위하여 상향 링크 메모리(340)가 존재하며, 상향 링크 메모리(340)는 상위 MAC 인터페이스 블록(350)으로부터 상향 링크 블록(330)으로 전달되는 제어 정보를 저장하는 상향 링크 제어 정보 메모리(342)와, 상향 링크 블록(330)으로부터 상위 MAC 인터페이스 블록(350)으로 전달되는 데이터를 저장하는 상향 링크 데이터 메모리(344)가 포함된다.
하향 링크 블록(370)과 상위 MAC 인터페이스 블록(350) 사이에는 전달되는 제어 정보 및 데이터 저장을 위하여 하향 링크 메모리(360)가 존재하며, 하향 링크 메모리(360)는 상위 MAC 인터페이스 블록(350)으로부터 하향 링크 블록(370)으로 전달되는 제어 정보를 저장하는 하향 링크 제어 정보 메모리(362)와, 데이터를 저장하는 하향 링크 데이터 메모리(364)가 포함된다.
하향 링크 블록(370)과 물리 계층 인터페이스 블록(310) 사이에는 전달되는 제어 정보 및 데이터 저장을 위하여 하향 링크 물리 계층 메모리(380)가 존재하며, 하향 링크 메모리(380)는 하향 링크 블록(370)으로부터 물리 계층 인터페이스 블록(310)으로 전달되는 제어 정보를 저장하는 하향 링크 물리 계층 제어 정보 메모리(382)와, 데이터를 저장하는 하향 링크 물리 계층 데이터 메모리(384)가 포함된다.
도 4는 본 발명의 실시예에 따른 하위 MAC 블록 내의 하향 링크 블록의 구조를 나타낸 블록 구성도이다.
하향 링크 블록(370)은 하향 링크 제어 블록(410), 암호 블록(420), 하향 링크 FIFO(First-In First-Out)(430), CRC 생성 블록(440)을 포함한다.
하향 링크 제어 블록(410)은 암호 블록(420), CRC 생성 블록(440)을 제어하며 각 블록에 대한 오류 정보를 상위 MAC 계층(130)으로 보고하고, 암호 블록(420), CRC 생성 블록(440)을 초기화하는 기능을 포함한다.
암호 블록(420)은 입력되는 데이터의 PDU 페이로드에 대하여 블록 암호화 알고리즘을 수행하는 부분이고, 하향 링크 FIFO(430)는 입력되는 하향 링크 데이터의 처리 순서, 호출 순서 등을 관리하는 부분이며, CRC 생성 블록(440)은 입력되는 데이터에 대해 PDU 단위의 CRC를 생성하는 부분이다.
이와 같이 하향 링크 블록(370)은 암호 블록(420), CRC 생성 블록(440) 사이에 하향 링크 FIFO(430)를 사용함으로써, 하향 링크 FIFO(430)의 플래그 신호를 이용하여 데이터 흐름의 지연 없이, 암호 블록(420)에서 CRC 생성 블록(440)으로 데이터를 전송할 수 있다. 즉, 종래의 방법에 따라 하향 링크 데이터 모두에 대해 암호화를 실행한 후, 메모리에 저장하고, 다시 CRC 형성을 위하여 메모리에서 데이터를 읽게 되면, 두 번에 걸친 메모리 접근으로 인하여 시간 지연 및 프레임 데이터를 저장할 메모리가 여러 개 필요하게 되어 시스템이 커지며, 비용도 많이 소모된다.
따라서, 본 발명의 실시예에 따라, 암호 블록(420)과 CRC 생성 블록(440) 사이에 하향 링크 FIFO(430)를 구성하게 되면, 하나의 PDU에 대하여 암호화가 진행되는 중에 데이터가 순차적으로 하향 링크 FIFO(430)에 입력 가능하며, 하향 링크 FIFO(430)의 플래그 신호를 감지하고 있는 CRC 생성 블록(440)은 데이터 입력과 동시에 하향 링크 FIFO(430)에서 헤더를 포함한 데이터를 입력받아 CRC 연산을 수행 하게 되므로, 블록 암호화와 CRC 생성을 지연 없이 진행시킬 수 있으며, 데이터 입출력이 바로 실행되므로, 데이터 보관에 필요한 큰 사이즈의 하향 링크 FIFO(430)가 필요 없게 된다.
하향 링크 블록(370)에서 버스트에 대한 제어 정보는 상위 MAC계층(130)에서 전달받아 버스트 개수와 PDU 개수를 알 수 있으므로, PDU 개수로 버스트 연산 완료 시점을 알 수 있고, PDU 길이 누적분과, 버스트 크기를 비교함으로써, 버스트 연산에 따른 블록 에러를 확인할 수 있다. 그리고, 확인된 에러 정보를 이용하여 하향 링크 제어 블록(420)은 다른 블록을 초기화시킬 수 있다.
여기서, 본 발명의 실시예에 따른 하향 링크 제어 블록(410), 암호 블록(420), CRC 생성 블록(440)의 기능에 대해서는 도 5 내지 도 7을 통해 상세하게 설명하기로 한다.
도 5는 본 발명의 실시예에 따른 하향링크 제어 블록의 기능을 설명하기 위한 순서도이다.
하향 링크 제어 블록(410)은 하향 링크 제어 신호선을 통하여 각 버스트에 대한 정보를 저장하고 있는 하향 링크 제어 정보와, 데이터를 읽으라는 신호(Ctrl Req, Data Req)를 수신한다(S510).
이와 같이 Ctrl Req, Data Req가 수신되면, 하향 링크 제어 블록(410)은 하향 링크 제어 정보 및 데이터를 읽기 위하여, 각 버스트에 대한 정보를 저장하고 있는 하향 링크 제어 정보 메모리(362)에서 한 프레임에 속해 있는 버스트 개수를 입력받는다(S520).
하향 링크 제어 블록(410)은 입력된 버스트의 개수를 확인한다(S530). 이 때, 버스트 개수가 '0'인 경우에는, 연산에 필요한 버스트가 없는 것이므로, 프레임 완료 신호를 출력하고, 데이터 처리 작업을 종료한다(S532).
S530 단계에서, 버스트 개수가 '0'이 아님이 확인된 경우에는, 하향 링크 제어 정보 메모리(362)에서 하나의 버스트 정보를 읽어 물리 계층(110)에 필요한 제어 메시지를 생성한 후, 하향 링크 물리 계층 제어 정보 메모리(382)로 출력한다(S540).
그리고, 하향 링크 제어 정보 메모리(362)에서는 하나의 버스트 정보를 해석하는 동시에(S550), 암호 블록(420)과 CRC 생성 블록(440)에 필요한 제어 메시지와, 동작 시작을 알리는 시작(Start) 신호를 생성하여 암호 블록(420) 및 CRC 생성 블록(440)으로 출력한다. 이 때, 암호 블록(420)과 CRC 생성 블록(440)으로 전달하는 제어 메시지로서, 버스트 시작 어드레스, 버스트 크기, 버스트 내부의 PDU 개수, PDU 암호화를 위한 초기 값, PDU 암호화를 위한 키 값 등을 출력하게 된다(S560).
이와 같이, 하향 링크 제어 블록(410)은 암호 블록(420) 및 CRC 생성 블록(440)으로 제어 메시지 및 시작 신호가 전달한 후, CRC 생성 블록(440)으로부터의 버스트 연산 완료 신호 수신을 기다린다. CRC 생성 블록(440)에서 버스트의 CRC 생성이 완료되어 버스트 연산 완료 신호가 전달되면(S570), 버스트 개수를 하나 줄인 후, S530 단계 이후의 과정을 반복한다(S580). 이와 같은 작업은 버스트 개수가 '0'이 되어 S532 단계로 진행될 때까지 반복된다.
도 6은 본 발명의 실시예에 따른 암호 블록의 기능을 설명하기 위한 순서도이다.
암호 블록(420)은 하향 링크 제어 블록(410)으로부터 S560 단계를 통해, 버스트 시작 어드레스, 버스트 크기, 버스트 내부의 PDU 개수, PDU 암호화를 위한 초기 값 및 PDU 암호화를 위한 키 값이 포함된 제어 메시지 및 시작 메시지를 수신하면, 암호화를 위한 동작을 시작한다(S610).
암호 블록(420)은 수신된 버스트 시작 어드레스를 통해 하향 링크 데이터 메모리(364)로부터 버스트를 읽기 위한 메모리 포인터 위치를 설정하고, PDU 누적 레지스터를 초기화시킨다(S620).
그리고, 수신된 제어 메시지 내에 포함되어 있는 버스트 내부의 PDU 개수를 확인한다(S630). 이 때, PDU 개수가 '0'이 아니면, 하향 링크 데이터 메모리(364)에서 버스트의 PDU를 해석하여 암호화 여부를 판단한다. 여기서, PDU 헤더 내에는 암호화 여부에 대한 정보를 포함하고 있는 필드가 존재한다. 그리고, PDU의 헤더 정보에 따라 하향 링크 제어 블록(410)에서 입력받은 암호화 정보를 이용하여, PDU 내의 페이로드 부분에 대하여 암호화 작업을 수행한다(S640).
그리고, PDU 내의 페이로드 부분에 대한 암호화 작업이 완료되면, 암호화된 페이로드를 하향 링크 FIFO(430)로 출력한다(S650).
그리고, PDU 헤더에서 추출한 PDU 길이 정보를 이용하여 다음 PDU를 읽기 위한 메모리 포인터의 위치를 재설정하고, 각 PDU의 크기를 누적한다(S660). 그리고, PDU의 개수를 하나 감소시켜 다시 S630 단계 이후의 과정을 반복하여 실행한다 (S670).
여기서, S630 단계에서 PDU 개수를 확인한 결과 '0'이면, PDU 크기의 누적분과 버스트 크기를 비교한다(S632). 이 때, 버스트 크기가 PDU 크기의 누적분보다 큰 경우에는 암호 블록(420)이 버스트에 대하여 정상 동작을 실행한 것이므로, 정상적으로 종료시킨다. 그러나, PDU 크기의 누적분이 버스트 크기보다 큰 경우에는, 암호 블록(420)이 버스트에 대하여 비정상적으로 동작한 것이므로, 하향 링크 제어 블록(410)으로 암호 블록 오류 신호를 생성하여 출력한다(S634).
도 7은 본 발명의 실시예에 따른 CRC 생성 블록의 기능을 설명하기 위한 순서도이다.
CRC 생성 블록(440)은 하향 링크 제어 블록(410)으로부터 S560 단계를 통해, 버스트 크기와 버스트 내부의 PDU 개수에 관한 정보를 포함하는 제어 메시지 및 시작 메시지를 수신하면, CRC 생성 작업을 시작한다. 이 때, 하향 링크 FIFO(430)의 Empty 신호도 수신한다(S710).
CRC 생성 블록(440)은 CRC 생성 작업이 완료된 PDU를 하향 링크 물리 계층 데이터 메모리(384)에 저장시킬 메모리 포인터를 설정하고, PDU 누적 레지스터를 초기화시킨다(S720).
그리고, 수신된 제어 메시지 내에 포함되어 있는 버스트 내부의 PDU 개수를 확인한다(S730). 이 때, PDU 개수가 '0'이 아니면, 하향 링크 FIFO(430)에서 PDU를 읽어 온다. 이 때, PDU 헤더 내에는 CRC 생성 여부에 대한 정보를 포함하고 있는 필드가 존재한다. PDU 헤더 내의 CRC 생성 여부 정보에 따라, PDU 헤더에서부터 페 이로드까지 CRC 생성 작업을 수행한다(S740).
그리고, PDU의 마지막 부분에 생성된 CRC를 첨가하고, 하향 링크 물리 계층 데이터 메모리(384)로 출력시킨다(S750).
그리고, PDU 헤더에서 추출한 PDU 길이 정보를 이용하여 다음 PDU를 쓰기 위한 메모리 포인터를 PDU 크기만큼 증가시키고, 각 PDU의 크기를 누적한다(S760).
그리고, PDU의 개수를 하나 감소시켜 다시 S730 단계 이후의 과정을 반복하여 실행한다(S770).
여기서, S730 단계에서 PDU 개수를 확인한 결과 '0'이면, PDU 크기의 누적분과 버스트 크기를 비교한다(S732). 이 때, 버스트 크기가 PDU 크기의 누적분보다 큰 경우에는 CRC 생성 블록(440)이 버스트에 대하여 정상 동작을 실행한 것이므로, 하향 링크 제어 블록(410)으로 완료 신호를 출력하고, 정상적으로 종료시킨다(S734). 그러나, PDU 크기의 누적분이 버스트 크기보다 큰 경우에는, CRC 생성 블록(440)이 버스트에 대하여 비정상적으로 동작한 것이므로, 하향 링크 제어 블록(410)으로 CRC 생성 블록 오류 신호를 생성하여 출력한다(S736).
도 8은 본 발명의 실시예에 따른 하위 MAC 블록 내의 상향 링크 블록의 구조를 나타낸 블록 구성도이다.
상향 링크 블록(330)은 상향 링크 제어 블록(810), 복호 블록(820), 상향 링크 FIFO(First-In First-Out)(830), CRC 확인 블록(840)을 포함한다.
상향 링크 제어 블록(810)은 복호 블록(820), CRC 확인 블록(840)을 제어하며 각 블록에 대한 오류 정보를 상위 MAC 계층(130)으로 보고하고, 복호 블록 (820), CRC 확인 블록(840)을 초기화하는 기능을 포함한다.
복호 블록(820)은 입력되는 데이터의 PDU 페이로드에 대하여 블록 복호화 알고리즘을 수행하는 부분이고, 상향 링크 FIFO(830)는 입력되는 상향 링크 데이터의 처리 순서, 호출 순서 등을 관리하는 부분이며, CRC 확인 블록(840)은 입력되는 데이터에 대해 PDU 단위의 CRC를 확인하는 부분이다.
상향 링크 블록(330)에서도 복호 블록(820)과 CRC 확인 블록(840) 사이에 상향 링크 FIFO(830)를 사용하며, 상량 링크 FIFO(830)를 사용하는 이유는 앞서 언급된 하향 링크 FIFO(430)의 사용 이유와 동일하다.
상향 링크 블록(330)에서 버스트에 대한 제어 정보는 상위 MAC계층(130)에서 전달받아 버스트 개수는 알 수 있지만, 버스트 내의 PDU는 단말기에서 생성되므로, 하향 링크 블록(370)에서처럼 PDU의 개수를 알 수는 없다. 따라서, 버스트에 대한 크기 정보와 연산에 따른 PDU 길이 누적을 비교함으로써, 버스트의 완료 시점을 알 수 있다.
여기서, 본 발명에 따른 상향 링크 제어 블록(810), 복호 블록(820), CRC 확인 블록(840)의 기능에 대해서는 도 9 내지 도 11을 통해 상세하게 설명하기로 한다.
도 9는 본 발명의 실시예에 따른 상향 링크 제어 블록의 기능을 설명하기 위한 순서도이다.
상향 링크 제어 블록(810)은 상향 링크 제어 신호선을 통하여 각 버스트에 대한 정보를 저장하고 있는 상향 링크 제어 정보와, 데이터를 읽으라는 신호(Ctrl Req, Data Req)를 수신한다(S910)
이와 같이 Ctrl Req, Data Req가 수신되면, 상향 링크 제어 블록(810)은 상향 링크 제어 정보 및 데이터를 읽기 위하여, 각 버스트에 대한 정보를 저장하고 있는 상향 링크 제어 정보 메모리(342)에서 한 프레임에 속해 있는 버스트 개수를 입력받는다(S920).
상향 링크 제어 블록(810)은 입력된 버스트의 개수를 확인한다(S930). 이 때, 버스트 개수가 '0'인 경우에는, 연산에 필요한 버스트가 없는 것이므로, 프레임 완료 신호를 출력하고, 데이터 처리 작업을 종료한다(S932).
S930 단계에서, 버스트 개수가 '0'이 아님이 확인된 경우에는, 상향 링크 제어 정보 메모리(362)에서 하나의 버스트 정보를 읽어 물리 계층(110)에 필요한 제어 메시지를 생성한 후, 상향 링크 물리 계층 제어 정보 메모리(322)로 출력한다(S940).
그리고, 상향 링크 제어 정보 메모리(342)에서 하나의 버스트 정보를 해석하는 동시에(S950), 복호 블록(820)과 CRC 확인 블록(840)에 필요한 제어 메시지와, 동작 시작을 알리는 시작(Start) 신호를 생성하여 복호 블록(820) 및 CRC 확인 블록(840)으로 출력한다. 이 때, 복호 블록(820)과 CRC 확인 블록(840)으로 전달하는 제어 메시지로서, 버스트 시작 어드레스, 버스트 크기, PDU 복호화를 위한 초기 값, PDU 복호화를 위한 키 값 등을 출력하게 된다(S960).
이와 같이, 상향 링크 제어 블록(810)은 복호 블록(820) 및 CRC 확인 블록(840)으로 제어 메시지 및 시작 신호가 전달한 후, CRC 확인 블록(840)으로부터의 버스트 연산 완료 신호 수신을 기다린다. CRC 확인 블록(840)에서 버스트의 CRC 확인이 완료되어 버스트 연산 완료 신호가 전달되면(S970), 버스트 개수를 하나 줄인 후, S930 단계 이후의 과정을 반복한다(S980). 이와 같은 작업은 버스트 개수가 '0'이 되어 S932 단계로 진행될 때까지 반복된다.
도 10은 본 발명의 실시예에 따른 복호 블록의 기능을 설명하기 위한 순서도이다.
복호 블록(820)은 상향 링크 제어 블록(810)으로부터 S960 단계를 통해, 버스트 시작 어드레스, 버스트 크기, PDU 암호화를 위한 초기 값 및 PDU 암호화를 위한 키 값이 포함된 제어 메시지 및 시작 메시지를 수신하면, 복호화를 위한 동작을 시작한다(S1010).
복호 블록(820)은 수신된 버스트 시작 어드레스를 통해 상향 링크 데이터 메모리(344)에 복호화 작업이 처리된 데이터를 저장할 메모리 포인터 위치를 설정하고, PDU 누적 레지스터를 초기화시킨다(S1020).
그리고, PDU 크기의 누적분과 버스트 크기를 비교한다. 이 때, 버스트 크기가 PDU 크기 누적분보다 큰 경우에는 버스트 연산을 종료시킨다(S1030).
그러나, PDU 크기의 누적분과 버스트 크기를 비교한 결과, PDU 크기 누적분이 버스트 크기보다 큰 경우에는, 버스트 내의 PDU를 확인하여 PDU 헤더 정보를 확인한다. 여기서, PDU 헤더 내에는 복호화에 필요한 복호화 정보를 포함하고 있는 필드가 존재한다. 그리고, 상향 링크 제어 블록(810)에서 전달받은 복호화 정보를 이용하여 PDU 내의 페이로드 부분에 대하여 복호화 작업을 수행한다(S1040).
그리고, PDU 내의 페이로드 부분에 대한 복호화 작업이 완료되면, 복호화된 페이로드를 상향 링크 FIFO(830)로 출력한다(S1050).
그리고, PDU 헤더에서 추출한 PDU 길이 정보를 이용하여 다음 PDU를 읽기 위한 메모리 포인터의 위치를 재설정하고, 각 PDU의 크기를 누적하는 단계를 거쳐 다시 S1030 단계 이후의 과정을 반복하여 실행한다(S1060).
여기서, 복호 블록(820)에서 연산된 데이터는 바로 상향 링크 FIFO(830)로 입력되며, 상향 링크 FIFO(830)에 입력되는 순간 상향 링크 FIFO(830)의 Empty 신호(EF: Empty Flag)를 이용하여, CRC 확인 블록(840)이 상향 링크 FIFO(830)에서 PDU를 입력받아 동작할 수 있다. 이에 따라 복호 블록(820)과 거의 동시에 PDU에 대한 CRC 연산을 수행할 수 있다.
도 11은 본 발명의 실시예에 따른 CRC 확인 블록의 기능을 설명하기 위한 순서도이다.
CRC 확인 블록(840)이 상향 링크 제어 블록(810)으로부터 S960 단계를 통하여 버스트 크기 정보가 포함된 제어 메시지, 시작 메시지 및 상향 링크 FIFO(830)의 Empty 신호를 수신하면, CRC 확인 작업을 시작한다(S1110).
CRC 확인 블록(840)은 CRC 확인 작업이 완료되면, 완료된 PDU를 상향 링크 데이터 메모리(344)에 저장시킬 메모리 포인터의 위치를 설정하고, PDU 누적 레지스터를 초기화시킨다(S1120).
그리고, PDU 크기의 누적분과 버스트 크기를 비교한다(S1130). 이 때, 버스트 크기가 PDU 크기 누적분보다 큰 경우에는 상향 링크 제어 블록(810)으로 CRC 확 인 작업의 완료 신호를 출력하고, 정상적으로 종료시킨다(S1132).
그러나, PDU 크기의 누적분과 버스트 크기를 비교한 결과, PDU 크기 누적분이 버스트 크기보다 큰 경우에는, 상향 링크 FIFO(830)에서 PDU를 읽어 온다. 이 때, PDU 헤더 내에는 복호화에 필요한 복호화 정보를 포함하고 있는 필드가 존재한다. 그리고, PDU 헤더에서부터 페이로드까지 CRC 확인 작업을 수행한다(S1140).
그리고, CRC 확인 작업을 수행함과 동시에, CRC 에러가 발생하는지 여부를 확인한다(S1150). 이 때, CRC 에러가 발생하지 않는 경우에는 PDU를 상향 링크 데이터 메모리(344)로 출력하고(S1160), PDU 헤더에서 추출한 PDU 길이 정보를 이용하여 다음 PDU를 쓰기 위한 메모리 포인터를 PDU 크기만큼 증가시키고, 각 PDU의 크기를 누적한다. 그리고, S1130 단계 이후의 과정을 반복하여 실행한다(S1170).
여기서, S1150 단계에서 CRC 에러가 발생한 경우에는 상향 링크 제어 블록(810)으로 CRC 오류 신호를 생성하여 출력시킨다(S1162).
이와 같이 구성되는 상향 링크 블록(330) 및 하향 링크 블록(370)을 포함하는 하위 MAC 계층을 통하여 빠른 데이터 처리를 수행할 수 있다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예의 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있는 것이다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
전술한 구성에 의하여, 하위 MAC 계층에서 상위 MAC 계층으로 전달되는 대용량의 데이터에 대하여 시간 지연 없이 암호화와 데이터에 대한 CRC 생성 작업을 수행하여 물리 계층으로 전달함으로써, 대용량 데이터의 실시간 통신이 가능하다. 또한, 하위 MAC 계층은 물리 계층에서 전달되는 다양한 단말 데이터에 대하여 시간 지연 없이 복호화와 CRC 확인 작업을 수행하여 상위 MAC 계층으로 실시간 전달이 가능해진다. 이와 같이, 본 발명에 따라 시스템의 고속화와 대용량화가 가능해지는 효과를 기대할 수 있다.

Claims (30)

  1. 무선 인터넷 시스템에서 데이터의 암복호화 및 CRC(Cyclic Redundancy Code) 연산을 수행하는 하위 MAC(Media Access Control) 장치에 있어서,
    물리 계층과 데이터 신호 및 제어 신호를 송수신하는 물리 계층 인터페이스 블록;
    상위 MAC 계층과 상기 데이터 신호 및 상기 제어 신호를 송수신하는 상위 MAC 인터페이스 블록;
    상향 링크 데이터에 필요한 복호화 작업 및 CRC 확인 작업을 수행하는 상향 링크 블록;
    하향 링크 데이터에 필요한 암호화 작업 및 CRC 생성 작업을 수행하는 하향 링크 블록; 및
    상기 물리 계층 인터페이스 블록, 상기 상위 MAC 인터페이스 블록, 상기 상향 링크 블록 및 상기 하향 링크 블록 사이에 전달되는 제어 정보 및 데이터를 저장하는 메모리
    를 포함하는 것을 특징으로 하는 하위 MAC 장치.
  2. 제1항에 있어서, 상기 하향 링크 블록은,
    입력되는 하향 링크 데이터의 PDU 페이로드(Payload)에 대한 블록 암호화 알고리즘을 실행하는 암호 블록;
    상기 하향 링크 데이터에 포함되는 CRC를 생성하는 CRC 생성 블록;
    상기 암호 블록과 상기 CRC 생성 블록 사이에 위치하여, 상기 하향 링크 데이터의 처리 순서를 관리하는 하향 링크 FIFO(First-In First-Out); 및
    상기 암호 블록과 상기 CRC 생성 블록의 동작 제어, 초기화 작업을 수행하며, 발생되는 오류 정보를 상기 상위 MAC 계층으로 보고하는 하향 링크 제어 블록
    을 포함하는 것을 특징으로 하는 하위 MAC 장치.
  3. 제2항에 있어서, 상기 하향 링크 FIFO는,
    상기 암호 블록에서 암호화 작업이 진행되는 중에, 상기 암호 블록으로부터 암호화가 종료된 데이터를 입력받아, 별도의 저장 과정 없이 순차적으로 상기 CRC 생성 블록으로 진행시키는 것을 특징으로 하는 하위 MAC 장치.
  4. 제1항에 있어서, 상기 상향 링크 블록은,
    입력되는 상향 링크 데이터의 PDU 페이로드에 대한 블록 복호화 알고리즘을 실행하는 복호 블록;
    상기 상향 링크 데이터에 포함되는 PDU 단위의 CRC를 확인하는 CRC 확인 블록;
    상기 복호 블록과 상기 CRC 확인 블록 사이에 위치하여, 상기 상향 링크 데이터의 처리 순서를 관리하는 상향 링크 FIFO; 및
    상기 복호 블록과 상기 CRC 확인 블록의 동작 제어, 초기화 작업을 수행하 며, 발생되는 오류 정보를 상기 상위 MAC 계층으로 보고하는 상향 링크 제어 블록
    을 포함하는 것을 특징으로 하는 하위 MAC 장치.
  5. 제4항에 있어서, 상기 상향 링크 FIFO는,
    상기 복호 블록에서 복호화 작업이 진행되는 중에, 상기 복호 블록으로부터 복호화가 완료된 데이터를 입력받아, 별도의 저장 과정 없이 순차적으로 상기 CRC 확인 블록으로 진행시키는 것을 특징으로 하는 하위 MAC 장치.
  6. 제1항에 있어서, 상기 상위 MAC 인터페이스 블록은,
    상기 상향 링크 블록과 상향 링크 제어 신호를 송수신하기 위한 상향 링크 제어 신호선을 통해 연결되어 있으며, 상기 하향 링크 블록과 하향 링크 제어 신호를 송수신하기 위한 하향 링크 제어 신호선을 통해 연결되어 있는 것을 특징으로 하는 하위 MAC 장치.
  7. 제1항에 있어서, 상기 메모리는,
    상기 물리 계층 인터페이스 블록과 상기 상향 링크 블록 사이에 전달되는 데이터를 저장하는 상향 링크 물리 계층 메모리;
    상기 물리 계층 인터페이스 블록과 상기 하향 링크 블록 사이에 전달되는 데이터를 저장하는 하향 링크 물리 계층 메모리;
    상기 상위 MAC 인터페이스 블록과 상기 상향 링크 블록 사이에 전달되는 데 이터를 저장하는 상향 링크 메모리; 및
    상기 상위 MAC 인터페이스 블록과 상기 하향 링크 블록 사이에 전달되는 데이터를 저장하는 하향 링크 메모리
    를 포함하는 것을 특징으로 하는 하위 MAC 장치.
  8. 제7항에 있어서,
    상기 상향 링크 물리 계층 메모리는 상기 제어 정보를 저장하기 위한 상향 링크 물리 계층 제어 정보 메모리와, 상기 데이터를 저장하기 위한 상향 링크 물리 계층 데이터 메모리를 포함하고,
    상기 하향 링크 물리 계층 메모리는 상기 제어 정보를 저장하기 위한 하향 링크 물리 계층 제어 정보 메모리와, 상기 데이터를 저장하기 위한 하향 링크 물리 계층 데이터 메모리를 포함하며,
    상기 상향 링크 메모리는 상기 제어 정보를 저장하기 위한 상향 링크 제어 정보 메모리와, 상기 데이터를 저장하기 위한 상향 링크 데이터 메모리를 포함하고,
    상기 하향 링크 메모리는 상기 제어 정보를 저장하기 위한 하향 링크 제어 정보 메모리와, 상기 데이터를 저장하기 위한 하향 링크 데이터 메모리를 포함하는 것을 특징으로 하는 하위 MAC 장치.
  9. 무선 인터넷 시스템에서 데이터 암복호화 및 CRC(Cyclic Redundancy Code) 연산을 수행하는 하위 MAC(Media Access Control) 장치에 포함된 하향 링크 블록에서의 하향 링크 데이터 처리 방법에 있어서,
    (a) 입력되는 하향 링크 데이터의 버스트 정보를 확인하는 단계;
    (b) 암호화 및 CRC 생성을 위하여 필요한 제어 메시지 및 동작 시작 신호를 생성하여, 암호화 작업을 수행하는 암호 블록 및 CRC 생성 작업을 수행하는 CRC 생성 블록으로 전달하는 단계;
    (c) 상기 암호 블록을 통하여 상기 하향 링크 데이터의 버스트에 대한 암호화 작업을 수행하고, 상기 암호화 작업이 완료된 데이터를 상기 CRC 생성 블록으로 전달하는 단계;
    (d) 상기 CRC 생성 블록을 통해 상기 CRC 생성 작업을 수행하고, 생성된 상기 CRC를 상기 하향 링크 데이터의 마지막 부분에 첨가하는 단계; 및
    (e) 상기 버스트의 개수를 하나 줄인 후, 상기 버스트의 개수가 0이 아니면 상기 단계 (b) 이후의 과정을 반복하고, 상기 버스트의 개수가 0이면 상기 하향 링크 데이터 처리 작업을 종료하는 단계
    를 포함하는 것을 특징으로 하는 하향 링크 데이터 처리 방법.
  10. 제9항에 있어서, 상기 (a)는,
    상위 MAC 계층으로부터 하향 링크 제어 신호선을 통해 상기 버스트 정보가 포함된 하향 링크 제어 정보와, 상기 하향 링크 데이터를 읽기 위한 신호(Ctrl Req, Data Req)를 수신하는 단계;
    상기 Ctrl Req와 Data Req에 따라, 상기 하향 링크 제어 정보와 상기 하향 링크 데이터에 포함되어 있는 상기 버스트 정보를 확인하는 단계; 및
    상기 버스트 정보를 통해 한 프레임에 속해 있는 버스트 개수를 확인하고, 상기 버스트 개수가 0이면 프레임 완료 신호를 출력하여 상기 하향 링크 데이터 처리 작업을 종료하고, 상기 버스트 개수가 0이 아니면 상기 단계 (b)로 진행하는 단계
    를 포함하는 것을 특징으로 하는 하향 링크 데이터 처리 방법.
  11. 제9항에 있어서, 상기 단계 (b)는,
    버스트 시작 어드레스, 버스트 크기, 버스트 내부의 PDU 개수, PUD 암호화를 위한 초기 값, PDU 암호화를 위한 키 값을 포함하는 제어 메시지를 생성하는 것을 특징으로 하는 하향 링크 데이터 처리 방법.
  12. 제9항에 있어서, 상기 단계 (c)는,
    (c1) 상기 제어 메시지를 통해 수신된 버스트 내부의 PDU 개수를 확인하는 단계;
    (c2) 상기 PDU의 헤더 내에 포함되어 있는 암호화 정보를 이용하여, 상기 PDU의 페이로드 부분에 대한 암호화 작업을 수행하는 단계;
    (c3) 상기 암호화 작업이 수행된 PDU를 하향 링크 FIFO로 출력하는 단계; 및
    (c4) 상기 PDU의 개수를 하나 감소시키고, 상기 단계 (c1) 이하의 과정을 반복하는 단계
    를 포함하는 것을 특징으로 하는 하향 링크 데이터 처리 방법.
  13. 제12항에 있어서, 상기 단계 (c1)에 앞서서,
    상기 하향 링크 데이터의 버스트를 읽기 위하여 메모리의 포인터 위치를 설정하는 단계
    를 추가로 포함하는 것을 특징으로 하는 하향 링크 데이터 처리 방법.
  14. 제12항에 있어서, 상기 단계 (c3)와 상기 단계 (c4) 사이에,
    상기 PDU 헤더에서 추출한 PDU 길이 정보를 이용하여, 상기 PDU의 크기를 누적하는 단계
    를 추가로 포함하는 것을 특징으로 하는 하향 링크 데이터 처리 방법.
  15. 제14항에 있어서, 상기 (c1)은,
    상기 PDU의 개수가 0이면, 상기 PDU 크기의 누적분과 상기 버스트 크기를 비교하는 단계; 및
    상기 PDU 크기가 상기 버스트 크기보다 크면 비정상적으로 동작한 것으로 판단하여 암호 블록 오류 신호를 출력하고, 상기 버스트 크기가 상기 PDU 크기의 누적분보다 크면 상기 암호화 작업을 정상 종료시키는 단계
    를 포함하는 것을 특징으로 하는 하향 링크 데이터 처리 방법.
  16. 제12항에 있어서, 상기 단계 (d)는,
    (d1) 상기 제어 신호를 통해 수신된 버스트 내부의 PDU 개수를 확인하는 단계;
    (d2) 상기 PDU의 헤더 내에 포함되어 있는 CRC 생성 여부 정보를 확인하여, 상기 PDU의 페이로드까지의 CRC를 생성하는 단계;
    (d3) 상기 PDU의 마지막 부분에 상기 CRC를 첨가하는 단계; 및
    (d4) 상기 PDU의 개수를 하나 감소시키고, 상기 단계 (d1) 이하의 과정을 반복하는 단계
    를 포함하는 것을 특징으로 하는 하향 링크 데이터 처리 방법.
  17. 제16항에 있어서, 상기 단계 (d1)과 상기 단계 (d2) 사이에,
    상기 암호화 작업이 완료된 데이터가 저장되는 하향 링크 FIFO로부터 상기 암호화 작업이 수행된 PDU를 읽어오는 단계
    를 추가로 포함하는 것을 특징으로 하는 하향 링크 데이터 처리 방법.
  18. 제16항에 있어서, 상기 단계 (d1) 이전에,
    상기 CRC 생성 작업이 완료된 PDU를 저장하기 위한 메모리의 포인터 위치를 설정하는 단계
    를 추가로 포함하는 것을 특징으로 하는 하향 링크 데이터 처리 방법.
  19. 제18항에 있어서, 상기 단계 (d3) 이후에,
    상기 PDU 헤더에서 추출된 PDU 길이 정보를 이용하여, 상기 메모리의 포인터 위치를 상기 PDU 크기만큼 증가시키는 단계
    를 추가로 포함하는 것을 특징으로 하는 하향 링크 데이터 처리 방법.
  20. 제16항에 있어서, 상기 단계 (d3) 이후에,
    상기 PDU 헤더에서 추출한 PDU 길이 정보를 이용하여, 상기 PDU의 크기를 누적하는 단계
    를 추가로 포함하는 것을 특징으로 하는 하향 링크 데이터 처리 방법.
  21. 제20항에 있어서, 상기 (d1)은,
    상기 PDU의 개수가 0이면, 상기 PDU 크기의 누적분과 상기 버스트 크기를 비교하는 단계; 및
    상기 PDU 크기의 누적분이 상기 버스트 크기보다 크면 비정상적으로 동작한 것으로 판단하여 CRC 생성 블록 오류 신호를 출력하고, 상기 PDU 크기의 누적분이 상기 버스트 크기보다 작으면 완료 신호를 생성하고 상기 CRC 작업을 종료하는 단계
    를 포함하는 것을 특징으로 하는 하향 링크 데이터 처리 방법.
  22. 무선 인터넷 시스템에서 데이터 암복호화 및 CRC(Cyclic Redundancy Code) 연산을 수행하는 하위 MAC(Media Access Control) 장치에 포함된 상향 링크 블록에서의 상향 링크 데이터 처리 방법에 있어서,
    (a) 입력되는 상향 링크 데이터의 버스트 정보를 확인하는 단계;
    (b) 복호화 및 CRC 확인을 위하여 필요한 제어 메시지 및 동작 시작 신호를 생성하여, 복호화 작업을 수행하는 복호 블록 및 상기 CRC 확인 작업을 수행하는 CRC 확인 블록으로 전달하는 단계;
    (c) 상기 복호 블록을 통하여 상기 상향 링크 데이터의 버스트에 대한 복호화 작업을 수행하고, 상기 복호화 작업이 완료된 데이터를 상기 CRC 확인 블록으로 전달하는 단계;
    (d) 상기 CRC 확인 블록을 통해 상기 CRC 확인 작업을 수행하는 단계; 및
    (e) 상기 버스트의 개수를 하나 줄인 후, 상기 버스트의 개수가 0이 아니면 상기 단계 (b) 이후의 과정을 반복하고, 상기 버스트의 개수가 0이면 상기 상향 링크 데이터 처리 작업을 종료하는 단계
    를 포함하는 것을 특징으로 하는 상향 링크 데이터 처리 방법.
  23. 제22항에 있어서, 상기 (a)는,
    상위 MAC 계층으로부터 상향 링크 제어 신호선을 통해 상기 버스트 정보가 포함된 상향 링크 제어 정보와, 상기 상향 링크 데이터를 읽기 위한 신호(Ctrl Req, Data Req)를 수신하는 단계;
    상기 Ctrl Req와 Data Req에 따라, 상기 상향 링크 제어 정보와 상기 상향 링크 데이터에 포함되어 있는 상기 버스트 정보를 확인하는 단계; 및
    상기 버스트 정보를 통해 한 프레임에 속해 있는 버스트 개수를 확인하고, 상기 버스트 개수가 0이면 프레임 완료 신호를 출력하여 상기 상향 링크 데이터 처리 작업을 종료하고, 상기 버스트 개수가 0이 아니면 상기 단계 (b)로 진행하는 단계
    를 포함하는 것을 특징으로 하는 상향 링크 데이터 처리 방법.
  24. 제22항에 있어서, 상기 단계 (b)는,
    버스트 시작 어드레스, 버스트 크기, PUD 암호화를 위한 초기 값, PDU 암호화를 위한 키 값을 포함하는 제어 메시지를 생성하는 것을 특징으로 하는 상향 링크 데이터 처리 방법.
  25. 제22항에 있어서, 상기 단계 (c)는,
    (c1) 상기 제어 메시지를 통해 수신된 버스트 크기와 상기 버스트 내부의 PDU 크기의 누적분을 비교하는 단계;
    (c2) 상기 PDU의 헤더 내에 포함되어 있는 복호화 정보를 이용하여, 상기 PDU의 페이로드 부분에 대한 복호화 작업을 수행하는 단계;
    (c3) 상기 복호화 작업이 수행된 PDU를 상향 링크 FIFO로 출력하는 단계; 및
    (c4) 상기 PDU 크기를 누적하고, 상기 단계 (c1) 이하의 과정을 반복하는 단계
    를 포함하는 것을 특징으로 하는 상향 링크 데이터 처리 방법.
  26. 제25항에 있어서, 상기 (c1)은,
    상기 버스트 크기가 상기 PDU 크기의 누적분보다 크면 상기 복호화 작업을 정상 종료시키고, 상기 버스트 크기가 상기 PDU 크기의 누적분보다 작으면 상기 단계 (c2)로 진행하는 것을 특징으로 하는 상향 링크 데이터 처리 방법.
  27. 제22항에 있어서, 상기 단계 (d)는,
    (d1) 상기 버스트 크기와 상기 버스트 내부의 PDU 크기의 누적분을 비교하는 단계;
    (d2) 상기 PDU의 헤더부터 페이로드까지의 CRC를 확인하여, 에러 발생 여부를 확인하는 단계;
    (d3) 상기 에러가 발생한 경우에는 CRC 오류 신호를 생성하여 출력하고, 상기 에러가 발생하지 않은 경우에는 상기 CRC 확인된 PDU를 출력시키고, PDU의 크기를 누적하여 상기 단계 (d1) 이하의 과정을 반복하는 단계;
    를 추가로 포함하는 것을 특징으로 하는 상향 링크 데이터 처리 방법.
  28. 제27항에 있어서, 상기 단계 (d1)과 상기 단계 (d2) 사이에,
    상기 복호화 작업이 완료된 데이터가 저장되는 상향 링크 FIFO로부터 상기 복호화 작업이 수행된 PDU를 읽어오는 단계
    를 추가로 포함하는 것을 특징으로 하는 상향 링크 데이터 처리 방법.
  29. 제27항에 있어서, 상기 단계 (d1) 이전에,
    상기 CRC 확인 작업이 완료된 PDU를 저장하기 위한 메모리의 포인터 위치를 설정하는 단계
    를 추가로 포함하는 것을 특징으로 하는 상향 링크 데이터 처리 방법.
  30. 제29항에 있어서, 상기 단계 (d3) 이후에,
    상기 PDU 헤더에서 추출된 PDU 길이 정보를 이용하여, 상기 메모리의 포인터 위치를 상기 PDU 크기만큼 증가시키는 단계
    를 추가로 포함하는 것을 특징으로 하는 상향 링크 데이터 처리 방법.
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