KR100749262B1

KR100749262B1 - 시모스 이미지 센서 및 그 제조방법

Info

Publication number: KR100749262B1
Application number: KR1020050130491A
Authority: KR
Inventors: 이원호
Original assignee: 매그나칩 반도체 유한회사
Priority date: 2005-12-27
Filing date: 2005-12-27
Publication date: 2007-08-13
Also published as: KR20070068643A

Abstract

본 발명은 단위 화소를 구성하는 트랜지스터의 게이트 전극의 길이 변동에 기인한 칼럼 고정 패턴 잡음이 유발되는 문제점을 해결할 수 있는 시모스 이미지 센서를 제공하기 위한 것으로, 이를 위해 본 발명은 포토 다이오드와, 상기 포토 다이오드를 리셋시키기 위한 제1 트랜지스터와, 상기 포토 다이오드에 축적된 전하를 증폭시켜 출력하는 제2 트렌지스터와, 상기 제2 트랜지스터로부터 출력된 신호를 칼럼라인으로 전송하는 제3 트랜지스터를 포함하는 시모스 이미지 센서에 있어서, 상기 제1 트랜지스터의 게이트 전극과 연결되는 신호선으로 입력되는 게이트 전압을 강하시켜 상기 제1 트랜지스터의 포화영역을 확장시키기 위하여 상기 제1 트랜지스터의 상기 신호선에만 선택적으로 실리사이드층이 형성된 시모스 이미지 센서를 제공한다.

CMOS 이미지 센서, 3-T, 4-T, 드라이브 트랜지스터, 칼럼라인, 전압강하, 포화영역, 셀렉트 트랜지스터, 실리사이드층

Description

시모스 이미지 센서 및 그 제조방법{CMOS IMAGE SENSOR AND METHOD FOR MANUFACTURING THE SAME}

도 1은 일반적인 CMOS 이미지 센서의 구성을 도시한 구성도.

도 2는 일반적인 CMOS 이미지 센서의 3-T 구조의 단위 화소의 구성을 도시한 회로도.

도 3은 도 2에 도시된 단위 화소가 복수개로 이루어진 화소 어레이를 도시한 회로도.

도 4는 일반적인 CMOS 이미지 센서의 4-T 구조의 단위 화소의 구성을 도시한 회로도.

도 5는 도 4에 도시된 단위 화소가 복수개로 이루어진 화소 어레이를 도시한 회로도.

도 6a 및 도 6b는 단위 화소의 드라이브 트랜지스터와 셀렉트 트랜지스터를 도시한 회로도 및 평면도.

도 7은 단위 화소를 구성하는 트랜지스터의 Vd-Id 특성 곡선을 도시한 도면.

도 8은 본 발명의 기술적 원리를 설명하기 위하여 도시한 도면.

도 9는 본 발명의 실시예에 따른 시모스 이미지 센서의 단위 화소를 도시한 회로도.

도 10은 도 9에 도시된 단위 화소의 평면도.

도 11은 도 10에 도시된 I-I' 절취선을 따라 도시한 단면도 및 등가 회로도.

도 12는 도 9에 도시된 단위 화소의 제조방법을 도시한 공정 단면도.

도 13은 도 12에 도시된 감광막 패턴의 개구부 임계치수를 도시한 평면도.

도 14는 비교예에 따른 시모스 이미지 센서의 단위 화소를 도시한 평면도.

도 15a 내지 도 15d는 도 14에 도시된 단위 화소의 제조방법을 공정 단면도.

<도면의 주요 부분에 대한 부호의 설명>

10 : 화소 어레이 20 : 로 디코더

30 : 칼럼 디코더 110, 210 : 기판

111, 211 : 게이트 절연막 112, 212 : 폴리 실리콘막

113, 213 : 게이트 전극 118 : 실리사이드층

115, 215 : HLD막 116 : 감광막 패턴

114, 214 : 스페이서 216 : 반사 방지막

본 발명은 반도체 기술에 관한 것으로, 특히 시모스(Complementary Metal Oxide Semiconductor) 이미지 센서 및 그 제조방법에 관한 것이다.

최근들어 디지털 카메라(digital camera)는 인터넷을 이용한 영상통신의 발전과 더불어 그 수요가 폭발적으로 증가하고 있는 추세에 있다. 더욱이, 카메라가 장착된 PDA(Personal Digital Assistant), IMT-2000(International Mobile Telecommunications-2000), CDMA(Code Division Multiple Access) 단말기 등과 같은 이동통신단말기의 보급이 증가됨에 따라 소형 카메라 모듈의 수요가 증가하고 있다.

카메라 모듈은 기본적으로 이미지 센서를 포함한다. 일반적으로, 이미지 센서라 함은 광학 영상(optical image)을 전기 신호로 변환시키는 소자를 말한다. 이러한 이미지 센서로는 전하 결합 소자(Charge Coupled Device, 이하, CCD라 함)와 시모스(CMOS; Complementary Metal-Oxide-Semiconductor) 이미지 센서가 널리 사용되고 있다.

CCD는 구동 방식이 복잡하고, 전력 소모가 많으며, 제조공정시 마스크 공정 수가 많아 공정이 복잡하고, 시그날 프로세싱 회로(signal processing circuit)를 칩 내에 구현할 수 없어 원 칩(one chip)화가 어렵다는 등의 여러 단점이 있다. 이에 반해, 시모스 이미지 센서는 하나의 단일 칩 상에 제어, 구동 및 신호 처리 회로의 모놀리식 집적화가 가능하기 때문에 최근에 보다 주목을 받고 있다. 게다가, 시모스 이미지 센서는 저전압 동작 및 저전력 소모, 주변기기와의 호환성 및 표준 CMOS 제조 공정의 유용성으로 인하여 기존의 CCD에 비해 잠재적으로 적은 비용을 제공한다.

그러나, 시모스 이미지 센서에서 수광 소자, 예컨대 포토 다이오드(photo diode)에 의해 생성된 아날로그 신호는 기생 캐패시턴스, 저항, 암전류 누설 또는 반도체 소자 특성의 불일치 등에 의해 야기되는 다양한 기생 효과(parasitic effect)를 갖는다. 이러한 기생 효과는 반도체 소자에서는 필수적으로 발생되는 것으로서, 이미지 데이터의 신호대 잡음비(Signal to Noise Ratio)의 저하를 가져온다. 따라서, 잡음은 시모스 이미지 센서의 성능을 제한하는 중요한 요인으로 작용하고 있다.

시모스 이미지 센서에서 잡음이 발생되는 원인은 이미지 데이터의 샘플링과 관련되는 kT/C 잡음, 이미지 신호를 증폭하기 위해 사용되는 회로와 관련되는 1/f 잡음 및 센서의 신호 처리 회로의 불일치와 관련되는 고정 패턴 잡음(Fixed Pattern Noise, 이하, FPN이라 함) 등이 있다. 이중 FPN은 이미지 안에 세로선 또는 스트립(strip)으로 나타나서 사람의 눈에 쉽게 발견되므로 시각적으로 매우 좋지 않다.

도 1은 정사각형 모양의 단위 화소를 갖는 CMOS 이미지 센서를 도시한 도면이다.

도 1에 도시된 바와 같이, 화소 어레이(10)를 중심으로 로 어드레스(row address)를 지정할 경우 로 디코더(row decoder, 20)가 화소 어레이(10)의 한쪽 방향에 배치되고, 이와는 직각의 위치에 화소의 데이터 출력이 연결되고, 화소들의 칼럼 어드레스(column address)를 지정할 칼럼 디코더(column decoder, 30)가 배치된다.

이러한 구성을 갖는 CMOS 이미지 센서로부터 데이터를 독출하는 과정을 설명하면 다음과 같다.

먼저, 로 디코더(20)에서 첫 번째 열을 선택한 다음, 칼럼 디코더(30)에서 선택된 첫 번째 열의 각각의 화소에 대한 데이터(data)를 독출한 후 각각의 화소의 데이터를 증폭한다. 그 다음, 로 디코더(20)에서 두 번째 열을 선택한 다음, 칼럼 디코더(30)에서 선택된 두 번째 열의 각각의 화소에 대한 데이터를 독출한 후 각각의 화소의 데이터를 증폭한다. 이와 같은 방법으로 전체 화소의 데이터를 독출한다.

CMOS 이미지 센서에 사용되는 단위 화소는 여러 종류가 있으나, 그 중 대표적으로 상용화된 화소의 종류로는 3개의 기본 트랜지스터(transistor)와 1개의 포토다이오드(photodiode)로 구성된 3-T(3-transistor) 구조의 화소와 4개의 기본 트랜지스터와 1개의 포토다이오드로 구성된 4-T(4-transistor) 구조의 화소들이 있다.

도 2는 CMOS 이미지 센서 단위 화소 중 일반적인 3-T 구조를 도시한 회로도이다.

도 2를 참조하면, 3-T 구조의 화소는 광(photon)을 전자(electron)로 바꾸어 저장하는 1개의 포토다이오드(PD)와, 3개의 NMOS 트랜지스터로 구성되어 있다. 3개의 NMOS 트랜지스터는 포토 다이오드(PD)의 일단을 전원전압(VDD)으로 리셋(reset)시키는 리셋 트랜지스터(Rx), 포토 다이오드(PD)에 축적된 전하에 따라 동작하여 소스 팔로워(source follower) 구성으로 버퍼 증폭기(buffer amplifier) 역할을 하 는 드라이브 트랜지스터(Dx), 스위칭으로 어드레싱(addressing)을 할 수 있도록 하는 셀렉트 트랜지스터(Sx)로 구성된다.

도 4는 CMOS 이미지 센서 단위 화소 중 일반적인 4-T 구조를 도시한 회로도이다.

도 4를 참조하면, 4-T 구조의 화소는 1개의 포토 다이오드(PD)와, 4개의 NMOS 트랜지스터로 이루어진다. 4개의 NMOS 트랜지스터는 포토 다이오드(PD)에서 집속된 광전하(photo-generated charge)를 플로팅 디퓨젼 영역(FD)으로 운송하기 위한 트랜스퍼 트랜지스터(Tx), 원하는 값으로 플로팅 디퓨젼 영역(FD)의 전위를 세팅하고 전하를 배출하여 플로팅 디퓨젼 영역(FD)을 리셋시키기 위한 리셋 트랜지스터(Rx), 플로팅 디퓨전 영역(FD)에 축적된 전하에 따라 동작하여 소스 팔로워 구성으로 버퍼 증폭기 역할을 하는 드라이브 트랜지스터(Dx), 스위칭으로 어드레싱을 할 수 있도록 하는 셀렉트 트랜지스터(Sx)로 구성된다.

이와 같이, 3-T 구조의 화소와 4-T 구조의 화소 간의 회로 구성에 있어서 가장 큰 차이는 트랜스퍼 트랜지스터(Tx)와 플로팅 디퓨젼 영역의 존재 유무이다. 3-T 구조의 화소는 신호레벨을 먼저 검출한 후 리셋 트랜지스터(Rx)를 턴-온시켜 리셋레벨을 검출한다. 반면, 4-T 구조의 화소는 리셋 트랜지스터(Rx)를 턴-온시켜 리셋레벨을 먼저 검출한 후 트랜스퍼 트랜지스터(Tx)를 턴-온시켜 신호레벨을 검출한다.

한편, 도 3은 도 2에 도시된 3-T 구조의 화소가 하나의 칼럼라인을 공유하고 있는 화소 어레이(Array)를 도시한 회로도이다. 도 3에 도시된 바와 같이, 각 단위 화소(UP1~UPn)는 하나의 칼럼라인과 공통으로 접속되어 1개의 로드 트랜지스터(Load)와 접속된다.

도 5는 도 4에 도시된 4-T 구조의 화소가 하나의 칼럼라인을 공유하고 있는 화소 어레이를 도시한 회로도이다. 도 5에 도시된 바와 같이, 각 단위 화소(UP1~UPn)는 하나의 칼럼라인과 공통으로 접속되어 1개의 로드 트랜지스터(Load)와 접속된다.

도 3 및 도 5에 도시된 바와 같이, 3-T 구조 및 4-T 구조의 화소는 복수 개가 하나의 칼럼라인을 공유하고, 칼럼라인을 통해 1개의 로드 트랜지스터(Load)와 접속되도록 구성되며, 도 1에 도시된 바와 같이 칼럼라인별로 신호를 독출하여 출력한다.

이와 같이, 복수 개의 화소로부터 출력된 화소 데이터가 하나의 칼럼라인을 통해 독출되기 때문에 공정 과정에서 화소마다 발생되는 오프셋(offset)의 차이에 의해 칼럼 고정 패턴 잡음(Fixed Pattern Noise, FPN)이 발생되게 된다. 이러한 고정 패턴 잡음의 원인 중 하나가 이웃하는 트랜지스터의 게이트 전극의 FICD(Final Inspection Critical Dimension)의 변동에 의한 채널 길이의 변화 및 그에 따른 포화전류의 변동이다.

현재, 0.18㎛의 시모스 이미지 센서 공정을 적용한 트랜지스터의 특성은 하기 표 1과 같다.

트랜지스터 종류	W/L(㎛)	Idsat(㎂)	Idsat'(㎂/㎛)
Load Tr	2/2	256	128
	2/4	139	70
	4/2	506	124
Dx & Sx Tr	0.25/0.35	150	600

도 6a 및 도 6b, 상기 표 1에 나타낸 바와 같이, 종래기술에 따른 단위 화소는 드라이버 트랜지스터(Dx)와 셀렉트 트랜지스터(Sx)의 게이트 전극 길이(L)가 0.35㎛로 동일하게 설계된다. 이 때문에 구동전류(driving current)는 드라이버 트랜지스터(Dx)와 셀렉트 트랜지스터(Sx)에서의 대략 150㎂가 되고, 로드 트랜지스터(Load)에서는 대략 260㎂가 된다.

일반적으로, 시모스 이미지 센서 구동시 구동전류는 최소값을 갖는 드라이버 트랜지스터(Dx) 또는 셀렉트 트랜지스터(Sx)의 구동전류 값으로 결정된다. 이 때문에, 드라이버 트랜지스터(Dx) 또는 셀렉트 트랜지스터(Sx)의 제조공정은 정밀하게 제어되어야만 한다.

그러나, 드라이버 트랜지스터(D x)와 셀렉트 트랜지스터(Sx)의 게이트 전극을 정의하기 위한 식각공정 시 게이트 전극의 길이(FICD)가 변동하는 문제가 발생된다. 이러한 게이트 변동은 곧 구동전류를 변동시켜 칼럼 고정 패턴 잡음을 야기시키게 된다.

또한, 도 7에 도시된 바와 같이 시모스 이미지 센서에서 칼럼 고정 패턴 잡음을 야기시키는 원인으로는 화소를 구성하는 트랜지스터가 포화영역(saturation region)을 제외한 비포화영역, 즉 선형영역에서 매우 불안정하게 동작하기 때문이다.

따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 단위 화소를 구성하는 트랜지스터의 게이트 전극의 길이 변동에 기인한 칼럼 고정 패턴 잡음이 유발되는 문제점을 해결할 수 있는 시모스 이미지 센서를 제공하는데 그 목적이 있다.

또한, 본 발명은 트랜지스터의 포화영역을 확장하여 칼럼 고정 패턴 잡음을 제거할 수 있는 시모스 이미지 센서를 제공하는데 다른 목적이 있다.

또한, 본 발명은 상기한 시모스 이미지 센서의 제조공정에 있어서 공정을 단순화시킬 수 있는 시모스 이미지 센서의 제조방법을 제공하는데 또 다른 목적이 있다.

상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 포토 다이오드와, 상기 포토 다이오드를 리셋시키기 위한 제1 트랜지스터와, 상기 포토 다이오드에 축적된 전하를 증폭시켜 출력하는 제2 트렌지스터와, 상기 제2 트랜지스터로부터 출력된 신호를 칼럼라인으로 전송하는 제3 트랜지스터를 포함하는 시모스 이미지 센서에 있어서, 상기 제1 트랜지스터의 게이트 전극과 연결되는 신호선으로 입력되는 게이트 전압을 강하시켜 상기 제1 트랜지스터의 포화영역을 확장시키기 위하여 상기 제1 트랜지스터의 상기 신호선에만 선택적으로 실리사이드층이 형성된 시모스 이미지 센서를 제공한다.

또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 복수의 트랜지스터의 게이트 전극과, 상기 게이트 전극 중 어느 하나와 일체형으로 연결되도록 형성되어 게이트 전압을 전송하는 신호선이 형성된 기판을 제공하는 단계와, 상기 기판 내에 포토 다이오드를 형성하는 단계와, 상기 게이트 전극과 상기 신호선의 양측벽에 스페이서를 형성하는 단계와, 상기 스페이서를 포함하는 전체 구조 상부의 단차를 따라 절연막을 증착하는 단계와, 상기 신호선의 상부가 노출되는 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 식각 마스크로 하여 노출되는 상기 절연막을 식각하여 상기 신호선의 상부면을 노출시키는 단계와, 상기 신호선의 상부면에 실리사이드층을 형성하는 단계를 포함하는 시모스 이미지 센서의 제조방법을 제공한다.

본 발명은 단위 화소를 구성하는 리셋 트랜지스터의 게이트 전압을 공정 추가 없이 마스크(mask) 변경만으로 감소시키고, 이를 통해 트랜지스터의 포화영역을 확장시켜 항상 트랜지스터가 포화영역에 동작하도록 제어하여 칼럼간 고정 패턴 잡음을 제거할 수 있다. 즉, 도 8에 도시된 바와 같이, 단위 화소를 구성하는 트랜지스터의 게이트 전압(Vg)을 △Vg 만큼 감소시켜 포화영역(A)을 △A 만큼 증대시킬 수 있다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 기능을 수행하는 동일 요소들을 나타낸다.

실시예

도 9는 본 발명의 실시예에 따른 시모스 이미지 센서의 단위 화소를 설명하기 위하여 도시한 회로도이고, 도 10은 도 9에 도시된 단위 화소의 평면도이다. 여기서는 설명의 편의를 위해 일례로 4-T(Transistor) 구조를 갖는 단위 화소를 도시하였다.

도 9 및 도 10을 참조하면, 본 발명의 실시예에 따른 시모스 이미지 센서의 단위 화소는 리셋 트랜지스터(Rx)의 게이트단으로 입력되는 게이트 전압을 감소시키기 위해 게이트단에 저항소자(R)를 접속시킨다. 이로써, 게이트 전압(r)을 저항소자(R)의 저항값만큼 강하시켜 리셋 트랜지스터(Rx)의 게이트단으로 공급하게 된다.

본 발명의 실시예에 따른 시모스 이미지 센서에서는 저항소자(R)를 별도의 공정을 통해 형성하는 것이 아니라, 자기 정렬 실리사이드(Self Align silicide; SALICIDE) 공정을 통해 형성하기 때문에 공정이 단순화고, 별도의 면적이 필요하 지 않다. 이러한 자기 정렬 실리사이드 공정에 대한 구체적인 설명은 후술하기로 한다.

이하, 저항소자를 구현하기 위한 자기 정렬 실리사이드 공정을 설명하면 다 음과 같다.

도 11은 도 10에 도시된 I-I' 절취선을 따라 도시한 단면도와, 그 등가 회로도이다.

도 11에 도시된 바와 같이, 리셋 트랜지스터(Sx)의 게이트 전극(113)의 일부에만 실리사이드층(118)을 형성한다. 즉, 게이트 전극(113)은 게이트 절연막(111)과 폴리 실리콘막(112)의 적층 구조로 이루어지며, 폴리 실리콘막(112)의 상부 중 일부(헤칭 부위)에만 실리사이드층(118)이 형성된다. 이때, 실리사이드층(118)은 텅스텐 실리사이드층으로 형성한다. 이외에도 모든 코발트, 티타늄 실리사이드층도 가능하다.

이러한 구조에서는 실리사이드층(118)이 형성되는 부위와 형성되지 않은 부위 간에 저항값이 달라지게 된다. 즉, 실리사이드층(118)이 형성된 부위가 형성되지 않은 부위보다 저항값이 낮게 된다. 결국, 도 11의 (b)에 도시된 바와 같은 등가회로를 얻을 수 있다.

이하, 도 12를 참조하여 실리사이드층(118) 형성방법에 대해 설명하면 다음과 같다.

먼저, 도 12에 도시된 바와 같이, 기판(110) 상에 각 트랜지스터(Tx, Rx, Dx, Sx)의 게이트 전극(113)을 순차적으로 형성한 후 포토 다이오드(미도시)를 형성한다.

그런 다음, 기판(110) 내에 포토 다이오드(미도시)를 형성한다.

그런 다음, 게이트 전극(113)의 양측벽에 스페이서(spacer)(114)를 형성한 후 스페이서(114)를 포함하는 전체 구조 상부의 단차를 따라 HLD(High Temperature Low Pressure Dielectric)막(115)을 증착한다.

그런 다음, 포토공정을 실시하여 리셋 트랜지스터(Rx)의 게이트 전극(113) 중 일부(즉, 게이트 전극과 연결된 신호선)가 노출되는 감광막 패턴(116)을 형성한다. 이때, 개방되는 감광막 패턴(116)의 임계치수(Critical Dimension; CD)의 타겟(target)은 0.2~0.36㎛까지 0.02㎛ 과정으로 분리(split)하여 제어한다. 즉, 도 13과 같다.

그런 다음, 감광막 패턴(116)을 이용한 식각공정을 실시하여 노출되는 HLD막(115)을 식각한다. 이로써, 리셋 트랜지스터(Rx)의 게이트 전극(113)의 상부가 노출된다.

그런 다음, 감광막 패턴(116)을 제거한 후 노출된 리셋 트랜지스터(Rx)의 게이트 전극(113)에 실리사이드층(118)을 형성한다.

이러한 공정은 도 14에 도시된 바와 같이 화소 내에 구성된 모든 트랜지스터(Tx, Rx, Dx, Sx)의 게이트 전극에 실리사이드층을 형성하는 공정에 비해 공정단계를 5 단계 정도 생략할 수 있어 공정이 그 만큼 단순해질 수 있는 효과를 얻을 수 있다.

이를 비교하기 위해, 도 14에 도시된 단위 화소의 제조방법을 도 15a 내지 도 15d를 참조하여 설명하면 다음과 같다.

먼저, 도 15a에 도시된 바와 같이, 기판(210) 상에 각 트랜지스터(Tx, Rx, Dx, Sx)의 게이트 전극(213)을 순차적으로 형성한 후 포토 다이오드(미도시)를 형 성한다.

그런 다음, 기판(210) 내에 포토 다이오드(미도시)를 형성한다.

그런 다음, 게이트 전극(213)의 양측벽에 스페이서(214)를 형성한 후 스페이서(214)를 포함하는 전체 구조 상부의 단차를 따라 HLD막(215)을 증착한다.

그런 다음, 도 15b에 도시된 바와 같이, HLD(215) 상부에 반사방지막(216)으로 BARC(Bottom Anti Reflective Coating)막을 도포한다. 예컨대, BARC막은 1000Å의 두께로 형성한다.

그런 다음, 도 15c에 도시된 바와 같이, 에치백(etch back)과 같은 전면식각공정(217)을 실시하여 반사 방지막(216)을 식각한다. 이로써, HLD막(215)의 상부가 노출되고, 노출되는 HLD막(215)에 의해 반사방지막(216)은 사이에 고립된다. 즉, HLD막(215)은 게이트 전극(213)의 상부와 대응되는 부위가 노출되고, 반사 방지막(216)은 HLD막(215) 사이에 고립된다.

이어서, 도 15d에 도시된 바와 같이, 반사 방지막(216)을 식각 마스크로 이용한 식각공정(218)을 실시하여 HLD막(215)을 식각한다. 이로써, 각 게이트 전극(213)의 상부가 노출된다.

상기 도 15a 내지 도 15d에 도시된 바와 같이, 화소 내의 모든 트랜지스터(Tx, Rx, Dx, Sx)의 게이트 전극(신호선 포함)에 모두 실리사이드층을 형성하는 경우 반사 방지막(216) 도포공정, 반사 방지막(216) 전면식각공정(217), 실리사이드 포토공정과 같이 3단계의 공정이 필요하다. 그러나, 도 12에 도시된 본 발명의 실시예에 따른 이미지 센서에서의 단위 화소는 리셋 트랜지스터(Rx)와 연결된 신호선 만 선택적으로 실리사이드층이 형성됨으로써 반사 방지막 도포공정, 반사 방지막 전면식각공정을 생략할 수 있어 공정을 단순화시킬 수 있다. 더욱이, 실리사이드 형성용 마스크 변경 만으로 실리사이드층을 선택적으로 신호선에만 형성할 수 있다.

본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.

이상에서 설명한 바와 같이, 본 발명에 의하면, 다음과 같은 효과들을 얻을 수 있다.

먼저, 본 발명은 화소 내에 구성된 리셋 트랜지스터의 게이트 전극과 연결되는 신호선에만 선택적으로 실리사이드층을 형성하여 게이트 전압을 일정 레벨로 강하시킴으로써 리셋 트랜지스터의 포화영역을 확장시켜 리셋 트랜지스터를 보다 안정적으로 동작시킬 수 있다. 이를 통해, 칼럼 고정 패턴 잡음을 제거할 수 있다.

또한, 본 발명은 별도의 추가 공정없이 자기 정렬 실리사이드 공정시 마스크 변경만으로 신호선에만 선택적으로 실리사이드층을 형성함으로써 공정을 단순화시킬 수 있다.

Claims

포토 다이오드와, 상기 포토 다이오드를 리셋시키기 위한 제1 트랜지스터와, 상기 포토 다이오드에 축적된 전하를 증폭시켜 출력하는 제2 트렌지스터와, 상기 제2 트랜지스터로부터 출력된 신호를 칼럼라인으로 전송하는 제3 트랜지스터를 포함하는 시모스 이미지 센서에 있어서,

상기 제1 트랜지스터의 게이트 전극과 연결되는 신호선으로 입력되는 게이트 전압을 강하시켜 상기 제1 트랜지스터의 포화영역을 확장시키기 위하여 상기 제1 트랜지스터의 상기 신호선에만 선택적으로 실리사이드층이 형성된 시모스 이미지 센서.
제 1 항에 있어서,

상기 포토 다이오드에 축적된 전하를 상기 제2 트랜지스터의 게이트로 운송하는 제4 트랜지스터를 더 포함하는 시모스 이미지 센서.
제 1 항 또는 제 2 항에 있어서,

상기 신호선은 상기 게이트 전극과 연결부없이 일체로 형성된 폴리 실리콘막과, 상기 폴리 실리콘막 상부에 형성된 실리사이드층으로 이루어진 시모스 이미지 센서.
복수의 트랜지스터의 게이트 전극과, 상기 게이트 전극 중 어느 하나와 일체형으로 연결되도록 형성되어 게이트 전압을 전송하는 신호선이 형성된 기판을 제공하는 단계;

상기 기판 내에 포토 다이오드를 형성하는 단계;

상기 게이트 전극과 상기 신호선의 양측벽에 스페이서를 형성하는 단계;

상기 스페이서를 포함하는 전체 구조 상부의 단차를 따라 절연막을 증착하는 단계;

상기 신호선의 상부가 노출되는 감광막 패턴을 형성하는 단계;

상기 감광막 패턴을 식각 마스크로 하여 노출되는 상기 절연막을 식각하여 상기 신호선의 상부면을 노출시키는 단계; 및

상기 신호선의 상부면에 실리사이드층을 형성하는 단계

를 포함하는 시모스 이미지 센서의 제조방법.
제 4 항에 있어서,

상기 신호선의 상부가 노출되는 상기 감광막 패턴의 개구부 임계치수는 0.2~0.36㎛인 시모스 이미지 센서의 제조방법.