KR100651577B1 - 시모스 이미지 센서 - Google Patents

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KR100651577B1
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이원호
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매그나칩 반도체 유한회사
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Abstract

본 발명은 면적(area)을 감소시키면서 화소 간 불균일성을 해소하여 데드 존 편차를 억제하고, 이를 통해 저조도 특성을 개선시킬 수 있는 CMOS 이미지 센서를 제공하기 위한 것으로, 이를 위해 본 발명은 포토다이오드와, 상기 포토다이오드에 집속된 광전하를 플로팅 디퓨전 영역으로 운송하기 위한 트랜스퍼 트랜지스터와, 상기 플로팅 디퓨전 영역의 전위를 원하는 값으로 세팅하는 리셋 트랜지스터와, 상기 플로팅 디퓨전 영역과 병렬접속되고, 상기 플로팅 디퓨전 영역에 축적된 전하에 따라 소스 팔로워 구성으로 버퍼 증폭기 역할을 수행하는 제1 및 제2 드라이브 트랜지스터와, 상기 제1 드라이브 트랜지스터를 통해 증폭된 신호를 제1 출력단으로 출력하는 제1 셀렉트 트랜지스터와, 상기 제2 드라이브 트랜지스터를 통해 증폭된 신호를 제2 출력단으로 출력하는 제2 셀렉트 트랜지스터를 포함하는 시모스 이미지 센서를 제공한다.
CMOS 이미지 센서, 저조도

Description

시모스 이미지 센서{CMOS IMAGE SENSOR}
도 1은 일반적인 CMOS 이미지 센서의 구성을 도시한 구성도.
도 2는 일반적인 CMOS 이미지 센서의 화소 어레이 구조를 도시한 도면.
도 3은 일반적인 CMOS 이미지 센서의 4-T 구조의 단위 화소의 구성을 도시한 회로도.
도 4의 (a) 내지 (d)는 일반적인 CMOS 이미지 센서의 데이터 독출동작을 설명하기 위하여 도시한 회로도.
도 5는 본 발명의 실시예1에 따른 CMOS 이미지 센서를 도시한 회로도.
도 6의 (a) 내지 (c)는 도 5에 도시된 CMOS 이미지 센서의 데이터 독출동작을 설명하기 위하여 도시한 회로도.
도 7은 본 발명의 실시예1에 따른 CMOS 이미지 센서의 화소 어레이 구조를 도시한 도면.
도 8은 본 발명의 실시예2에 따른 CMOS 이미지 센서를 도시한 회로도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 화소 어레이
20 : 로 디코더
30 : 칼럼 디코더
본 발명은 반도체 기술에 관한 것으로, 특히 CMOS(Complementary Metal Oxide Semiconductor) 이미지 센서에 관한 것이다.
최근들어 디지털 카메라(digital camera)는 인터넷을 이용한 영상통신의 발전과 더불어 그 수요가 폭발적으로 증가하고 있는 추세에 있다. 더욱이, 카메라가 장착된 PDA(Personal Digital Assistant), IMT-2000(International Mobile Telecommunications-2000), CDMA(Code Division Multiple Access) 단말기 등과 같은 이동통신단말기의 보급이 증가됨에 따라 소형 카메라 모듈의 수요가 증가하고 있다.
카메라 모듈은 기본적으로 이미지 센서를 포함한다. 일반적으로, 이미지 센서라 함은 광학 영상(optical image)을 전기 신호로 변환시키는 소자를 말한다. 이러한 이미지 센서로는 전하 결합 소자(Charge Coupled Device, 이하, CCD라 함)와 시모스(CMOS; Complementary Metal-Oxide-Semiconductor) 이미지 센서가 널리 사용되고 있다.
CCD는 구동 방식이 복잡하고, 전력 소모가 많으며, 제조공정시 마스크 공정 수가 많아 공정이 복잡하고, 시그날 프로세싱 회로(signal processing circuit)를 칩 내에 구현할 수 없어 원 칩(one chip)화가 어렵다는 등의 여러 단점이 있다. 이에 반해, 시모스 이미지 센서는 하나의 단일 칩 상에 제어, 구동 및 신호 처리 회로의 모놀리식 집적화가 가능하기 때문에 최근에 보다 주목을 받고 있다. 게다가, 시모스 이미지 센서는 저전압 동작 및 저전력 소모, 주변기기와의 호환성 및 표준 CMOS 제조 공정의 유용성으로 인하여 기존의 CCD에 비해 잠재적으로 적은 비용을 제공한다.
그러나, 시모스 이미지 센서에서 수광 소자, 예컨대 포토 다이오드(photo diode)에 의해 생성된 아날로그 신호는 기생 캐패시턴스, 저항, 암전류 누설 또는 반도체 소자 특성의 불일치 등에 의해 야기되는 다양한 기생 효과(parasitic effect)를 갖는다. 이러한 기생 효과는 반도체 소자에서는 필수적으로 발생되는 것으로서, 이미지 데이터의 신호대 잡음비(Signal to Noise Ratio)의 저하를 가져온다. 따라서, 잡음은 시모스 이미지 센서의 성능을 제한하는 중요한 요인으로 작용하고 있다.
시모스 이미지 센서에서 잡음이 발생되는 원인은 이미지 데이터의 샘플링과 관련되는 kT/C 잡음, 이미지 신호를 증폭하기 위해 사용되는 회로와 관련되는 1/f 잡음 및 센서의 신호 처리 회로의 불일치와 관련되는 고정 패턴 잡음(Fixed Pattern Noise, 이하, FPN이라 함) 등이 있다. 이중 FPN은 이미지 안에 세로선 또는 스트립(strip)으로 나타나서 사람의 눈에 쉽게 발견되므로 시각적으로 매우 좋지 않다.
도 1은 정사각형 모양의 단위 화소를 갖는 CMOS 이미지 센서를 도시한 도면이다.
도 1에 도시된 바와 같이, 화소 어레이(10)를 중심으로 로 어드레스(row address)를 지정할 경우 로 디코더(row decoder, 20)가 화소 어레이(10)의 한쪽 방향에 배치되고, 이와는 직각의 위치에 화소의 데이터 출력이 연결되고, 화소들의 칼럼 어드레스(column address)를 지정할 칼럼 디코더(column decoder, 30)가 배치된다.
현재 상용화된 CMOS 이미지 센서의 화소 어레이(10)는 R(Red), G(Green)(G1, G2), B(Blue)에 대응되는 복수의 단위 화소가 도 2에 도시된 바와 같이 배열되어 이루어진다. 이러한 각각의 단위 화소(unit pixel)는 구성에 따라 여러 종류가 있으나, 그 중 대표적으로 상용화된 화소로는 3개의 기본 트랜지스터(transistor)와 1개의 포토다이오드(photodiode)로 구성된 3-T(3-transistor) 구조의 화소와 4개의 기본 트랜지스터와 1개의 포토다이오드로 구성된 4-T(4-transistor) 구조의 화소들이 있다.
도 3은 CMOS 이미지 센서 단위 화소 중 일반적인 4-T 구조를 도시한 회로도이다.
도 3을 참조하면, 4-T 구조의 화소는 1개의 포토 다이오드(Photo Diode, PD)와, 4개의 NMOS 트랜지스터로 이루어진다. 4개의 NMOS 트랜지스터는 포토 다이오드(PD)에서 집속된 광전하(photo-generated charge)를 플로팅 디퓨전 영역(Floating Defusion, FD)으로 운송하기 위한 트랜스퍼 트랜지스터(Transfer transisotr, Tx), 원하는 값으로 플로팅 디퓨전 영역(FD)의 전위를 세팅하고 전하를 배출하여 플로팅 디퓨전 영역(FD)을 리셋시키기 위한 리셋 트랜지스터(Reset TR, Rx), 플로팅 디퓨전 영역(FD)에 축적된 전하에 따라 동작하여 소스 팔로워(source follower) 구성으로 버퍼 증폭기(buffer amplifier) 역할을 하는 드라이브 트랜지스터(Drive TR, Dx), 스위칭(switching)으로 어드레싱(addressing)을 할 수 있도록 하는 셀렉트 트랜지스터(Select TR, Sx)로 구성된다. 한편, 'Load'는 부하 트랜지스터(Load TR)이다.
이러한 구성을 갖는 CMOS 이미지 센서로부터 데이터(R, G, B)를 독출하는 과정을 설명하면 다음과 같다.
먼저, 도 3에 도시된 바와 같이, 리셋 독출구간 동안 리셋신호에 의해 리셋 트랜지스터(Rx)가 턴-온(turn-ON)되어 플로팅 디퓨전 영역(FD)으로는 리셋 트랜지스터(Rx)를 통해 전원전압(VDD)이 인가된다. 이에 따라, 플로팅 디퓨전 영역(FD)의 전위는 전원전압(VDD)보다 낮은 전위 레벨로 리셋된다. 그리고, 리셋된 플로팅 디퓨전 영역(FD)의 전위는 드라이브 트랜지스터(Dx)를 통해 증폭된 후 셀렉트 트랜지스터(Sx)가 선택되어 턴-온되면 셀렉트 트랜지스터(Sx)를 통해 출력단(Pout)으로 출력된다.
이후, 신호 독출구간 동안 리셋신호에 의해 리셋 트랜지스터(Rx)가 턴-오프(turn-OFF)되고, 트랜스퍼 트랜지스터(Tx)가 턴-온되면 포토다이오드(PD)로 조사된 빛에 의해 포토다이오드(PD)에 생성된 전자들은 트랜스퍼 트랜지스터(Tx)를 통해 플로팅 디퓨전 영역(FD)으로 전달되어 축적된다. 이때, 전자와 함께 정공도 생성되 는데, 이러한 정공들은 실리콘 기판으로 확산된다. 그리고, 플로팅 디퓨전 영역(FD)은 축적된 전하에 의해 일정 레벨로 상승하고, 상승된 전위는 드라이브 트랜지스터(Dx)를 통해 증폭된 후 셀렉트 트랜지스터(Sx)가 선택되어 턴-온되면 출력단(Pout)으로 출력된다.
도 4에 도시된 바와 같이, 상기한 데이터 독출 동작을 통해 각 화소는 각각 하나의 데이터를 출력한다. 예컨대, 'G1', 'G2', 'R' 및 'B' 데이터는 각각의 화소를 통해 출력되며, 각 화소는 도 3에 도시된 바와 같은 동일한 구성으로 이루어진다.
이와 같이 칼러(color)별로 화소의 데이터를 출력하는 경우 데드 존 편차(Dead Zone Deviation, DZD)가 유발된다. 데드 존 편차는 각 칼러를 구성하는 단위 화소 내 트랜지스터의 매칭(matching) 특성, 특히 드라이브 트랜지스터(Dx)의 크기 및 파라미터(parameter)(Vth, Idsat) 차이에 의해 크게 영향을 받는 것으로 알려져 있다. 예컨대, 'G1' 간 또는 'G2' 간 출력차이, 또는 'G1'과 'G2' 간 출력차이에 의해 유발된다.
예컨대, 1.3M급 CMOS 이미지 센서에서 데드 존 편차가 5코드(code)보다 큰 (DZD > 5code)경우의 각 화소의 개수는 'G1' 및 'G2'의 화소는 20,000개이고, 'R' 화소는 10,000개, 'B' 화소는 10,000개로 총(total) 40K(K=1,000)개의 화소가 된다.
일반적으로, CMOS 이미지 센서의 광 특성 중 하나인 저조도(low illumination) 출력 편차(output deviation), 예컨대 데드 존 편차는 일정 출력이 나오는 특정 조도 및 인티그레이션 타임(integration time) 조건에서 각 화소의 출력 간의 변동으로 중조도에서의 출력값이 ±5 코드 이상 벗어나는 화소 개수로 정의한다.
이러한 데드 존 편차는 화소 간 출력되는 데이터의 불균일성(non-uniformity)에 의해 유발되는 바, 화소 어레이를 구성하는 화소의 개수가 증가하는 경우 그에 상응하여 데드 존 편차 또한 증가할 것으로 보고 있다. 현재, CMOS 이미지 센서가 탑재된 제품에 대한 발전이 가속화되어 고급화되어 감에 따라 탑재되는 화소의 개수의 증가 또한 불가피한 실정이다. 5M~8M 화소 어레이가 상용화 단계에 있다. 결국, 이미지 특성을 개선시키기 위해서는 이러한 화소 간 불균일성이 해소되어야 한다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출된 것으로서, 면적(area)을 감소시키면서 화소 간 불균일성을 해소하여 데드 존 편차를 억제하고, 이를 통해 저조도 특성을 개선시킬 수 있는 CMOS 이미지 센서를 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 포토다이오드와, 상기 포토다이오드에 집속된 광전하를 플로팅 디퓨전 영역으로 운송하기 위한 트랜스 퍼 트랜지스터와, 상기 플로팅 디퓨전 영역의 전위를 원하는 값으로 세팅하는 리셋 트랜지스터와, 상기 플로팅 디퓨전 영역과 병렬접속되고, 상기 플로팅 디퓨전 영역에 축적된 전하에 따라 소스 팔로워 구성으로 버퍼 증폭기 역할을 수행하는 제1 및 제2 드라이브 트랜지스터와, 상기 제1 드라이브 트랜지스터를 통해 증폭된 신호를 제1 출력단으로 출력하는 제1 셀렉트 트랜지스터와, 상기 제2 드라이브 트랜지스터를 통해 증폭된 신호를 제2 출력단으로 출력하는 제2 셀렉트 트랜지스터를 포함하는 시모스 이미지 센서를 제공한다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 포토다이오드와, 상기 포토다이오드의 전위를 원하는 값으로 세팅하는 리셋 트랜지스터와, 상기 포토다이오드와 병렬접속되고, 상기 포토다이오드에 축적된 전하에 따라 소스 팔로워 구성으로 버퍼 증폭기 역할을 수행하는 제1 및 제2 드라이브 트랜지스터와, 상기 제1 드라이브 트랜지스터를 통해 증폭된 신호를 제1 출력단으로 출력하는 제1 셀렉트 트랜지스터와, 상기 제2 드라이브 트랜지스터를 통해 증폭된 신호를 제2 출력단으로 출력하는 제2 셀렉트 트랜지스터를 포함하는 시모스 이미지 센서를 제공한다.
또한, 상기 제1 및 제2 출력단은 서로 동일한 출력을 출력한다.
또한, 상기 제1 및 제2 출력단으로 출력되는 출력은 R, G 및 B 중 적어도 어느 하나이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 기능을 수행하는 동일 요소들을 나타낸다.
실시예1
도 5는 본 발명의 실시예1에 따른 CMOS 이미지 센서의 구성을 설명하기 위하여 도시한 회로도로서, 4-T(4-Transistor) 구조를 갖는 단위 화소를 도시한 회로도이다.
도 5를 참조하면, 본 발명의 실시예1에 따른 CMOS 이미지 센서는 'G1'과 'G2' 각각의 화소를 연합하여 1개의 화소로 구성하고, 도 6에 도시된 바와 같이 'R' 또는 'B' 화소의 경우에는 종래기술에 따른 단위 화소의 구성을 그대로 유지한다.
구체적으로, 'G1'과 'G2'를 1개의 화소로 구현하기 위하여 포토다이오드(PD), 트랜스퍼 트랜지스터(Tx) 및 리셋 트랜지스터(Rx)는 공동으로 공유하고, 드라이브 트랜지스터(Dx1, Dx2)와 셀렉트 트랜지스터(Sx1, Sx2)를 각각 독립적으로 구성한다.
드라이브 트랜지스터(Dx1, Dx2)는 플로팅 디퓨전 영역(FD)에서 서로 병렬로 접속되는 바, 플로팅 디퓨전 영역(FD)의 전위(Vfd)가 병렬접속된 드라이브 트랜지스터(Dx1, Dx2)의 각 게이트로 동일하게 인가된다. 이에 따라, 각 셀렉트 트랜지스 터(Sx1, Sx2)를 통해 출력되는 출력(Pout1, Pout2)은 'Pout1(G1) = Pout2(G2)'가 된다. 따라서, 도 7의 (a)의 화소 어레이 형태는 (b)의 화소 어레이 형태로 변경된다.
이러한 구성을 통해 1.3M CMOS 이미지 센서에서는 'G1'과 'G2' 화소 간 데드 존 편차가 5코드보다 큰 경우의 화소의 개수를 도 4에 도시된 종래기술에 따른 구성에 비해 10~15K개 수준으로 감소시킬 수 있다. 도 4에 도시된 종래기술에 따른 구성에서는 'G1'과 'G2' 화소 간 데드 존 편차가 5코드보다 큰 경우의 화소의 개수가 20K개였다.
이러한 구성을 갖는 CMOS 이미지 센서로부터 데이터(G1, G2, R, B)를 독출하는 과정을 설명하면 다음과 같다.
도 6의 (a)에 도시된 바와 같이, 'G1'을 독출하고자 하는 경우에는 다음과 같다.
먼저, 리셋 독출구간 동안 리셋신호에 의해 리셋 트랜지스터(Rx)가 턴-온되어 플로팅 디퓨전 영역(FD)으로는 리셋 트랜지스터(Rx)를 통해 전원전압(VDD)이 인가된다. 이에 따라, 플로팅 디퓨전 영역(FD)의 전위는 전원전압(VDD)보다 낮은 전위 레벨로 리셋된다. 그리고, 리셋된 플로팅 디퓨전 영역(FD)의 전위는 드라이브 트랜지스터(Dx1)를 통해 증폭된 후 셀렉트 트랜지스터(Sx1)가 선택되어 턴-온되면 셀렉트 트랜지스터(Sx1)를 통해 출력단(Pout2)으로 출력된다. 그런 다음, 'G1' 칼러에 대응하는 신호 독출구간 동안 리셋신호에 의해 리셋 트랜지스터(Rx)가 턴-오프되고, 트랜스퍼 트랜지스터(Tx)가 턴-온되면 포토다이오드(PD)로 조사된 빛에 의 해 포토다이오드(PD)에 생성된 전자들은 트랜스퍼 트랜지스터(Tx)를 통해 플로팅 디퓨전 영역(FD)으로 전달되어 축적된다. 이때, 전자와 함께 정공도 생성되는데, 이러한 정공들은 실리콘 기판으로 확산된다. 그리고, 플로팅 디퓨전 영역(FD)은 축적된 전하에 의해 일정 레벨로 상승하고, 상승된 전위는 드라이브 트랜지스터(Dx1)를 통해 증폭된 후 셀렉트 트랜지스터(Sx1)가 선택되어 턴-온되면 출력단(Pout1)으로 출력된다.
'G2'를 독출하고자 하는 경우에는 다음과 같다.
먼저, 리셋 독출구간 동안 리셋신호에 의해 리셋 트랜지스터(Rx)가 턴-온되어 플로팅 디퓨전 영역(FD)으로는 리셋 트랜지스터(Rx)를 통해 전원전압(VDD)이 인가된다. 이에 따라, 플로팅 디퓨전 영역(FD)의 전위는 전원전압(VDD)보다 낮은 전위 레벨로 리셋된다. 그리고, 리셋된 플로팅 디퓨전 영역(FD)의 전위는 드라이브 트랜지스터(Dx2)를 통해 증폭된 후 셀렉트 트랜지스터(Sx2)가 선택되어 턴-온되면 셀렉트 트랜지스터(Sx2)를 통해 출력단(Pout2)으로 출력된다. 그런 다음, 'G2' 칼러에 대응하는 신호 독출구간 동안 리셋신호에 의해 리셋 트랜지스터(Rx)가 턴-오프되고, 트랜스퍼 트랜지스터(Tx)가 턴-온되면 포토다이오드(PD)로 조사된 빛에 의해 포토다이오드(PD)에 생성된 전자들은 트랜스퍼 트랜지스터(Tx)를 통해 플로팅 디퓨전 영역(FD)으로 전달되어 축적된다. 이때, 전자와 함께 정공도 생성되는데, 이러한 정공들은 실리콘 기판으로 확산된다. 그리고, 플로팅 디퓨전 영역(FD)은 축적된 전하에 의해 일정 레벨로 상승하고, 상승된 전위는 드라이브 트랜지스터(Dx2)를 통해 증폭된 후 셀렉트 트랜지스터(Sx2)가 선택되어 턴-온되면 출력단(Pout2)으 로 출력된다.
이외, 도 6의 (b) 및 (c)에 도시된 'R'과 'B' 데이터는 도 4의 (c) 및 (d)에 도시된 동일한 방법으로 독출한다.
실시예2
도 8은 본 발명의 실시예2에 따른 CMOS 이미지 센서의 구성을 설명하기 위하여 도시한 회로도로서, 3-T(4-Transistor) 구조를 갖는 단위 화소를 도시한 회로도이다.
도 8을 참조하면, 본 발명의 실시예2에 따른 CMOS 이미지 센서는 실시예1에서와 마찬 가지로, 'G1'과 'G2' 각각의 화소를 연합하여 1개의 화소로 구성하고, 'R' 또는 'B' 화소의 경우에는 종래기술에 따른 단위 화소의 구성을 그대로 유지한다.
구체적으로, 'G1'과 'G2'를 1개의 화소로 구현하기 위하여 포토다이오드(PD) 및 리셋 트랜지스터(Rx)는 공동으로 공유하고, 드라이브 트랜지스터(Dx1, Dx2)와 셀렉트 트랜지스터(Sx1, Sx2)를 각각 독립적으로 구성한다. 드라이브 트랜지스터(Dx1, Dx2)는 실시예1과 마찬 가지로, 포토다이오드(PD)와 서로 병렬로 접속되는 바, 포토다이오드(PD)의 전위가 병렬접속된 드라이브 트랜지스터(Dx1, Dx2)의 각 게이트로 동일하게 인가된다. 이에 따라, 셀렉트 트랜지스터(Sx1, Sx2)를 적절히 선택하면, 출력단(Pout1, Pout2)으로 출력되는 화소, 즉 'G1' 또는 'G2'를 선택할 수 있다.
따라서, 종래에는 도 2의 'A'에 도시된 바와 같이 'G1', 'R', 'B', 'G2' 칼 러를 표현하기 위하여 4개의 화소가 필요하였으나, 본 발명의 실시예1 및 2를 CMOS 이미지 센서에 적용하는 경우에는 3개의 화소만이 필요하기 때문에 그만큼 면적을 감소시킬 수 있는 효과를 얻을 수 있다. 즉, 포토다이오드(PD), 트랜스퍼 트랜지스터(Tx), 플로팅 디퓨전 영역(FD) 및 리셋 트랜지스터(Rx)의 4개의 요소를 공동으로 공유함에 따라 4개의 화소 중 1개의 화소에 대해 상기 4개의 요소를 생략가능하여 면적을 감소시킬 수 있으며, 이를 통해 필 팩터(fill factor)를 개선시키고, 칩(chip) 크기를 축소시킬 수 있는 효과를 얻을 수 있다. 여기서, 필 팩터라 함은 광감도를 높이기 위하여 전체 이미지 센서에서 광감지부의 면적이 차지하는 비율을 의미한다. 또한, 상기 4개의 요소를 공유하므로, 단위 화소 간 불균일성을 억제할 수 있다.
상기에서 설명한 본 발명의 실시예1 및 2는 'G1' 및 'G2'에 대해서만 언급하였으나, 이는 설명의 편의를 위한 일례로서, 동일 출력을 내는 2개의 화소에 대해서도 적용할 수 있다. 예컨대, 'R' 화소 또는 'B' 화소, 또한 보색 필터(CMYG)에도 적용할 수 있다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 화소 어레이를 구성하는 복수의 화소 중 일부 화소의 포토다이오드, 트랜스퍼 트랜지스터, 플로팅 확산영역 및 리셋 트랜지스터의 구성요소를 2개의 화소 당 1개씩 서로 공유하도록 화소를 구성함으로써 화소 간 불균일성을 해소하여 데드 존 편차를 억제하고, 이를 통해 저조도 특성을 개선시킬 수 있으며, 또한 면적을 크게 감소시켜 칩 크기를 축소시킬 수 있다.

Claims (4)

  1. 포토다이오드;
    상기 포토다이오드에 집속된 광전하를 플로팅 디퓨전 영역으로 운송하기 위한 트랜스퍼 트랜지스터;
    상기 플로팅 디퓨전 영역의 전위를 원하는 값으로 세팅하는 리셋 트랜지스터;
    상기 플로팅 디퓨전 영역과 병렬접속되고, 상기 플로팅 디퓨전 영역에 축적된 전하에 따라 소스 팔로워 구성으로 버퍼 증폭기 역할을 수행하는 제1 및 제2 드라이브 트랜지스터;
    상기 제1 드라이브 트랜지스터를 통해 증폭된 신호를 제1 출력단으로 출력하는 제1 셀렉트 트랜지스터; 및
    상기 제2 드라이브 트랜지스터를 통해 증폭된 신호를 제2 출력단으로 출력하는 제2 셀렉트 트랜지스터
    를 포함하는 시모스 이미지 센서.
  2. 포토다이오드;
    상기 포토다이오드의 전위를 원하는 값으로 세팅하는 리셋 트랜지스터;
    상기 포토다이오드와 병렬접속되고, 상기 포토다이오드에 축적된 전하에 따 라 소스 팔로워 구성으로 버퍼 증폭기 역할을 수행하는 제1 및 제2 드라이브 트랜지스터;
    상기 제1 드라이브 트랜지스터를 통해 증폭된 신호를 제1 출력단으로 출력하는 제1 셀렉트 트랜지스터; 및
    상기 제2 드라이브 트랜지스터를 통해 증폭된 신호를 제2 출력단으로 출력하는 제2 셀렉트 트랜지스터
    를 포함하는 시모스 이미지 센서.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제1 및 제2 출력단은 서로 동일한 출력을 출력하는 시모스 이미지 센서.
  4. 제 3 항에 있어서,
    상기 제1 및 제2 출력단으로 출력되는 출력은 R, G 및 B 중 적어도 어느 하나인 시모스 이미지 센서.
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* Cited by examiner, † Cited by third party
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