KR100748238B1 - 무수축 세라믹 기판 및 그 제조방법 - Google Patents

무수축 세라믹 기판 및 그 제조방법 Download PDF

Info

Publication number
KR100748238B1
KR100748238B1 KR1020060027657A KR20060027657A KR100748238B1 KR 100748238 B1 KR100748238 B1 KR 100748238B1 KR 1020060027657 A KR1020060027657 A KR 1020060027657A KR 20060027657 A KR20060027657 A KR 20060027657A KR 100748238 B1 KR100748238 B1 KR 100748238B1
Authority
KR
South Korea
Prior art keywords
green sheet
ceramic substrate
dummy pattern
laminate structure
electrodes
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1020060027657A
Other languages
English (en)
Inventor
유원희
조태영
이택정
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020060027657A priority Critical patent/KR100748238B1/ko
Application granted granted Critical
Publication of KR100748238B1 publication Critical patent/KR100748238B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4626—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials
    • H05K3/4629—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials laminating inorganic sheets comprising printed circuits, e.g. green ceramic sheets
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/115—Via connections; Lands around holes or via connections

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

본 발명은 무수축 세라믹 기판 및 그 제조방법에 관한 것으로서, 복수개의 그린시트가 적층되어 형성된 적층체 구조물; 상기 그린시트에 형성된 소정형태의 내부전극; 상기 내부전극이 형성된 상기 그린시트의 최외곽부를 따라 폐곡선 형태로 형성된 더미 패턴; 상기 적층체 구조물의 상하면에 형성된 각각의 외부전극; 및 상기 그린시트의 일부를 수직 관통하여 형성되어, 서로 다른층의 전극을 연결하는 도전성 비아홀을 포함하는 무수축 세라믹 기판을 제공한다. 또한, 본 발명은 상기 무수축 세라믹 기판의 제조방법을 제공한다.
무수축, 그린시트, 소성, 내부전극, 더미 패턴, 폐곡선

Description

무수축 세라믹 기판 및 그 제조방법{Non-shrinkage ceramic substrate and method of manufacturing the same}
도 1a 내지 도 1c는 종래기술에 따른 무수축 세라믹 기판의 제조상의 문제점을 설명하기 위해 순차적으로 나타낸 공정 단면도.
도 2는 도 1c에 도시한 무수축 세라믹 기판을 나타내는 평면도.
도 3은 본 발명의 실시예에 따른 무수축 세라믹 기판의 구조를 나타내는 단면도.
도 4a 내지 도 4e는 본 발명의 실시예에 따른 무수축 세라믹 기판의 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도.
도 5 및 도 6은 본 발명의 실시예에 따른 더미 패턴이 형성된 그린시트의 소성전 상태를 나타내는 평면도.
도 7은 종래기술과 본 발명에 따른 무수축 세라믹 기판의 면방향 소성 수축율을 비교하여 나타내는 그래프.
도 8 및 도 9는 본 발명의 실시예에 따른 더미 패턴이 형성된 그린시트의 소성후 상태를 나타내는 평면도.
< 도면의 주요 부분에 대한 부호의 설명 >
10: 그린시트 20: 내부전극
30: 도전성 비아홀 40: 구속용 그린시트
50: 더미 패턴 60: 외부전극
70: 도금층 100: 적층체 구조물
본 발명은 무수축 세라믹 기판 및 그 제조방법에 관한 것으로, 보다 상세하게는 소성 후 기판의 면 방향 수축율 편차 및 평탄도를 제어함으로써, 제품의 수율 및 품질을 향상시킬 수 있는 무수축 세라믹 기판 및 그 제조방법에 관한 것이다.
다층 세라믹 기판(multi-layer ceramic substrate)은 내열성, 내마모성 및 우수한 전기적 특성으로 인하여 기존의 PCB(Printed Circuit Board)의 대체품으로 많이 이용되고 있으며, 점점 그 수요가 늘어가고 있는 추세이다.
이러한 다층 세라믹 기판은 반도체 IC 칩과 같은 능동 소자와 캐패시터, 인덕터 및 저항과 같은 수동소자를 복합화한 부품으로 사용되거나, 또는 단순한 반도체 IC 패키지로 사용되고 있다. 보다 구체적으로, 상기 다층 세라믹 기판은 PA 모듈 기판, RF 다이오드 스위치, 필터, 칩 안테나, 각종 패키지 부품, 복합 디바이스 등 다양한 전자 부품을 구성하기 위하여 널리 사용되고 있다.
다층 세라믹 기판은 복수의 적층된 세라믹층을 포함하고 있다. 이와 같은 다층 세라믹 기판에는 다양한 형태의 배선 도체가 형성되어 있다. 배선 도체로서는, 예를 들면, 다층 세라믹 기판의 내부에 있어서, 세라믹층 사이의 특정 계면을 따라 연장되는 내부전극이 형성되거나, 특정의 세라믹층을 관통하도록 연장되는 도전성 비아홀이 형성되거나, 또한, 다층 세라믹 기판의 외표면 상으로 연장되는 외부전극이 형성되어 있다.
다층 세라믹 기판을 보다 다기능화, 고밀도화, 고성능화 하기 위해서는, 상술한 바와 같은 배선 도체를 고밀도로 배치하는 것이 필수적이다.
이러한 다층 세라믹 기판은 일반적으로 그린시트 적층법(green sheet lamination method)이라 불리는 방법으로 제조된다. 이 방법은, 세라믹 분말과 유기 바인더로 된 슬러리(slurry)를 형성하여 얻은 그린시트에 비아홀을 형성하고, 도전성 페이스트(paste)를 스크린 인쇄하여, 이 그린시트를 필요한 층수만큼 겹쳐서 가열-가압하고 적층하여 소성하는 것이다.
그린시트 적층법은 그린시트의 유연성이 풍부해지고 유기 용제를 흡수하기 쉬우므로 미세 패턴의 인쇄가 가능하다는 것, 그리고 수십층에 이르는 다층화를 위해 필요한 표면 평활성과 기밀성이 우수하다는 장점이 있다.
한편, 단점으로는 다층 세라믹 기판을 얻기 위해서는, 배선 도체가 형성된 그린시트를 적층하고 우수한 특성을 얻기 위하여 반드시 소성 공정을 거치지 않으면 안되는데, 이와 같은 소성 공정을 거치게 되면 세라믹의 소성에 의한 수축이 발생하는 것이다.
이러한 수축은 다층 세라믹 기판 전체에 있어서 균일하게 발생하기 어려워 세라믹층의 면 방향에 관하여 치수 변형을 가져온다.
또한, 면 방향으로의 수축은 배선 도체에 있어서 원하지 않는 변형이나 일그러짐을 발생시키며, 보다 구체적으로는, 다층 세라믹 기판상에 탑재되는 칩 부품 등의 접속을 위한 외부전극의 위치 정밀도가 저하되거나, 배선 도체에 있어서 단선이 발생하는 경우가 있다.
이와 같이 면 방향으로의 수축이 생기면 부품의 실장시에 도체 패턴과의 사이에 어긋남이 발생하여, CSP(Chip Size Package), MCM(Multi-Chip Modules) 등 반도체칩을 높은 정밀도로 실장하는 것이 불가능하게 된다. 그래서, 근래에 다층 세라믹 기판 제조시, 소성 공정에 있어서 면 방향으로의 수축을 없애기 위한, 이른바 무수축 공법을 적용하는 것이 제안되고 있다.
일반적으로 적용되고 있는 무수축 공법은 900℃ 이하에서 소결되지 않는 세라믹인 알루미나 파우더를 이용하여 구속용 그린시트를 제작하고, 이를 저온소성이 가능한 세라믹(LTCC) 그린시트의 상부 및 하부에 적층하고, 적층된 세라믹 기판의 상하부에 무게를 가하여 가소, 소성한 후 상기 구속용 그린시트를 제거하여 세라믹 기판을 얻는 방법이다.
그러나, 이러한 종래의 무수축 공법을 적용하여 3차원적 내부 회로 패턴을 가지는 세라믹 기판을 제작할 경우, 소성 후 최외곽부인 더미 부분이 면 방향으로 불균일하게 수축 및 변형되는 문제점이 있다.
그러면, 이하 도 1a 내지 도 1c 및 도 2를 참조하여 종래기술에 따른 무수축 세라믹 기판 제조상의 문제점에 대하여 상세히 설명한다.
도 1a 내지 도 1c는 종래기술에 따른 무수축 세라믹 기판의 제조상의 문제점을 설명하기 위해 순차적으로 나타낸 공정 단면도이고, 도 2는 도 1c에 도시한 무수축 세라믹 기판을 나타내는 평면도이다.
도 1a에 도시한 바와 같이, 모듈 회로도에 따라 적절한 위치에 내부전극(20) 및 서로 다른층의 전극을 연결하기 위한 도전성 비아홀(30)이 형성된 복수개의 그린시트(10)를 마련한 다음, 상기 복수개의 그린시트(10)를 적층하여 적층체 구조물(100)을 형성한다. 여기서, 상기 그린시트(10)는 800∼900℃ 정도의 소성온도를 갖는 것이 바람직하다.
그 다음에, 상기 적층체 구조물(100)의 상하면에, 상기 그린시트(10)의 소성온도에서는 소성되지 않는 구속용 그린시트(40), 예컨대 알루미나(Al2O3) 시트를 적층한다.
그런 다음, 도 1b에 도시한 바와 같이, 상기 결과 구조물을 가압, 가소 및 소성한다. 상기 소성은 상기 그린시트(10)의 소성온도인 800∼900℃ 정도로 수행하는 것이 바람직하며, 이 때, 상기 알루미나로 이루어진 구속용 그린시트(40)는 1500℃ 이상의 온도에서 소성이 이루어지므로, 상기한 범위의 소성온도에서는 어떠한 소성 변형도 일어나지 않는다. 여기서, 상기 구속용 그린시트(40)는, 상기한 바와 같은 소성이 진행되는 동안, 적층체 구조물(100)을 구성하고 있는 그린시트(10)들이 면방향으로 수축되는 것을 방지한다.
그런데, 이와 같은 종래의 무수축 세라믹 기판의 제조방법에서는, 적층체 구조물(100)의 내부전극(20)이 형성된 부분과 내부전극(20)이 형성되지 않은 더미(dummy) 부분의 패턴 밀도 및 두께 차이로 인하여, 상기한 바와 같이 가압, 가소 및 소성하는 과정에서, 상기한 더미 부분에 무게가 제대로 가해지지 않아서 구속용 그린시트(40)와 적층체 구조물(100) 계면에서의 입자간 결합력이 현저히 떨어져 구속력이 저하되고, 이 부분에 공극(도면부호 "V" 참조)이 발생하는 바, 기판의 면 방향 수축율 편차 및 평탄도를 제대로 제어할 수 없는 문제가 있다.
이에 따라, 상기 구속용 그린시트(40)를 제거하기 위한 래핑(lapping) 공정을 진행하고 나면, 도 1c 및 도 2에 도시한 바와 같이, 그린시트(10)의 전체적인 두께가 균일하지 않고, 면 방향으로의 수축이 부분적으로 일어나는 것으로 인해, 상기 래핑 공정 시 불량이 일어날 수 있고, 후속의 SMT, 와이어 본딩(wire bonding) 및 플립 칩 본딩(flip chip bonding) 공정의 정밀도가 저하되는 등 제품의 수율 및 품질이 저하되는 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로서, 본 발명의 목적은, 내부전극이 형성된 기판의 가압, 가소 및 소성 시, 기판 전체적으로 균일한 무게가 가해지도록 하여, 소성 후 기판의 면 방향 수축율 편차 및 평탄도를 제어함으로써, 제품의 수율 및 품질을 향상시킬 수 있는 무수축 세라믹 기판 및 그 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명에 의한 무수축 세라믹 기판은, 복수개의 그린시트가 적층되어 형성된 적층체 구조물; 상기 그린시트에 형성된 소정형태의 내부전극; 상기 내부전극이 형성된 상기 그린시트의 최외곽부를 따라 폐곡선 형태로 형성된 더미 패턴; 상기 적층체 구조물의 상하면에 형성된 각각의 외부전극; 및 상기 그린시트의 일부를 수직 관통하여 형성되어, 서로 다른층의 전극을 연결하는 도전성 비아홀을 포함한다.
여기서, 상기 더미 패턴은, 상기 내부전극의 두께와 동일한 두께를 갖는 것을 특징으로 한다.
그리고, 상기 더미 패턴은, 도체 또는 유전체로 이루어진 것을 특징으로 한다.
또한, 상기 더미 패턴은, 상기 그린시트와 동일한 재질로 이루어진 것을 특징으로 한다.
또한, 상기 더미 패턴의 내측 또는 외측에, 상기 더미 패턴과 소정 간격 이격되어 형성된 폐곡선 형태의 더미 패턴을 적어도 하나 더 포함하는 것을 특징으로 한다.
또한, 상기 내부전극은 그라운드(ground) 형태로 형성된 것을 특징으로 한다.
또한, 상기 내부전극은, 상기 그린시트의 전체 면적에서 50% 이상의 면적을 차지하는 것을 특징으로 한다.
또한, 상기 외부전극 상에 형성된 도금층을 더 포함하는 것을 특징으로 한다.
그리고, 상기 목적을 달성하기 위한 본 발명에 의한 무수축 세라믹 기판의 제조방법은, 복수개의 그린시트를 마련하는 단계; 상기 그린시트에 소정형태의 내부전극, 및 서로 다른층의 전극을 연결하도록 상기 그린시트의 일부를 수직 관통하는 도전성 비아홀을 형성하는 단계; 상기 내부전극이 형성된 상기 그린시트의 최외곽부를 따라 폐곡선 형태로 더미 패턴을 형성하는 단계; 상기 복수개의 그린시트를 적층하여 적층체 구조물을 형성하는 단계; 상기 적층체 구조물의 상하면에, 상기 그린시트의 소성온도에서 소성되지 않는 구속용 그린시트를 적층하는 단계; 상기 결과 구조물을 가압 및 상기 그린시트의 소성온도로 소성하는 단계; 상기 구속용 그린시트를 제거하는 단계; 및 상기 적층체 구조물의 상하면에, 상기 도전성 비아홀에 의해 상기 내부전극과 연결되는 외부전극을 형성하는 단계를 포함한다.
여기서, 상기 더미 패턴은, 상기 내부전극의 두께와 동일한 두께로 형성하는 것을 특징으로 한다.
그리고, 상기 더미 패턴은, 도체 또는 유전체로 이루어진 것을 특징으로 한다.
또한, 상기 더미 패턴은, 상기 그린시트와 동일한 재질로 이루어진 것을 특징으로 한다.
또한, 상기 더미 패턴을 형성하는 단계에서, 상기 더미 패턴의 내측 또는 외측에, 상기 더미 패턴과 소정 간격 이격된 폐곡선 형태의 더미 패턴을 적어도 하나 더 형성하는 것을 특징으로 한다.
또한, 상기 내부전극은 그라운드(ground) 형태로 형성된 것을 특징으로 한다.
또한, 상기 내부전극은, 상기 그린시트의 전체 면적에서 50% 이상의 면적을 차지하는 것을 특징으로 한다.
또한, 상기 구속용 그린시트를 제거하는 단계에서, 상기 적층체 구조물의 최상층 및 최하층을 이루는 각각의 그린시트의 일부에 형성된 도전성 비아홀의 표면이, 상기 도전성 비아홀이 형성되지 않은 상기 그린시트의 표면과 단차지지 않으면서 원형 형태로 노출될 때까지 래핑(lapping)하는 것을 특징으로 한다.
또한, 상기 외부전극을 형성하는 단계 후에, 상기 외부전극을 소정온도로 소성하는 단계; 및 상기 외부전극 상에 도금층을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
또한, 상기 소성은, 상기 그린시트의 Tg 이하의 온도로 진행하는 것을 특징으로 한다.
또한, 상기 도금층은, Ni 및 Au를 차례로 무전해 도금하여 형성하는 것을 특징으로 한다.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하 는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 병기하였다.
이제 본 발명의 실시예에 따른 무수축 세라믹 기판 및 그 제조방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
무수축 세라믹 기판의 구조에 관한 실시예
먼저, 도 3, 도 5 및 도 6을 참조하여 본 발명의 실시예에 따른 무수축 세라믹 기판에 대하여 상세히 설명한다.
도 3은 본 발명의 실시예에 따른 무수축 세라믹 기판의 구조를 나타내는 단면도이고, 도 5 및 도 6은 본 발명의 실시예에 따른 더미 패턴이 형성된 그린시트의 소성전 상태를 나타내는 평면도이다.
도 3, 도 5 및 도 6을 참조하면, 본 발명의 실시예에 따른 무수축 세라믹 기판은, 복수개의 그린시트(10)가 적층되어 형성된 적층체 구조물(100)을 포함한다.
상기 그린시트(10)에는 소정형태의 내부전극(20)이 형성되어 있다. 상기 내부전극(20)은, 은(Ag)과 같은 도전성 페이스트를 이용한 스크린 프린팅 방식 등으로 형성될 수 있다.
상기 적층체 구조물(100)의 상면 및 하면에는 외부전극(60)이 각각 형성되어 있다. 상기 외부전극(60)은, 상기한 내부전극(20)과 마찬가지로 Ag와 같은 도전성 페이스트로 형성될 수 있다. 그리고, 상기 외부전극(60) 상에는 Ni/Au 도금층(70)이 형성되어 있다.
상기 적층체 구조물(100)을 구성하고 있는 그린시트(10)의 일부분에는, 서로 다른층의 그린시트(10)에 형성된 내부전극(20), 또는 서로 다른층의 내부전극(20)과 외부전극(60)을 전기적으로 연결하기 위해, 상기 그린시트(10)를 수직 관통하는 도전성 비아홀(via hole; 30)이 형성되어 있다. 상기 도전성 비아홀(30)은, 모듈 회로도에 따라 그린시트(10)의 적절한 위치에 펀칭 등의 방식으로 비아홀을 형성한 후, 이를 Ag와 같은 도전성 페이스트로 충진시켜 형성될 수 있다.
본 발명의 실시예에서는, 상기 내부전극(20)이 형성된 그린시트(10)의 최외곽부를 따라 상기 내부전극(20)이 형성된 부분을 둘러싸는 더미 패턴(50)이 추가적으로 형성되어 있다. 상기 더미 패턴(50)은, 도 5 및 도 6에 도시한 바와 같이, 폐곡선 형태로 형성되는 것이 바람직하며, 기판의 더미부인 그린시트(10) 최외곽부에 형성되어, 내부전극(20)이 존재하는 부분과 상기 내부전극(20)이 존재하지 않는 부분의 패턴 밀도 및 두께를 거의 동일하게 해준다.
여기서, 상기 더미 패턴(50)은, 여러 가지 형태의 내부전극 중에서, 소정의 면적을 차지하는 그라운드(ground) 형태의 내부전극(도 5 및 도 6의 도면부호 '20' 참조)이 형성된 그린시트(10)에 형성되는 것이 바람직하다. 이는, 그린시트(10)에 형성되는 내부전극(20)은, 라인(line) 형태 또는 소정의 면적을 차지하는 그라운드 형태 등으로 형성될 수 있는데, 이 중에서 상기 내부전극(20)이 그라운드 형태로 형성될 경우, 내부전극(20)이 형성되는 부분과 내부전극(20)이 형성되지 않는 부분의 패턴 밀도 및 두께 차이가 더욱 심하기 때문이다.
특히, 상기 더미 패턴(50)은, 그린시트(10)의 전체면적에서 50% 이상의 면적을 차지하는 그라운드 형태의 내부전극(20)이 형성된 그린시트(10)에 형성되는 것이 더욱 바람직하다. 왜냐하면, 그린시트(10)에서 내부전극(20)이 차지하는 면적비가 상기한 범위보다 작을 경우, 오히려, 상기 더미 패턴(50)이 형성된 기판부분보다 내부전극(20)이 형성된 기판부분의 밀도 및 두께가 더 낮아질 수 있기 때문이다.
한편, 본 발명의 실시예에서는, 상기 폐곡선 형태의 더미 패턴(50)이 상기 그린시트(10)에 단 하나만 형성될 수도 있고(도 5 참조), 상기 더미 패턴(50)의 내측 또는 외측에, 상기 더미 패턴(50)과 소정 간격 이격된 폐곡선 형태의 더미 패턴(50)이 적어도 하나 더 형성되어 있을 수도 있다(도 6 참조).
상기 더미 패턴(50)은, 적층체 구조물(100) 내부에 형성된 내부전극(20)과의 전체적인 균형을 맞추기 위해, 상기 내부전극(20)의 두께와 동일한 두께를 갖는 것이 바람직하다.
또한, 상기 더미 패턴(50)은, 도체, 유전체, 또는, 상기 그린시트(10)와 동일한 재질 등으로 이루어질 수 있다.
이와 같이, 본 발명의 실시예에 따른 무수축 세라믹 기판은, 내부전극(20)이 형성된 그린시트(10)의 최외곽부에, 폐곡선 형태의 더미 패턴(50)을 포함하여 이루어져 있으므로, 내부전극(20)이 존재하는 부분과 내부전극(20)이 존재하지 않는 부 분의 패턴 밀도 및 두께를 거의 동일하게 유지할 수 있다. 따라서, 상기 내부전극(20)이 형성된 기판의 가압, 가소 및 소성 시, 기판 전체적으로 균일한 무게가 가해지도록 할 수 있고, 소성 후 기판의 면 방향 수축율 편차 및 평탄도 제어를 가능케 할 수 있다.
무수축 세라믹 기판의 제조방법에 관한 실시예
그러면, 이하, 본 발명의 실시예에 따른 무수축 세라믹 기판의 제조방법에 대하여 도 4a 내지 도 4e와 도 5 내지 도 9를 참조하여 상세히 설명한다.
도 4a 내지 도 4e는 본 발명의 실시예에 따른 무수축 세라믹 기판의 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이고, 도 5 및 도 6은 본 발명의 실시예에 따른 더미 패턴이 형성된 그린시트의 소성전 상태를 나타내는 평면도이고, 도 7은 종래기술과 본 발명에 따른 무수축 세라믹 기판의 면방향 소성 수축율을 비교하여 나타내는 그래프이며, 도 8 및 도 9는 본 발명의 실시예에 따른 더미 패턴이 형성된 그린시트의 소성후 상태를 나타내는 평면도이다.
우선, 도 4a에 도시한 바와 같이, 복수개의 그린시트(10)를 마련한다. 상기 그린시트(10)는 800∼900℃ 정도의 소성온도를 갖는 것이 바람직하다. 그런 다음, 모듈 회로도에 따라 상기 그린시트(10)의 적절한 위치에 소정형태의 내부전극(20)을 형성한다. 상기 내부전극(20)은, 도 5 및 도 6에서와 같이, 소정의 면적을 차지하는 그라운드 형태를 가질 수 있으며, 특히 상기 내부전극(20)은 그린시트(10)의 전체 면적에서 50% 이상의 면적을 차지하는 것일 수 있다.
그 다음에, 상기 그린시트(10)의 일부를 펀칭 등의 방식으로 가공하여 비아홀(미도시)을 형성한 후, 상기 비아홀을 도전성 페이스트로 채워, 상기 그린시트(10)의 일부를 수직 관통하는 도전성 비아홀(30)을 형성한다. 상기 내부전극(20) 및 도전성 비아홀(30)은, Ag와 같은 도전성 페이스트를 이용한 스크린 프린팅 방식 등으로 형성할 수 있다.
다음으로, 상기 내부전극(20)이 형성된 상기 그린시트(10)의 최외곽부에, 상기 내부전극(20)이 형성된 부분을 둘러싸는 더미 패턴(50)을 형성한다. 상기 더미 패턴(50)은, 도 5 및 도 6에 도시한 바와 같이, 폐곡선 형태로 형성하는 것이 바람직하다. 상기 더미 패턴(50)은, 기판의 더미부인 그린시트(10) 최외곽부에 형성되어, 내부전극(20)이 존재하는 부분과 존재하지 않는 부분의 패턴 밀도 및 두께 균형을 맞추어 준다.
상기 더미 패턴(50)의 형성 시, 도 5에 도시한 바와 같이, 그린시트(10)에 더미 패턴(50)을 단 하나만 형성할 수도 있지만, 도 6에 도시한 바와 같이, 상기 더미 패턴(50)의 내측 또는 외측에, 상기 더미 패턴(50)과 소정 간격 이격된 폐곡선 형태의 더미 패턴(50)을 적어도 하나 더 형성할 수도 있다.
이러한 더미 패턴(50)은, 상기 내부전극(20)의 두께와 동일한 두께로 형성하는 것이 바람직하다. 또한, 상기 더미 패턴(50)은 도체, 유전체, 또는 상기 그린시트(10)와 동일한 재질로 이루어질 수 있다.
그 다음에, 도 4b에 도시한 바와 같이, 상기 복수개의 그린시트(10)를 적층하여 적층체 구조물(100)을 형성한다.
그런 다음, 상기 적층체 구조물(100)의 상하면에, 상기 그린시트(10)의 소성온도에서 소성되지 않는 구속용 그린시트(40), 예컨대 알루미나(Al2O3) 시트를 적층한다.
그 다음에, 도 4c에 도시한 바와 같이, 상기 결과 구조물을 가압, 가소 및 소성한다. 상기 소성은 그린시트(10)의 소성온도인 800∼900℃ 정도로 수행하는 것이 바람직하다. 이 때, 상기 알루미나로 이루어진 구속용 그린시트(40)는 1500℃ 이상의 온도에서 소성이 이루어지므로, 상기한 범위의 소성온도에서는 어떠한 소성 변형도 일어나지 않고, 상기 소성이 진행되는 동안, 적층체 구조물(100)을 구성하고 있는 그린시트(10)들이 면방향으로 수축되는 것을 방지한다.
그리고, 본 발명의 실시예에 의하면, 그린시트(10)의 최외곽부에, 내부전극(20)이 형성된 부분과의 패턴 밀도 및 두께 균형을 맞춰주는 더미 패턴(50)이 형성되어 있으므로, 기판의 가압, 가소 및 소성 시, 기판 전체적으로 균일한 무게가 가해지도록 할 수 있어, 구속용 알루미나 그린시트(40)와 그린시트(10) 계면에서의 입자간 결합력이 저하되는 것을 방지할 수 있다. 따라서, 상기 계면에서의 공극 발생을 방지하고, 구속력을 상승시켜, 소성 후 기판의 면 방향 수축율 편차 및 평탄도를 제어할 수 있다.
아래의 표 1은 종래기술과 본 발명의 면 방향 소성 수축율을 비교하여 나타낸 표이고, 도 7은 종래기술과 본 발명에 따른 무수축 세라믹 기판의 면방향 소성 수축율을 비교하여 나타내는 그래프로서, 도 7의 (a)는 종래기술에 따른 무수축 세 라믹 기판의 면방향 소성 수축율을 나타낸 것이고, 도 7의 (b)는 본 발명에 따른 무수축 세라믹 기판의 면방향 소성 수축율을 나타낸 것이다.
Figure 112006021569306-pat00001
본 발명에 의한 제품의 면 방향 소성 수축율과 종래 제품의 면 방향 소성 수축율을 실제로 측정해 본 결과, 표 1 및 도 7에 나타낸 바와 같이, 본 발명에 의한 제품의 면 방향 소성 수축율은, 그 평균값이 0.13 정도로서, 종래 제품의 면 방향 소성 수축율 평균값인 0.22에 비해 그 수축 정도가 더 작으며, 그 표준편차 역시 종래에 비해 훨씬 작게 나타났다. 이를 통해, 본 발명에서의 면 방향 소성 수축율 제어 능력 정도를 명확하게 확인할 수가 있다.
그 다음에, 도 4d에 도시한 바와 같이, 상기 구속용 그린시트(40)를 제거한다. 이 때, 상기 적층체 구조물(100)의 최상층 및 최하층을 이루는 각각의 그린시트(10)의 일부에 형성된 도전성 비아홀(30)의 표면이, 상기 도전성 비아홀(30)이 형성되지 않은 상기 그린시트(10)의 표면과 단차지지 않으면서 원형 형태 그대로 노출될 때까지 래핑(lapping)하는 것이 바람직하다.
상기한 바와 같은 소성 및 구속용 그린시트(40)의 제거공정까지 완료된 적층체 구조물(100)의 단면 형상을 보면, 도 4d에서와 같이 기판의 최외곽부에 형성된 더미 패턴(50)으로 인해, 기판의 전체적인 두께가 균일하고, 그 평면 형상을 보면, 도 8 및 도 9에서와 같이, 기판 최외곽부에서의 변형이 일어나지 않는 등 소성전 상태와 거의 동일한 형상을 유지하게 된다.
다음으로, 도 4e에 도시한 바와 같이, 상기 적층체 구조물(100)의 상하면에, 상기 래핑 공정에 의해 노출된 도전성 비아홀(30)과 연결되는 외부전극(60)을 형성한다. 상기 외부전극(60)은 도전성 비아홀(30)을 통해 적층체 구조물(100)의 내부에 형성된 내부전극(20)과 전기적으로 연결될 수 있다.
그런 다음, 도면에 도시하지는 않았지만, 상기 외부전극(60)을 소정온도로 소성하고 나서, 상기 외부전극(60) 상에 도금층(70)을 형성한다. 이때, 상기 외부전극(60)의 소성은, 적층체 구조물(100)의 형태가 변형되는 것을 막기 위하여, 상기 그린시트(10)의 유리 전이 온도(glass transition temperature; Tg) 이하의 온도로 진행하는 것이 바람직하다. 그리고, 상기 도금층(70)은, 4 ㎛ 내외의 Ni 및 0.3 ㎛ 내외의 Au를 차례로 무전해 도금하여 형성하는 것이 바람직하다.
이와 같이 본 발명의 실시예에 의하면, 내부전극(20)이 형성된 그린시트(10)의 최외곽부에 더미 패턴(50)을 형성하여, 소성후 무수축 세라믹 기판의 최외곽부 변형 및 세라믹 기판 전체의 치수 변형을 최소화할 수 있다. 따라서, 래핑 공정에서의 불량율을 감소시킬 수 있고, 후속의 SMT, 와이어 본딩 및 플립 칩 본딩 공정 등의 정밀도가 저하되는 것을 막을 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
앞에서 설명한 바와 같이, 본 발명에 따른 무수축 세라믹 기판 및 그 제조방법에 의하면, 내부전극이 형성된 그린시트의 최외곽부에 폐곡선 형태의 더미 패턴을 추가적으로 형성함으로써, 적층체 구조물의 내부전극이 형성된 부분과 내부전극이 형성되지 않은 최외곽부의 패턴 밀도 및 두께를 거의 동일하게 유지할 수 있다.
따라서, 본 발명은 적층체 구조물의 가압, 가소 및 소성 시, 기판 전체적으로 균일한 무게가 가해지도록 하여, 소성 후 기판의 면 방향 수축율 편차 및 평탄도를 제어할 수 있고, 이를 통해 전체적인 기판의 치수 변형을 최소화할 수 있으므로, 래핑 공정에서의 불량율을 감소시킬 수 있고, 후속의 SMT, 와이어 본딩 및 플립 칩 본딩 공정 시 정밀도가 저하되는 것을 막을 수 있다. 결국, 본 발명은 제품의 수율 및 품질을 향상시킬 수 있는 효과가 있다.

Claims (20)

  1. 복수개의 그린시트가 적층되어 형성된 적층체 구조물;
    상기 그린시트에 형성된 소정형태의 내부전극;
    상기 내부전극이 형성된 상기 그린시트의 최외곽부를 따라 폐곡선 형태로 형성되며, 유전체 또는 그린시트 중의 어느 하나와 동일한 재질로 이루어진 더미 패턴;
    상기 적층체 구조물의 상하면에 형성된 각각의 외부전극; 및
    상기 그린시트의 일부를 수직 관통하여 형성되어, 서로 다른 층의 전극을 연결하는 도전성 비아홀;
    을 포함하는 무수축 세라믹 기판.
  2. 제1항에 있어서,
    상기 더미 패턴은, 상기 내부전극의 두께와 동일한 두께를 갖는 것을 특징으로 하는 무수축 세라믹 기판.
  3. 삭제
  4. 삭제
  5. 제1항에 있어서,
    상기 더미 패턴의 내측 또는 외측에, 상기 더미 패턴과 소정 간격 이격되어 형성된 폐곡선 형태의 더미 패턴을 적어도 하나 더 포함하는 것을 특징으로 하는 무수축 세라믹 기판.
  6. 제1항에 있어서,
    상기 내부전극은 그라운드(ground) 형태로 형성된 것을 특징으로 하는 무수축 세라믹 기판.
  7. 제6항에 있어서,
    상기 내부전극은, 상기 그린시트의 전체 면적에서 50% 이상의 면적을 차지하는 것을 특징으로 하는 무수축 세라믹 기판.
  8. 제1항에 있어서,
    상기 외부전극 상에 형성된 도금층을 더 포함하는 것을 특징으로 하는 무수축 세라믹 기판.
  9. 복수개의 그린시트를 마련하는 단계;
    상기 그린시트에 소정형태의 내부전극, 및 서로 다른층의 전극을 연결하도록 상기 그린시트의 일부를 수직 관통하는 도전성 비아홀을 형성하는 단계;
    상기 내부전극이 형성된 상기 그린시트의 최외곽부를 따라 폐곡선 형태로 더미 패턴을 형성하는 단계;
    상기 복수개의 그린시트를 적층하여 적층체 구조물을 형성하는 단계;
    상기 적층체 구조물의 상하면에, 상기 그린시트의 소성온도에서 소성되지 않는 구속용 그린시트를 적층하는 단계;
    상기 결과 구조물을 가압 및 상기 그린시트의 소성온도로 소성하는 단계;
    상기 구속용 그린시트를 제거하는 단계; 및
    상기 적층체 구조물의 상하면에, 상기 도전성 비아홀에 의해 상기 내부전극과 연결되는 외부전극을 형성하는 단계;
    를 포함하는 무수축 세라믹 기판의 제조방법.
  10. 제9항에 있어서,
    상기 더미 패턴은, 상기 내부전극의 두께와 동일한 두께로 형성하는 것을 특징으로 하는 무수축 세라믹 기판의 제조방법.
  11. 제9항에 있어서,
    상기 더미 패턴은, 도체 또는 유전체로 이루어진 것을 특징으로 하는 무수축 세라믹 기판의 제조방법.
  12. 제9항에 있어서,
    상기 더미 패턴은, 상기 그린시트와 동일한 재질로 이루어진 것을 특징으로 하는 무수축 세라믹 기판의 제조방법.
  13. 제9항에 있어서,
    상기 더미 패턴을 형성하는 단계에서,
    상기 더미 패턴의 내측 또는 외측에, 상기 더미 패턴과 소정 간격 이격된 폐 곡선 형태의 더미 패턴을 적어도 하나 더 형성하는 것을 특징으로 하는 무수축 세라믹 기판의 제조방법.
  14. 제9항에 있어서,
    상기 내부전극은 그라운드(ground) 형태로 형성된 것을 특징으로 하는 무수축 세라믹 기판의 제조방법.
  15. 제14항에 있어서,
    상기 내부전극은, 상기 그린시트의 전체 면적에서 50% 이상의 면적을 차지하는 것을 특징으로 하는 무수축 세라믹 기판의 제조방법.
  16. 제9항에 있어서,
    상기 구속용 그린시트를 제거하는 단계에서,
    상기 적층체 구조물의 최상층 및 최하층을 이루는 각각의 그린시트의 일부에 형성된 도전성 비아홀의 표면이, 상기 도전성 비아홀이 형성되지 않은 상기 그린시트의 표면과 단차지지 않으면서 원형 형태로 노출될 때까지 래핑(lapping)하는 것을 특징으로 하는 무수축 세라믹 기판의 제조방법.
  17. 제9항에 있어서,
    상기 외부전극을 형성하는 단계 후에,
    상기 외부전극을 소정온도로 소성하는 단계; 및
    상기 외부전극 상에 도금층을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 무수축 세라믹 기판의 제조방법.
  18. 제17항에 있어서,
    상기 소성은, 상기 그린시트의 Tg 이하의 온도로 진행하는 것을 특징으로 하는 무수축 세라믹 기판의 제조방법.
  19. 제17항에 있어서,
    상기 도금층은, Ni 및 Au를 차례로 무전해 도금하여 형성하는 것을 특징으로 하는 무수축 세라믹 기판의 제조방법.
  20. 복수개의 그린시트가 적층되어 형성된 적층체 구조물;
    상기 그린시트에 형성된 소정형태의 내부전극;
    상기 내부전극이 형성된 상기 그린시트의 최외곽부를 따라 형성된 다중 폐곡선 형태의 도체 더미 패턴;
    상기 적층체 구조물의 상하면에 형성된 각각의 외부전극; 및
    상기 그린시트의 일부를 수직 관통하여 형성되어, 서로 다른 층의 전극을 연결하는 도전성 비아홀;
    을 포함하는 무수축 세라믹 기판.
KR1020060027657A 2006-03-27 2006-03-27 무수축 세라믹 기판 및 그 제조방법 Expired - Fee Related KR100748238B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060027657A KR100748238B1 (ko) 2006-03-27 2006-03-27 무수축 세라믹 기판 및 그 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060027657A KR100748238B1 (ko) 2006-03-27 2006-03-27 무수축 세라믹 기판 및 그 제조방법

Publications (1)

Publication Number Publication Date
KR100748238B1 true KR100748238B1 (ko) 2007-08-09

Family

ID=38602543

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060027657A Expired - Fee Related KR100748238B1 (ko) 2006-03-27 2006-03-27 무수축 세라믹 기판 및 그 제조방법

Country Status (1)

Country Link
KR (1) KR100748238B1 (ko)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100872297B1 (ko) 2007-10-31 2008-12-05 삼성전기주식회사 다층 세라믹 기판의 제조 방법
KR100896584B1 (ko) 2007-11-07 2009-05-07 삼성전기주식회사 세라믹 기판의 외부전극 도금방법
KR100896649B1 (ko) 2007-12-06 2009-05-08 삼성전기주식회사 무수축 세라믹 기판의 제조방법
KR101009107B1 (ko) * 2008-10-20 2011-01-18 삼성전기주식회사 스택비아 포스트를 갖는 다층 인쇄회로기판
WO2020204415A1 (ko) * 2019-04-05 2020-10-08 주식회사 모다이노칩 복합 소자 및 이를 구비하는 전자기기
KR20230120391A (ko) * 2022-02-09 2023-08-17 주식회사 디아이티 층간 더미부를 구비하는 다층 세라믹 기판 및 그의 제조 방법
KR20250143384A (ko) * 2024-03-25 2025-10-02 (주)샘씨엔에스 동시소성 세라믹 기판, 공간 변환기, 프로브 카드 및 이들의 제조 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0745956A (ja) * 1993-07-29 1995-02-14 Ibiden Co Ltd 多層セラミックス基板の製造方法
JPH0846360A (ja) * 1994-07-27 1996-02-16 Ibiden Co Ltd 多層セラミックス基板の製造方法
JPH09249460A (ja) * 1996-03-13 1997-09-22 Sumitomo Kinzoku Electro Device:Kk セラミック多層基板の製造方法
JPH09260844A (ja) * 1996-03-21 1997-10-03 Sumitomo Kinzoku Electro Device:Kk セラミック多層基板の製造方法
JP2003158376A (ja) 2002-09-02 2003-05-30 Ibiden Co Ltd セラミックス多層基板の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0745956A (ja) * 1993-07-29 1995-02-14 Ibiden Co Ltd 多層セラミックス基板の製造方法
JPH0846360A (ja) * 1994-07-27 1996-02-16 Ibiden Co Ltd 多層セラミックス基板の製造方法
JPH09249460A (ja) * 1996-03-13 1997-09-22 Sumitomo Kinzoku Electro Device:Kk セラミック多層基板の製造方法
JPH09260844A (ja) * 1996-03-21 1997-10-03 Sumitomo Kinzoku Electro Device:Kk セラミック多層基板の製造方法
JP2003158376A (ja) 2002-09-02 2003-05-30 Ibiden Co Ltd セラミックス多層基板の製造方法

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100872297B1 (ko) 2007-10-31 2008-12-05 삼성전기주식회사 다층 세라믹 기판의 제조 방법
KR100896584B1 (ko) 2007-11-07 2009-05-07 삼성전기주식회사 세라믹 기판의 외부전극 도금방법
KR100896649B1 (ko) 2007-12-06 2009-05-08 삼성전기주식회사 무수축 세라믹 기판의 제조방법
KR101009107B1 (ko) * 2008-10-20 2011-01-18 삼성전기주식회사 스택비아 포스트를 갖는 다층 인쇄회로기판
WO2020204415A1 (ko) * 2019-04-05 2020-10-08 주식회사 모다이노칩 복합 소자 및 이를 구비하는 전자기기
KR20230120391A (ko) * 2022-02-09 2023-08-17 주식회사 디아이티 층간 더미부를 구비하는 다층 세라믹 기판 및 그의 제조 방법
KR102865166B1 (ko) * 2022-02-09 2025-09-26 주식회사 디아이티 층간 더미부를 구비하는 다층 세라믹 기판 및 그의 제조 방법
KR20250143384A (ko) * 2024-03-25 2025-10-02 (주)샘씨엔에스 동시소성 세라믹 기판, 공간 변환기, 프로브 카드 및 이들의 제조 방법
KR102912076B1 (ko) * 2024-03-25 2026-01-13 (주)샘씨엔에스 동시소성 세라믹 기판, 공간 변환기, 프로브 카드 및 이들의 제조 방법

Similar Documents

Publication Publication Date Title
US6938332B2 (en) Method for manufacturing multilayer ceramic substrates
KR100862537B1 (ko) 세라믹 기판의 제조방법 및 비소성 세라믹 기판
KR100383378B1 (ko) 모놀리식 세라믹 기판, 이의 제조 방법 및 설계 방법, 및전자 장치
US8541694B2 (en) Multilayer wiring board
US9380699B2 (en) Ceramic multilayer substrate and method for manufacturing the same
KR101175412B1 (ko) 적층형 세라믹 전자부품의 제조방법
KR100447032B1 (ko) 표면이 평탄한 저항 내장형 저온 동시소성 다층 세라믹기판 및 그 제조방법
KR20110019536A (ko) 세라믹 기판 및 그 제조방법
US6776862B2 (en) Multilayered ceramic board, method for fabricating the same, and electronic device using multilayered ceramic board
US7302757B2 (en) Micro-bumps to enhance LGA interconnections
KR100882101B1 (ko) 무수축 세라믹 기판의 제조방법
KR100956212B1 (ko) 다층 세라믹 기판의 제조 방법
KR100780220B1 (ko) 무수축 세라믹 기판의 제조방법
KR100887112B1 (ko) 무수축 세라믹 기판의 제조방법 및 이에 의해 제조된 다층세라믹 기판
JP4089356B2 (ja) 多層セラミック基板の製造方法
KR102865166B1 (ko) 층간 더미부를 구비하는 다층 세라믹 기판 및 그의 제조 방법
KR100289959B1 (ko) 저온동시소성세라믹의 내장 커패시터 제조방법
KR20250137820A (ko) 내부에 저항체가 구비된 다층 세라믹 기판 및 그 제조 방법
KR100896649B1 (ko) 무수축 세라믹 기판의 제조방법
JP6005942B2 (ja) セラミック多層基板の製造方法
JP2002368426A (ja) 積層型セラミック電子部品およびその製造方法ならびに電子装置
KR100764857B1 (ko) 저온 동시소성 세라믹 기판
KR20090090718A (ko) 무수축 세라믹 기판 및 그 제조 방법
KR20250144670A (ko) 세라믹 그린 시트, 이의 제조 방법 및 이를 이용한 다층 세라믹 기판의 제조 방법
KR101214691B1 (ko) 다층 세라믹 기판 및 이의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

St.27 status event code: A-0-1-A10-A12-nap-PA0109

PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

D13-X000 Search requested

St.27 status event code: A-1-2-D10-D13-srh-X000

D14-X000 Search report completed

St.27 status event code: A-1-2-D10-D14-srh-X000

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

St.27 status event code: A-1-2-D10-D21-exm-PE0902

E13-X000 Pre-grant limitation requested

St.27 status event code: A-2-3-E10-E13-lim-X000

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

R18-X000 Changes to party contact information recorded

St.27 status event code: A-3-3-R10-R18-oth-X000

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

St.27 status event code: A-1-2-D10-D22-exm-PE0701

GRNT Written decision to grant
PR0701 Registration of establishment

St.27 status event code: A-2-4-F10-F11-exm-PR0701

PR1002 Payment of registration fee

St.27 status event code: A-2-2-U10-U11-oth-PR1002

Fee payment year number: 1

PG1601 Publication of registration

St.27 status event code: A-4-4-Q10-Q13-nap-PG1601

G170 Re-publication after modification of scope of protection [patent]
PG1701 Publication of correction

St.27 status event code: A-5-5-P10-P19-oth-PG1701

Patent document republication publication date: 20080418

Republication note text: Request for Correction Notice (Document Request)

Gazette number: 1007482380000

Gazette reference publication date: 20070809

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 4

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 5

FPAY Annual fee payment

Payment date: 20120710

Year of fee payment: 6

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 6

FPAY Annual fee payment

Payment date: 20130624

Year of fee payment: 7

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 7

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

St.27 status event code: A-4-4-U10-U13-oth-PC1903

Not in force date: 20140804

Payment event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

PC1903 Unpaid annual fee

St.27 status event code: N-4-6-H10-H13-oth-PC1903

Ip right cessation event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

Not in force date: 20140804

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000