KR100743660B1 - Method of manufacturing semiconductor device - Google Patents

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이영진
김백만
김수현
곽노정
황선우
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주식회사 하이닉스반도체
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Abstract

A method of fabricating a semiconductor device is provided to form a metallization having low resistance by forming a polycrystal silicon layer and then converting it into a metal silicide layer. An interlayer dielectric(43) having a contact hole is formed on a semiconductor substrate(41), and then a contact plug(45) is formed in the contact hole. A polycrystal silicon layer wiring(46) is formed on the interlayer dielectric. A metal layer(47) and a capping layer(48) consisting of a Ti/TiN layer are formed on the interlayer dielectric. The substrate with the capping layer is annealed to convert the polycrystal silicon layer wiring into a metal silicide layer wiring.

Description

반도체 소자의 제조방법{Method of manufacturing semiconductor device}Method of manufacturing semiconductor device

도 1a 내지 도 1d는 본 발명의 일실시예에 따른 반도체 소자의 비트라인 형성방법을 설명하기 위한 공정별 단면도.1A to 1D are cross-sectional views illustrating processes for forming a bit line of a semiconductor device in accordance with an embodiment of the present invention.

도 2a 내지 도 2d은 본 발명의 다른 실시예에 따른 반도체 소자의 다층 구조를 갖는 금속배선 형성방법을 설명하기 위한 공정별 단면도.2A to 2D are cross-sectional views illustrating processes of forming a metal wiring having a multilayer structure of a semiconductor device according to another embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

21,41: 반도체 기판 22: 게이트21, 41: semiconductor substrate 22: gate

23: 게이트 스페이서 24: 접합영역23: gate spacer 24: junction region

25,43: 층간절연막 26,44: 베리어막25, 43: interlayer insulating film 26, 44: barrier film

27, 45: 콘택플러그 28, 46: 폴리실리콘막 배선27, 45: contact plug 28, 46: polysilicon film wiring

29, 47: 금속막 30, 48: 캡핑막29, 47: metal film 30, 48: capping film

31, 49: 비트라인 42: 하부 금속배선31, 49: bit line 42: lower metal wiring

49: 상부 금속배선 49: upper metal wiring

본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 보다 상세하게 는, 금속배선 물질로서 금속 실리사이드막을 적용한 반도체 소자의 금속배선 형성방법에 관한 것이다.The present invention relates to a method for forming metal wiring of a semiconductor device, and more particularly, to a method for forming metal wiring of a semiconductor device in which a metal silicide film is applied as a metal wiring material.

반도체 소자의 고집적화에 따라 낮은 저항과 높은 열적 안정성의 특성을 갖는 텅스텐(W)을 반도체 소자에서 금속배선의 재료로 사용된다.With high integration of semiconductor devices, tungsten (W) having low resistance and high thermal stability is used as a material for metal wiring in semiconductor devices.

반도체 내부회로에의 전원공급을 위한 금속배선의 형성은, 우선, 해당하는 도전패턴을 노출시키는 콘택홀을 형성한 다음, 플러그 물질로서 텅스텐막을 상기 콘택홀을 매립하도록 증착한 후, 이를 건식식각 방식을 이용한 에치백(Etch back) 공정으로 식각해서 텅스텐 플러그를 형성하고, 이어서, 금속배선의 재료로 낮은 저항과 높은 열적 안정성의 특성을 갖는 텅스텐을 상기 플러그 상에 형성하는 방식으로 수행하고 있다.Forming a metal wiring for supplying power to a semiconductor internal circuit, first, forming a contact hole exposing a corresponding conductive pattern, and then depositing a tungsten film as a plug material to fill the contact hole, and then dry etching the same. The tungsten plug is etched by using an etch back process, and then tungsten having low resistance and high thermal stability is formed on the plug by using a metal wiring material.

한편, 반도체 집적도가 증가하고 고밀도화가 되어감에 따라 소자의 크기가 감소되고 있으며, 또한, 상기 소자 크기의 감소에 따라 금속배선을 형성하기 위한 절대지름의 크기가 수십나노 이하로 감소되고 있다. 이에 대응하기 위한 금속 배선 형성방법으로는 금속막의 증착 공정과, 포토 공정 및 식각 공정이 필수불가결하다. On the other hand, as semiconductor integration increases and densification increases, the size of devices decreases, and as the size of the devices decreases, the size of an absolute diameter for forming metal wirings decreases to several tens of nanometers or less. In order to cope with this, a metal film deposition process, a photo process and an etching process are indispensable.

그러나, 금속배선 물질인 금속막에 대해서 포토 공정 및 식각 공정을 수행하는데는 몇가지 문제점이 있다.However, there are some problems in performing the photo process and the etching process on the metal film, which is a metal wiring material.

먼저, 상기 포토 공정시 금속막 상에 직접 감광막을 도포하는데 있어, 상기 금속막의 거친 표면으로 인해 감광막의 원할한 도포가 수행되지 않는다.First, in applying the photoresist film directly onto the metal film during the photo process, smooth coating of the photoresist film is not performed due to the rough surface of the metal film.

그리고, 상기 식각 공정시 금속막에 대해서는 제한적인 식각 공정을 선택해야 한다는 문제점이 있게된다.In addition, there is a problem that a limited etching process should be selected for the metal film during the etching process.

한편, 이와 같은 문제점을 해결하기 위한 방안으로 다마신 공정으로 금속배선을 형성하는 방법이 진행되고 있으나, 상기 다마신 공정의 경우 갭-필(Gap-Fill)의 문제 또는 CMP 문제등이 발생하고 있다.On the other hand, as a way to solve this problem, a method of forming a metal wiring in the damascene process is in progress, but the gap-fill (Cap-Fill) problem or CMP problem occurs in the damascene process .

특히, 이와 같은 문제는 반도체 소자의 집적도 증가와 함께 금속배선의 크기가 감소되고 있는 추세에서, 더욱 심화될 것으로 예상되는 바, 반드시 해결되어야 할 사항이다. In particular, such a problem is expected to be intensified in the trend that the size of the metal wiring is reduced with the increase in the degree of integration of the semiconductor device, which must be solved.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로써, 고집적화되어 가는 반도체 소자에 따른 금속배선 식각의 문제점을 해결할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide a method for manufacturing a semiconductor device capable of solving the problem of metallization etching according to a semiconductor device that is becoming highly integrated, which is devised to solve the conventional problems as described above.

상기와 같은 목적을 달성하기 위하여, 본 발명은, 반도체 기판 상에 콘택홀이 구비된 층간절연막을 형성하는 단계; 상기 콘택홀 내에 콘택플러그를 형성하는 단계; 상기 콘택플러그를 포함한 층간절연막 상에 폴리실리콘막 배선을 형성하는 단계; 상기 폴리실리콘막 배선을 포함한 층간절연막 상에 금속막과 티타늄(Ti)막과 티타늄질화(TiN)막의 적층막으로 이루어진 캡핑막을 차례로 형성하는 단계; 및 상기 캡핑막이 형성된 기판 결과물에 대해 열처리를 수행하여 상기 폴리실리콘막 배선을 금속 실리사이드막 배선으로 변환시키는 단계;를 포함하는 반도체 소자의 제조방법을 제공한다. In order to achieve the above object, the present invention comprises the steps of forming an interlayer insulating film having a contact hole on the semiconductor substrate; Forming a contact plug in the contact hole; Forming a polysilicon film interconnection on the interlayer insulating film including the contact plug; Sequentially forming a capping film including a metal film, a laminated film of a titanium (Ti) film and a titanium nitride (TiN) film on the interlayer insulating film including the polysilicon film wiring; And converting the polysilicon film wiring into a metal silicide film wiring by performing a heat treatment on the substrate product on which the capping film is formed.

여기서, 상기 콘택플러그는 비트라인용 콘택플러그 또는 비아콘택용 콘택플러그인 것을 특징으로 한다. The contact plug may be a contact plug for a bit line or a contact plug for a via contact.

상기 금속 실리사이드막 배선은 비트라인 또는 다층 금속배선 구조의 어느 하나의 배선인 것을 특징으로 한다. The metal silicide layer wiring may be any one of a bit line or a multilayer metal wiring structure.

상기 폴리실리콘막 배선을 형성하는 단계는, 상기 콘택플러그를 포함한 층간절연막 상에 폴리실리콘막을 증착하는 단계; 상기 폴리실리콘막 상에 금속배선 영역을 가리는 감광막패턴을 형성하는 단계; 및 상기 감광막패턴을 식각마스크로 이용하여 폴리실리콘막을 식각하는 단계;로 구성되는 것을 특징으로한다. The forming of the polysilicon film wiring may include depositing a polysilicon film on the interlayer insulating film including the contact plug; Forming a photoresist pattern covering the metal wiring region on the polysilicon film; And etching the polysilicon film using the photoresist pattern as an etching mask.

상기 금속막은 코발트(Co)막, 티타늄(Ti)막, 리튬(Li)막 및 탄탈늄(Ta)막으로 구성된 그룹으로부터 선택되는 어느 하나의 금속막으로 형성하는 것을 특징으로 한다. The metal film is formed of any one metal film selected from the group consisting of a cobalt (Co) film, a titanium (Ti) film, a lithium (Li) film, and a tantalum (Ta) film.

상기 금속막은 CVD 방식 또는 PVD 방식으로 형성하는 것을 특징으로 한다. The metal film is formed by a CVD method or a PVD method.

삭제delete

상기 캡핑막은 CVD 방식 또는 PVD 방식으로 형성하는 것을 특징으로 한다. The capping film is formed by a CVD method or a PVD method.

상기 폴리실리콘막 배선을 금속 실리사이드막 배선으로 변환시키는 단계는, 상기 캡핑막이 형성된 기판 전면에 대해 1차 열처리를 수행하여 폴리실리콘막 배선의 일부를 금속 실리사이드막으로 변환시키는 단계; 상기 캡핑막과 상기 1차 열처리시 미반응한 금속막을 제거하는 단계; 및 상기 일부가 금속 실리사이드막으로 변환된 폴리실리콘막 배선에 대해 2차 열처리를 수행하여 상기 폴리실리콘막 배선을 완전한 금속 실리사이드막 배선으로 변환시키는 단계;로 구성되는 것을 특징으로 한다. The converting of the polysilicon film wiring into the metal silicide film wiring may include converting a part of the polysilicon film wiring into a metal silicide film by performing a first heat treatment on the entire surface of the substrate on which the capping film is formed; Removing an unreacted metal film during the capping film and the first heat treatment; And converting the polysilicon film wiring into a complete metal silicide film wiring by performing a second heat treatment on the polysilicon film wiring in which the portion is converted into a metal silicide film.

상기 1차 열처리는 300∼600℃의 온도에서 수행하는 것을 특징으로 한다. The first heat treatment is characterized in that performed at a temperature of 300 ~ 600 ℃.

상기 2차 열처리는 600∼800℃의 온도에서 수행하는 것을 특징으로 한다. The secondary heat treatment is characterized in that performed at a temperature of 600 ~ 800 ℃.

또한, 본 발명은, 게이트 및 접합영역이 형성된 반도체 기판 상에 콘택홀이 구비된 층간절연막을 형성하는 단계; 상기 콘택홀 내에 콘택플러그를 형성하는 단계; 상기 콘택플러그를 포함한 층간절연막 상에 폴리실리콘막 배선을 형성하는 단계; 상기 폴리실리콘막 배선을 포함한 층간절연막 상에 금속막과 티타늄(Ti)막과 티타늄질화(TiN)막의 적층막으로 이루어진 캡핑막을 차례로 형성하는 단계; 및 상기 캡핑막이 형성된 기판 결과물에 대해 열처리를 수행해서 상기 폴리실리콘막 배선을 금속 실리사이드막 배선으로 변환시키는 것에 의해 상기 금속 실리사이드막 배선으로 이루어진 비트라인을 형성하는 단계;를 포함하는 반도체 소자의 제조방법을 제공한다. In addition, the present invention includes forming an interlayer insulating film having a contact hole on a semiconductor substrate on which a gate and a junction region are formed; Forming a contact plug in the contact hole; Forming a polysilicon film interconnection on the interlayer insulating film including the contact plug; Sequentially forming a capping film including a metal film, a laminated film of a titanium (Ti) film and a titanium nitride (TiN) film on the interlayer insulating film including the polysilicon film wiring; And forming a bit line formed of the metal silicide film wiring by performing heat treatment on the substrate product on which the capping film is formed to convert the polysilicon film wiring into a metal silicide film wiring. To provide.

여기서, 상기 폴리실리콘막 배선을 형성하는 단계는, 상기 비트라인용 콘택플러그를 포함한 층간절연막 상에 폴리실리콘막을 증착하는 단계; 상기 폴리실리콘막 상에 비트라인 영역을 가리는 감광막패턴을 형성하는 단계; 및 상기 감광막패턴을 식각마스크로 이용하여 폴리실리콘막을 식각하는 단계;로 구성되는 것을 특징으로 한다. The forming of the polysilicon film wiring may include: depositing a polysilicon film on the interlayer insulating film including the bit line contact plug; Forming a photoresist pattern covering the bit line region on the polysilicon layer; And etching the polysilicon film using the photoresist pattern as an etching mask.

상기 금속막은 코발트(Co)막, 티타늄(Ti)막, 리튬(Li)막 및 탄탈늄(Ta)막으로 구성된 그룹으로부터 선택되는 어느 하나의 금속막으로 형성하는 것을 특징으로 한다. The metal film is formed of any one metal film selected from the group consisting of a cobalt (Co) film, a titanium (Ti) film, a lithium (Li) film, and a tantalum (Ta) film.

상기 금속막은 CVD 방식 또는 PVD 방식으로 형성하는 것을 특징으로 한다. The metal film is formed by a CVD method or a PVD method.

삭제delete

상기 캡핑막은 CVD 방식 또는 PVD 방식으로 형성하는 것을 특징으로 한다. The capping film is formed by a CVD method or a PVD method.

상기 금속 실리사이드막 배선으로 이루어진 비트라인을 형성하는 단계는, 상기 캡핑막이 형성된 기판 전면에 대해 1차 열처리를 수행하여 폴리실리콘막 배선의 일부를 금속 실리사이드막으로 변환시키는 단계; 상기 캡핑막과 상기 1차 열처리시 미반응한 금속막을 제거하는 단계; 및 상기 일부가 금속 실리사이드막으로 변환된 폴리실리콘막 배선에 대해 2차 열처리를 수행하여 상기 폴리실리콘막 배선을 완전한 금속 실리사이드막 배선으로 변환시키는 단계;로 구성되는 것을 특징으로 한다. The forming of the bit line formed of the metal silicide layer interconnection may include converting a portion of the polysilicon layer interconnection into a metal silicide layer by performing a first heat treatment on the entire surface of the substrate on which the capping layer is formed; Removing an unreacted metal film during the capping film and the first heat treatment; And converting the polysilicon film wiring into a complete metal silicide film wiring by performing a second heat treatment on the polysilicon film wiring in which the portion is converted into a metal silicide film.

상기 1차 열처리는 300∼600℃의 온도에서 수행하는 것을 특징으로 한다. The first heat treatment is characterized in that performed at a temperature of 300 ~ 600 ℃.

상기 2차 열처리는 600∼800℃의 온도에서 수행하는 것을 특징으로 한다. The secondary heat treatment is characterized in that performed at a temperature of 600 ~ 800 ℃.

게다가, 본 발명은, 하부 금속배선이 형성된 반도체 기판 상에 콘택홀이 구비된 층간절연막을 형성하는 단계; 상기 콘택홀 내에 콘택플러그를 형성하는 단계; 상기 콘택플러그를 포함한 층간절연막 상에 폴리실리콘막 배선을 형성하는 단계; 상기 폴리실리콘막 배선을 포함한 층간절연막 상에 금속막과 티타늄(Ti)막과 티타늄질화(TiN)막의 적층막으로 이루어진 캡핑막을 차례로 형성하는 단계; 및 상기 캡핑막이 형성된 기판 결과물에 대해 열처리를 수행해서 상기 폴리실리콘막 배선을 금속 실리사이드막 배선으로 변환시키는 것에 의해 상기 금속 실리사이드막 배선으로 이루어진 상부 금속배선을 형성하는 단계;를 포함하는 반도체 소자의 제조방법을 제공한다. In addition, the present invention comprises the steps of forming an interlayer insulating film having a contact hole on a semiconductor substrate formed with a lower metal wiring; Forming a contact plug in the contact hole; Forming a polysilicon film interconnection on the interlayer insulating film including the contact plug; Sequentially forming a capping film including a metal film, a laminated film of a titanium (Ti) film and a titanium nitride (TiN) film on the interlayer insulating film including the polysilicon film wiring; And forming an upper metal wiring made of the metal silicide film wiring by performing heat treatment on the substrate product on which the capping film is formed to convert the polysilicon film wiring into a metal silicide film wiring. Provide a method.

여기서, 상기 폴리실리콘막 배선을 형성하는 단계는, 상기 콘택플러그를 포함한 층간절연막 상에 폴리실리콘막을 증착하는 단계; 상기 폴리실리콘막 상에 상부 금속배선 영역을 가리는 감광막패턴을 형성하는 단계; 및 상기 감광막패턴을 식각마스크로 이용하여 폴리실리콘막을 식각하는 단계;로 구성되는 것을 특징으로 한다. The forming of the polysilicon film wiring may include depositing a polysilicon film on the interlayer insulating film including the contact plug; Forming a photoresist pattern covering the upper metal wiring region on the polysilicon layer; And etching the polysilicon film using the photoresist pattern as an etching mask.

상기 금속막은 코발트(Co)막, 티타늄(Ti)막, 리튬(Li)막 및 탄탈늄(Ta)막으로 구성된 그룹으로부터 선택되는 어느 하나의 금속막으로 형성하는 것을 특징으로 한다. The metal film is formed of any one metal film selected from the group consisting of a cobalt (Co) film, a titanium (Ti) film, a lithium (Li) film, and a tantalum (Ta) film.

상기 금속막은 CVD 방식 또는 PVD 방식으로 형성하는 것을 특징으로 한다. The metal film is formed by a CVD method or a PVD method.

삭제delete

상기 캡핑막은 CVD 방식 또는 PVD 방식으로 형성하는 것을 특징으로 한다. The capping film is formed by a CVD method or a PVD method.

상기 금속 실리사이드막 배선으로 이루어진 상부 금속배선을 형성하는 단계는, 상기 캡핑막이 형성된 기판 전면에 대해 1차 열처리를 수행하여 폴리실리콘막 배선의 일부를 금속 실리사이드막으로 변환시키는 단계; 상기 캡핑막 및 1차 열처리시 미반응한 금속막을 제거하는 단계; 및 상기 일부가 금속 실리사이드막으로 변환된 폴리실리콘막 배선에 대해 2차 열처리를 수행하여 상기 폴리실리콘막 배선을 완전한 금속 실리사이드막 배선으로 변환시키는 단계;롤 구성되는 것을 특징으로 한다. The forming of the upper metal wiring including the metal silicide film wiring may include converting a portion of the polysilicon film wiring into a metal silicide film by performing a first heat treatment on the entire surface of the substrate on which the capping film is formed; Removing the unreacted metal film during the capping film and the first heat treatment; And converting the polysilicon film wiring into a complete metal silicide film wiring by performing a second heat treatment on the polysilicon film wiring in which the part is converted into a metal silicide film.

상기 1차 열처리는 300∼600℃의 온도에서 수행하는 것을 특징으로 한다. The first heat treatment is characterized in that performed at a temperature of 300 ~ 600 ℃.

상기 2차 열처리는 600∼800℃의 온도에서 수행하는 것을 특징으로 한다. The secondary heat treatment is characterized in that performed at a temperature of 600 ~ 800 ℃.

(실시예)(Example)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

먼저, 본 발명의 기술적 원리를 설명하면, 고집적화된 반도체 소자에 따른 금속배선의 포토 공정 및 식각공정의 문제점을 해결할 수 있는 반도체 소자의 제조방법에 있어서, 반도체 기판 상에 콘택홀이 구비된 층간절연막을 형성하며, 상기 콘택홀 내에 콘택플러그를 형성한다. 그런다음, 상기 콘택플러그를 포함한 층간절연막 상에 금속배선 물질로 폴리실리콘막 배선을 형성하고 나서, 폴리실리콘막을 금속 실리사이드막으로 변환시켜 금속 실리사이드막 배선으로 이루어진 금속배선을 형성한다.First, the technical principle of the present invention, in the method of manufacturing a semiconductor device that can solve the problems of the photo process and etching process of the metal wiring according to the highly integrated semiconductor device, an interlayer insulating film provided with a contact hole on the semiconductor substrate The contact plug is formed in the contact hole. Then, a polysilicon film wiring is formed of a metal wiring material on the interlayer insulating film including the contact plug, and then the polysilicon film is converted into a metal silicide film to form a metal wiring made of metal silicide film wiring.

여기서, 상기 금속배선은 반도체 소자의 비트라인 또는 다층 금속배선 구조에서의 어느 하나의 배선, 예컨데, 상부 금속배선을 의미한다.Here, the metal wiring means any one wiring, for example, an upper metal wiring, in a bit line or a multilayer metal wiring structure of a semiconductor device.

이렇게 하면, 금속배선을 금속 실리사이드막으로 형성함으로써 금속배선을 금속막으로 형성하는 종래의 경우 보다 금속배선을 형성하기 위한 포토 공정 및 식각 공정의 용이함으로 인해 원하는 금속배선의 패턴을 갖도록 할 수 있으며, 아울러, 낮은 저항의 금속배선을 형성할 수 있다.In this case, the metal wiring may be formed of a metal silicide film, so that the metal wiring may have a desired pattern of metal wiring due to the ease of a photo process and an etching process for forming the metal wiring, as compared with the conventional case of forming the metal wiring with a metal film. In addition, it is possible to form a low resistance metal wiring.

자세하게, 이하에서는 도 1a 내지 도 1d를 참조하여 본 발명의 일실시예에 따른 반도체 소자의 제조방법을 설명하기로 한다. 여기서, 본 발명의 일실시예에서 는 반도체 소자의 제조 공정의 일부인 반도체 소자의 비트라인 형성방법에 대해 도시하고 설명하도록 한다.In detail, a method of manufacturing a semiconductor device according to an embodiment of the present invention will be described with reference to FIGS. 1A to 1D. Here, in the embodiment of the present invention, a bit line forming method of a semiconductor device, which is part of a manufacturing process of the semiconductor device, will be described and described.

도 1a를 참조하면, 게이트(22) 및 접합영역(24)이 형성된 반도체 기판(21) 상에 층간절연막(25)을 증착하고 나서, 상기 층간절연막(25)을 식각하여 콘택홀을 형성한다.Referring to FIG. 1A, an interlayer insulating layer 25 is deposited on a semiconductor substrate 21 on which a gate 22 and a junction region 24 are formed, and then the interlayer insulating layer 25 is etched to form a contact hole.

그런다음, 상기 콘택홀을 포함한 층간절연막(25) 상에 Ti/TiN의 베리어막(26)을 증착한 후, 상기 콘택홀이 매립되도록 기판 전면 상에 콘택플러그용 금속막, 예컨데, W막을 증착하고 나서, 상기 층간절연막(25)이 노출될 때까지 상기 콘택플러그용 금속막과 베리어막을 CMP(Chemical Mechanical Polishing)하여 상기 콘택홀 내에 비트라인용 콘택플러그(27)를 형성한다.Then, after depositing the barrier film 26 of Ti / TiN on the interlayer insulating film 25 including the contact hole, a metal film for contact plug, for example, a W film is deposited on the entire surface of the substrate so that the contact hole is buried. Then, the contact plug metal film and the barrier film are CMP (Chemical Mechanical Polishing) until the interlayer insulating film 25 is exposed to form a bit line contact plug 27 in the contact hole.

도 1a에서 미설명된 도면 부호 23은 게이트 스페이서를 나타낸다.Reference numeral 23, which is not described in FIG. 1A, represents a gate spacer.

도 1b를 참조하면, 상기 콘택플러그(27)를 포함한 층간절연막(25) 상에 비트라인 물질로 폴리실리콘막을 증착한 후, 공지의 포토 공정을 통해 상기 폴리실리콘막(28) 상에 비트라인 형성 영역을 가리는 감광막패턴(미도시)을 형성한다. 그런다음, 상기 감광막패턴을 식각마스크로 이용한 식각 공정을 통해 상기 폴리실리콘막을 식각하여 폴리실리콘막 배선(28)을 형성한다.Referring to FIG. 1B, a polysilicon film is deposited on the interlayer insulating layer 25 including the contact plug 27 with a bit line material, and then a bit line is formed on the polysilicon film 28 through a known photo process. A photoresist pattern (not shown) covering an area is formed. Then, the polysilicon film is etched through an etching process using the photoresist pattern as an etching mask to form a polysilicon film wiring 28.

여기서, 본 발명은 비트라인 형성을 위한 물질로서 금속막 대신에 폴리실리콘막을 이용함으로써 금속막에 비해 폴리실리콘막에 대한 포토 공정 및 식각 공정의 용이함을 이용하여 원하는 비트라인의 형태를 형성할 수 있다. Here, the present invention may form a desired bit line shape by using a polysilicon film instead of a metal film as a material for forming a bit line by using an easier photo process and an etching process for a polysilicon film than a metal film. .

도 1c를 참조하면, 비트라인의 형태를 갖춘 폴리실리콘막 배선(28)을 포함한 층간절연막(25) 상에 금속막(29)과 캡핑막(30)을 차례로 증착한다. 여기서, 상기 금속막(29)은 코발트(Co)막, 티타늄(Ti)막, 리튬(Li)막 또는 탄탈늄(Ta)막 중에서 어느 하나의 막을 이용하되, 바람직하게는, 코발트막을 이용하며, CVD(Chemical Vapor Deposition) 방식 또는 PVD(Physical Vapor Deposition) 방식을 통해 증착한다. 상기 캡핑막(30)은 CVD 방식 또는 PVD 방식을 통해 티타늄(Ti)막 또는 티타늄질화(TiN)막의 단일막으로 형성하거나, 또는, 티타늄(Ti)막과 티타늄질화(TiN)막의 적층막으로 형성한다.Referring to FIG. 1C, a metal film 29 and a capping film 30 are sequentially deposited on an interlayer insulating film 25 including a polysilicon film wiring 28 having a bit line shape. Here, the metal film 29 may be any one of a cobalt (Co) film, a titanium (Ti) film, a lithium (Li) film, or a tantalum (Ta) film, preferably, a cobalt film. Deposited through CVD (Chemical Vapor Deposition) method or PVD (Physical Vapor Deposition) method. The capping film 30 may be formed of a single film of a titanium (Ti) film or a titanium nitride (TiN) film by a CVD method or a PVD method, or may be formed of a laminated film of a titanium (Ti) film and a titanium nitride (TiN) film. do.

도 1d를 참조하면, 캡핑막(30)이 형성된 기판 결과물에 대해 300∼600℃의 온도로 1차 열처리를 수행한다. 여기서, 상기 1차 열처리로 인해 상기 폴리실리콘막 배선의 실리콘(Si)과 코발트막의 코발트(Co)가 반응하면서 상기 폴리실리콘막 배선의 일부가 금속 실리사이드막, 즉, 코발트 실리사이드막으로 변환된다.Referring to FIG. 1D, the first heat treatment is performed at a temperature of 300 ° C. to 600 ° C. with respect to the substrate product on which the capping film 30 is formed. Here, due to the first heat treatment, a portion of the polysilicon film wiring is converted into a metal silicide film, that is, a cobalt silicide film while silicon (Si) of the polysilicon film wiring reacts with cobalt (Co) of the cobalt film.

그런다음, 상기 캡핑막과 상기 1차 열처리시 폴리실리콘막과 반응하지 않고 미반응한 코발트막을 제거하고 나서, 상기 일부가 코발트 실리사이드막으로 변환된 폴리실리콘막 배선에 대해 600∼800℃의 온도로 2차 열처리를 수행하여 상기 폴리실리콘막 배선을 완전한 코발트 실리사이드막 배선으로 변환시켜, 상기 코발트 실리사이드막 배선으로 이루어진 본 발명의 일실시예에 따른 비트라인(31)을 형성한다.Then, the capping film and the cobalt film that were not reacted without reacting with the polysilicon film during the first heat treatment were removed, and then, at a temperature of 600 to 800 ° C. with respect to the polysilicon film wiring in which the portion was converted to the cobalt silicide film. A second heat treatment is performed to convert the polysilicon film wiring into a complete cobalt silicide film wiring to form a bit line 31 according to an embodiment of the present invention consisting of the cobalt silicide film wiring.

여기서, 본 발명은 비트라인(31)을 코발트 실리사이드막으로 형성함으로써 낮은 저항을 갖는 비트라인을 형성할 수 있다.In the present invention, the bit line 31 having the low resistance can be formed by forming the bit line 31 as the cobalt silicide layer.

특히, 본 발명은 비트라인을 포토 공정 및 식각 공정이 용이한 폴리실리콘막 을 이용해서 그 형태를 만든 후, 금속 실리사이드막으로 변환시켜 형성함으로써, 원하는 비트라인 형태를 형성할 수 있어, 고집적화된 반도체 소자에 따른 비트라인 형성시, 비트라인 물질로 금속막을 적용하는 종래기술에 있어서의 포토 공정 및 식각 공정의 한계 문제를 해결할 수 있다.Particularly, in the present invention, a bit line is formed by using a polysilicon film which is easy to use a photo process and an etching process, and then converted into a metal silicide film to form a desired bit line shape, thereby providing a highly integrated semiconductor. When forming the bit line according to the device, it is possible to solve the limitation problem of the photo process and the etching process in the prior art of applying a metal film to the bit line material.

도 2a 내지 도 2d는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다. 여기서, 본 발명의 다른 실시예에서는 다층 구조를 갖는 금속배선 형성방법에 대해 도시하고 설명하도록 한다.2A to 2D are cross-sectional views of processes for describing a method of manufacturing a semiconductor device according to another exemplary embodiment of the present invention. Here, in another embodiment of the present invention will be described and described for the metal wiring forming method having a multi-layer structure.

도 2a를 참조하면, 하부 금속배선(42)이 형성된 반도체 기판(41) 상에 층간절연막(43)을 증착하고 나서, 상기 층간절연막(43)을 식각하여 하부 금속배선(42)을 노출시키는 콘택홀을 형성한다.Referring to FIG. 2A, a contact for depositing an interlayer insulating film 43 on a semiconductor substrate 41 on which a lower metal wiring 42 is formed, and then etching the interlayer insulating film 43 to expose the lower metal wiring 42 is exposed. Form a hole.

그런다음, 상기 콘택홀을 포함한 층간절연막(43) 상에 Ti/TiN의 베리어막(44)을 증착한 후, 상기 콘택홀이 매립되도록 기판 전면 상에 콘택플러그용 금속막, 예컨데, W막을 증착하고 나서, 상기 층간절연막(43)이 노출될 때까지 상기 콘택플러그용 금속막과 베리어막(44)을 CMP하여 상기 콘택홀 내에 비아콘택용 콘택플러그(45)를 형성한다.Then, after depositing the barrier film 44 of Ti / TiN on the interlayer insulating film 43 including the contact hole, a metal film for contact plug, eg, a W film, is deposited on the entire surface of the substrate so that the contact hole is buried. After that, the contact plug metal film and the barrier film 44 are CMP until the interlayer insulating film 43 is exposed to form a via contact contact plug 45 in the contact hole.

도 2b를 참조하면, 상기 콘택플러그(45)를 포함한 층간절연막(43) 상에 상부 금속배선을 형성하기 위한 물질로 폴리실리콘막을 증착한 후, 상기 폴리실리콘막 상에 공지의 포토 공정을 통해 상부 금속배선 영역을 가리는 감광막패턴(미도시)을 형성한다. 그런다음, 상기 감광막패턴을 식각마스크로 이용한 식각 공정을 수행하 여 폴리실리콘막을 식각해서 폴리실리콘막 배선(46)을 형성한다.Referring to FIG. 2B, a polysilicon film is deposited on the interlayer insulating layer 43 including the contact plug 45 with a material for forming the upper metal wiring, and then the upper portion is formed on the polysilicon layer through a known photo process. A photoresist pattern (not shown) covering the metal wiring region is formed. Then, the polysilicon film is etched by performing an etching process using the photoresist pattern as an etching mask to form the polysilicon film wiring 46.

여기서, 본 발명은 상부 금속배선 형성을 위한 물질로서 금속막 대신에 폴리실리콘막을 이용함으로써 금속막에 비해 폴리실리콘막에 대한 포토 공정 및 식각 공정의 용이함을 이용하여 원하는 상부 금속배선의 형태를 형성할 수 있다. Here, the present invention uses the polysilicon film instead of the metal film as a material for forming the upper metal wiring to form the shape of the desired upper metal wiring using the ease of the photo process and the etching process for the polysilicon film compared to the metal film. Can be.

도 2c를 참조하면, 상기 상부 금속배선의 형태를 갖춘 폴리실리콘막 배선(46)을 포함한 층간절연막(43) 상에 금속막(47)과 캡핑막(48)을 차례로 증착한다. 여기서, 상기 금속막(47)은 코발트(Co)막, 티타늄(Ti)막, 리튬(Li)막 또는 탄탈늄(Ta)막 중에서 어느 하나의 막, 바람직하게는, 코발트막을 이용하며, CVD(Chemical Vapor Deposition) 방식 또는 PVD(Physical Vapor Deposition) 방식을 통해 증착한다. 상기 캡핑막(48)은 CVD 방식 또는 PVD 방식을 통해 티타늄(Ti)막 또는 티타늄질화(TiN)막의 단일막으로 형성하거나, 또는, 티타늄(Ti)막과 티타늄질화(TiN)막의 적층막으로 형성한다.Referring to FIG. 2C, the metal film 47 and the capping film 48 are sequentially deposited on the interlayer insulating film 43 including the polysilicon film wiring 46 having the upper metal wiring. The metal film 47 may be formed of any one of a cobalt (Co) film, a titanium (Ti) film, a lithium (Li) film, or a tantalum (Ta) film, preferably, a cobalt film. It is deposited by Chemical Vapor Deposition (PVD) method or PVD (Physical Vapor Deposition) method. The capping film 48 may be formed as a single film of a titanium (Ti) film or a titanium nitride (TiN) film through a CVD method or a PVD method, or may be formed as a laminated film of a titanium (Ti) film and a titanium nitride (TiN) film. do.

도 2d를 참조하면, 상기 캡핑막이 형성된 기판 결과물에 대해 300∼600℃의 온도로 1차 열처리를 수행한다. 여기서, 상기 1차 열처리로 인해 상기 폴리실리콘막 배선의 실리콘(Si)과 코발트막의 코발트(Co)가 반응하면서, 상기 폴리실리콘막 배선의 표면 일부가 금속 실리사이드막, 즉, 코발트 실리사이드막으로 변환된다.Referring to FIG. 2D, the first heat treatment is performed at a temperature of 300 to 600 ° C. on the substrate product on which the capping film is formed. Here, due to the first heat treatment, silicon (Si) of the polysilicon film wiring reacts with cobalt (Co) of the cobalt film, and a part of the surface of the polysilicon film wiring is converted into a metal silicide film, that is, a cobalt silicide film. .

그런다음, 상기 캡핑막과 상기 1차 열처리시 폴리실리콘막 배선과 반응하지 않고 미반응한 코발트막을 제거하고 나서, 상기 일부가 코발트 실리사이드막으로 변환된 폴리실리콘막 배선에 대해 600∼800℃의 온도로 2차 열처리를 수행하여 폴리실리콘막 배선을 완전한 코발트 실리사이드막 배선으로 변환시켜, 상기 코발트 실리사이드막으로 이루어진 본 발명에 따른 상부 금속배선(49)을 형성한다.Then, a temperature of 600 to 800 ° C. is applied to the polysilicon film wiring in which the part is converted to the cobalt silicide film after removing the unreacted cobalt film without reacting with the capping film and the polysilicon film wiring during the first heat treatment. The second heat treatment is performed to convert the polysilicon film wiring into a complete cobalt silicide film wiring to form an upper metal wiring 49 according to the present invention made of the cobalt silicide film.

여기서, 본 발명은 상부 금속배선(49)을 코발트 실리사이드막으로 형성함으로써 낮은 저항을 갖는 상부 금속배선을 형성할 수 있다.According to the present invention, the upper metal wiring 49 may be formed of a cobalt silicide layer to form the upper metal wiring having low resistance.

또한, 본 발명은 상부 금속배선 물질로서 포토 공정 및 식각 공정이 용이한 폴리실리콘막을 이용해서 그 형태를 만든 후, 금속 실리사이드막으로 변환시켜 형성함으로써, 원하는 상부 금속배선 형태를 형성할 수 있어, 고집적화된 반도체 소자에 따른 다층 금속배선 구조에서의 상부 금속배선의 형성시, 상기 상부 금속배선 물질로 금속막을 적용하는 종래기술에 있어서의 포토 공정 및 식각 공정의 한계 문제를 해결할 수 있다.In addition, the present invention is formed by using a polysilicon film that is easy to photo process and etching process as the upper metal wiring material, and then converted into a metal silicide film to form a desired upper metal wiring shape, high integration When forming the upper metal wiring in the multilayer metal wiring structure according to the semiconductor device, it is possible to solve the limitation problem of the photo process and the etching process in the prior art of applying a metal film to the upper metal wiring material.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the scope of the following claims is not limited to the scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

이상에서와 같이, 본 발명은 금속배선을 폴리실리콘막을 이용해 그 형태를 만든 후, 상기 폴리실리콘막을 금속 실리사이드막으로 변환시켜 형성함으로써 고집직화된 반도체 소자에 따른 금속배선 형성시, 금속막에 대한 포토 공정과 식각 공정의 한계 문제를 해결할 수 있다.As described above, the present invention forms a metal wiring using a polysilicon film, and then converts the polysilicon film into a metal silicide film, thereby forming a metal wiring according to a highly integrated semiconductor device, and forming a photo for the metal film. Solve the limitations of the process and etching process.

또한, 본 발명은 금속배선을 금속 실리사이드막으로 형성함으로서 낮은 저항을 갖는 금속배선을 형성할 수 있게 되어 소자 특성을 향상시킬 수 있다.In addition, the present invention can form a metal wiring having a low resistance by forming a metal wiring with a metal silicide film, it is possible to improve the device characteristics.

Claims (29)

반도체 기판 상에 콘택홀이 구비된 층간절연막을 형성하는 단계; Forming an interlayer insulating film having contact holes on the semiconductor substrate; 상기 콘택홀 내에 콘택플러그를 형성하는 단계;Forming a contact plug in the contact hole; 상기 콘택플러그를 포함한 층간절연막 상에 폴리실리콘막 배선을 형성하는 단계;Forming a polysilicon film interconnection on the interlayer insulating film including the contact plug; 상기 폴리실리콘막 배선을 포함한 층간절연막 상에 금속막과 티타늄(Ti)/티타늄질화(TiN)막의 적층막으로 이루어진 캡핑막을 차례로 형성하는 단계; 및 Sequentially forming a capping film made of a laminated film of a metal film and a titanium (Ti) / titanium nitride (TiN) film on the interlayer insulating film including the polysilicon film wiring; And 상기 캡핑막이 형성된 기판 결과물에 대해 열처리를 수행하여 상기 폴리실리콘막 배선을 금속 실리사이드막 배선으로 변환시키는 단계; Converting the polysilicon film wiring into a metal silicide film wiring by performing a heat treatment on the substrate product on which the capping film is formed; 를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.Method of manufacturing a semiconductor device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 콘택플러그는 비트라인용 콘택플러그 또는 비아콘택용 콘택플러그인 것을 특징으로 하는 반도체 소자의 제조방법.The contact plug is a semiconductor device manufacturing method, characterized in that the contact plug for the bit line or the contact plug for the via contact. 제 1 항에 있어서,The method of claim 1, 상기 금속 실리사이드막 배선은 비트라인 또는 다층 금속배선 구조의 어느 하나의 배선인 것을 특징으로 하는 반도체 소자의 제조방법.The metal silicide film wiring line is a semiconductor device manufacturing method, characterized in that the wiring of any one of a bit line or a multi-layer metal wiring structure. 제 1 항에 있어서,The method of claim 1, 상기 폴리실리콘막 배선을 형성하는 단계는,Forming the polysilicon film wiring, 상기 콘택플러그를 포함한 층간절연막 상에 폴리실리콘막을 증착하는 단계; Depositing a polysilicon film on the interlayer insulating film including the contact plug; 상기 폴리실리콘막 상에 금속배선 영역을 가리는 감광막패턴을 형성하는 단계; 및Forming a photoresist pattern covering the metal wiring region on the polysilicon film; And 상기 감광막패턴을 식각마스크로 이용하여 폴리실리콘막을 식각하는 단계;로 구성되는 것을 특징으로 하는 반도체 소자의 제조방법.Etching the polysilicon layer using the photoresist pattern as an etching mask. 제 1 항에 있어서,The method of claim 1, 상기 금속막은 코발트(Co)막, 티타늄(Ti)막, 리튬(Li)막 및 탄탈늄(Ta)막으로 구성된 그룹으로부터 선택되는 어느 하나의 금속막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.The metal film is a method of manufacturing a semiconductor device, characterized in that formed of any one metal film selected from the group consisting of a cobalt (Co) film, a titanium (Ti) film, a lithium (Li) film and a tantalum (Ta) film. . 제 5 항에 있어서,The method of claim 5, 상기 금속막은 CVD 방식 또는 PVD 방식으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.The metal film is a method of manufacturing a semiconductor device, characterized in that formed by CVD or PVD. 삭제delete 제 1 항에 있어서,The method of claim 1, 상기 캡핑막은 CVD 방식 또는 PVD 방식으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.The capping film is a method of manufacturing a semiconductor device, characterized in that formed by CVD or PVD. 제 1 항에 있어서,The method of claim 1, 상기 폴리실리콘막 배선을 금속 실리사이드막 배선으로 변환시키는 단계는, The step of converting the polysilicon film wiring into the metal silicide film wiring, 상기 캡핑막이 형성된 기판 전면에 대해 1차 열처리를 수행하여 폴리실리콘막 배선의 일부를 금속 실리사이드막으로 변환시키는 단계; Performing a first heat treatment on the entire surface of the substrate on which the capping film is formed to convert a part of the polysilicon film wiring into a metal silicide film; 상기 캡핑막과 상기 1차 열처리시 미반응한 금속막을 제거하는 단계; 및 Removing an unreacted metal film during the capping film and the first heat treatment; And 상기 일부가 금속 실리사이드막으로 변환된 폴리실리콘막 배선에 대해 2차 열처리를 수행하여 상기 폴리실리콘막 배선을 완전한 금속 실리사이드막 배선으로 변환시키는 단계;로 구성되는 것을 특징으로 하는 반도체 소자의 제조방법.And converting the polysilicon film wiring into a complete metal silicide film wiring by performing a second heat treatment on the polysilicon film wiring, the portion of which is converted into a metal silicide film. 제 9 항에 있어서,The method of claim 9, 상기 1차 열처리는 300∼600℃의 온도에서 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.The first heat treatment is a method of manufacturing a semiconductor device, characterized in that performed at a temperature of 300 ~ 600 ℃. 제 9 항에 있어서,The method of claim 9, 상기 2차 열처리는 600∼800℃의 온도에서 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.The secondary heat treatment is a method of manufacturing a semiconductor device, characterized in that performed at a temperature of 600 ~ 800 ℃. 게이트 및 접합영역이 형성된 반도체 기판 상에 콘택홀이 구비된 층간절연막을 형성하는 단계; Forming an interlayer insulating film having contact holes on the semiconductor substrate on which the gate and the junction region are formed; 상기 콘택홀 내에 콘택플러그를 형성하는 단계;Forming a contact plug in the contact hole; 상기 콘택플러그를 포함한 층간절연막 상에 폴리실리콘막 배선을 형성하는 단계;Forming a polysilicon film interconnection on the interlayer insulating film including the contact plug; 상기 폴리실리콘막 배선을 포함한 층간절연막 상에 금속막과 티타늄(Ti)막과 티타늄질화(TiN)막의 적층막으로 이루어진 캡핑막을 차례로 형성하는 단계; 및 Sequentially forming a capping film including a metal film, a laminated film of a titanium (Ti) film and a titanium nitride (TiN) film on the interlayer insulating film including the polysilicon film wiring; And 상기 캡핑막이 형성된 기판 결과물에 대해 열처리를 수행해서 상기 폴리실리콘막 배선을 금속 실리사이드막 배선으로 변환시키는 것에 의해 상기 금속 실리사이드막 배선으로 이루어진 비트라인을 형성하는 단계;Forming a bit line made of the metal silicide film wiring by performing heat treatment on the substrate product on which the capping film is formed to convert the polysilicon film wiring into a metal silicide film wiring; 를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.Method of manufacturing a semiconductor device comprising a. 제 12 항에 있어서,The method of claim 12, 상기 폴리실리콘막 배선을 형성하는 단계는,Forming the polysilicon film wiring, 상기 비트라인용 콘택플러그를 포함한 층간절연막 상에 폴리실리콘막을 증착하는 단계;Depositing a polysilicon film on the interlayer insulating film including the bit line contact plug; 상기 폴리실리콘막 상에 비트라인 영역을 가리는 감광막패턴을 형성하는 단 계; 및 Forming a photoresist pattern covering the bit line region on the polysilicon layer; And 상기 감광막패턴을 식각마스크로 이용하여 폴리실리콘막을 식각하는 단계;로 구성되는 것을 특징으로 하는 반도체 소자의 제조방법.Etching the polysilicon layer using the photoresist pattern as an etching mask. 제 12 항에 있어서,The method of claim 12, 상기 금속막은 코발트(Co)막, 티타늄(Ti)막, 리튬(Li)막 및 탄탈늄(Ta)막으로 구성된 그룹으로부터 선택되는 어느 하나의 금속막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.The metal film is a method of manufacturing a semiconductor device, characterized in that formed of any one metal film selected from the group consisting of a cobalt (Co) film, a titanium (Ti) film, a lithium (Li) film and a tantalum (Ta) film. . 제 14 항에 있어서,The method of claim 14, 상기 금속막은 CVD 방식 또는 PVD 방식으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.The metal film is a method of manufacturing a semiconductor device, characterized in that formed by CVD or PVD. 삭제delete 제 12 항에 있어서,The method of claim 12, 상기 캡핑막은 CVD 방식 또는 PVD 방식으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.The capping film is a method of manufacturing a semiconductor device, characterized in that formed by CVD or PVD. 제 12 항에 있어서,The method of claim 12, 상기 금속 실리사이드막 배선으로 이루어진 비트라인을 형성하는 단계는, Forming the bit line consisting of the metal silicide film wiring line, 상기 캡핑막이 형성된 기판 전면에 대해 1차 열처리를 수행하여 폴리실리콘막 배선의 일부를 금속 실리사이드막으로 변환시키는 단계;Performing a first heat treatment on the entire surface of the substrate on which the capping film is formed to convert a part of the polysilicon film wiring into a metal silicide film; 상기 캡핑막과 상기 1차 열처리시 미반응한 금속막을 제거하는 단계; 및 Removing an unreacted metal film during the capping film and the first heat treatment; And 상기 일부가 금속 실리사이드막으로 변환된 폴리실리콘막 배선에 대해 2차 열처리를 수행하여 상기 폴리실리콘막 배선을 완전한 금속 실리사이드막 배선으로 변환시키는 단계;로 구성되는 것을 특징으로 하는 반도체 소자의 제조방법.And converting the polysilicon film wiring into a complete metal silicide film wiring by performing a second heat treatment on the polysilicon film wiring, the portion of which is converted into a metal silicide film. 제 18 항에 있어서,The method of claim 18, 상기 1차 열처리는 300∼600℃의 온도에서 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.The first heat treatment is a method of manufacturing a semiconductor device, characterized in that performed at a temperature of 300 ~ 600 ℃. 제 18 항에 있어서,The method of claim 18, 상기 2차 열처리는 600∼800℃의 온도에서 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.The secondary heat treatment is a method of manufacturing a semiconductor device, characterized in that performed at a temperature of 600 ~ 800 ℃. 하부 금속배선이 형성된 반도체 기판 상에 콘택홀이 구비된 층간절연막을 형성하는 단계;Forming an interlayer insulating film having contact holes on a semiconductor substrate on which lower metal wirings are formed; 상기 콘택홀 내에 콘택플러그를 형성하는 단계;Forming a contact plug in the contact hole; 상기 콘택플러그를 포함한 층간절연막 상에 폴리실리콘막 배선을 형성하는 단계;Forming a polysilicon film interconnection on the interlayer insulating film including the contact plug; 상기 폴리실리콘막 배선을 포함한 층간절연막 상에 금속막과 티타늄(Ti)막과 티타늄질화(TiN)막의 적층막으로 이루어진 캡핑막을 차례로 형성하는 단계; 및 Sequentially forming a capping film including a metal film, a laminated film of a titanium (Ti) film and a titanium nitride (TiN) film on the interlayer insulating film including the polysilicon film wiring; And 상기 캡핑막이 형성된 기판 결과물에 대해 열처리를 수행해서 상기 폴리실리콘막 배선을 금속 실리사이드막 배선으로 변환시키는 것에 의해 상기 금속 실리사이드막 배선으로 이루어진 상부 금속배선을 형성하는 단계; Forming an upper metal wiring made of the metal silicide film wiring by performing heat treatment on the substrate product on which the capping film is formed to convert the polysilicon film wiring into a metal silicide film wiring; 를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.Method of manufacturing a semiconductor device comprising a. 제 21 항에 있어서,The method of claim 21, 상기 폴리실리콘막 배선을 형성하는 단계는,Forming the polysilicon film wiring, 상기 콘택플러그를 포함한 층간절연막 상에 폴리실리콘막을 증착하는 단계; Depositing a polysilicon film on the interlayer insulating film including the contact plug; 상기 폴리실리콘막 상에 상부 금속배선 영역을 가리는 감광막패턴을 형성하는 단계; 및 Forming a photoresist pattern covering the upper metal wiring region on the polysilicon layer; And 상기 감광막패턴을 식각마스크로 이용하여 폴리실리콘막을 식각하는 단계;로 구성되는 것을 특징으로 하는 반도체 소자의 제조방법.Etching the polysilicon layer using the photoresist pattern as an etching mask. 제 21 항에 있어서,The method of claim 21, 상기 금속막은 코발트(Co)막, 티타늄(Ti)막, 리튬(Li)막 및 탄탈늄(Ta)막으로 구성된 그룹으로부터 선택되는 어느 하나의 금속막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.The metal film is a method of manufacturing a semiconductor device, characterized in that formed of any one metal film selected from the group consisting of a cobalt (Co) film, a titanium (Ti) film, a lithium (Li) film and a tantalum (Ta) film. . 제 23 항에 있어서,The method of claim 23, 상기 금속막은 CVD 방식 또는 PVD 방식으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.The metal film is a method of manufacturing a semiconductor device, characterized in that formed by CVD or PVD. 삭제delete 제 22 항에 있어서,The method of claim 22, 상기 캡핑막은 CVD 방식 또는 PVD 방식으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.The capping film is a method of manufacturing a semiconductor device, characterized in that formed by CVD or PVD. 제 21 항에 있어서,The method of claim 21, 상기 금속 실리사이드막 배선으로 이루어진 상부 금속배선을 형성하는 단계는, Forming the upper metal wiring made of the metal silicide film wiring, 상기 캡핑막이 형성된 기판 전면에 대해 1차 열처리를 수행하여 폴리실리콘막 배선의 일부를 금속 실리사이드막으로 변환시키는 단계; Performing a first heat treatment on the entire surface of the substrate on which the capping film is formed to convert a part of the polysilicon film wiring into a metal silicide film; 상기 캡핑막 및 1차 열처리시 미반응한 금속막을 제거하는 단계; 및 Removing the unreacted metal film during the capping film and the first heat treatment; And 상기 일부가 금속 실리사이드막으로 변환된 폴리실리콘막 배선에 대해 2차 열처리를 수행하여 상기 폴리실리콘막 배선을 완전한 금속 실리사이드막 배선으로 변환시키는 단계;롤 구성되는 것을 특징으로 하는 반도체 소자의 제조방법.Converting the polysilicon film wiring into a complete metal silicide film wiring by performing a second heat treatment on the polysilicon film wiring in which the part is converted into a metal silicide film; and manufacturing a semiconductor device. 제 27 항에 있어서,The method of claim 27, 상기 1차 열처리는 300∼600℃의 온도에서 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.The first heat treatment is a method of manufacturing a semiconductor device, characterized in that performed at a temperature of 300 ~ 600 ℃. 제 27 항에 있어서,The method of claim 27, 상기 2차 열처리는 600∼800℃의 온도에서 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.The secondary heat treatment is a method of manufacturing a semiconductor device, characterized in that performed at a temperature of 600 ~ 800 ℃.
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