JP2000164706A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に微細なコンタクトホール内をＡｌもし
くはＡｌ合金で埋め込んだ配線構造を有する半導体装置
の製造方法に関する。The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device having a wiring structure in which fine contact holes are filled with Al or an Al alloy.
【０００２】近年の大規模半導体集積回路装置（ＬＳ
Ｉ）の集積度の向上にともない、上下の配線層間を接続
するコンタクトホールがますます微細化されてきてい
る。従来、コンタクトホール内を導電性材料で埋め込む
方法として、蒸着やスパッタリング等が用いられてい
た。しかし、コンタクトホールの微細化につれて、これ
らの方法でコンタクトホール内を再現性よく埋め込むこ
とが困難になってきている。[0002] Recent large-scale semiconductor integrated circuit devices (LS)
With the improvement in the degree of integration of I), contact holes connecting the upper and lower wiring layers have been increasingly miniaturized. Conventionally, as a method of filling a contact hole with a conductive material, vapor deposition, sputtering, or the like has been used. However, as the contact holes are miniaturized, it has become difficult to embed the contact holes with good reproducibility by these methods.
【０００３】[0003]
【従来の技術】コンタクトホールが形成された層間絶縁
膜の上にＡｌ配線層を堆積した後、高温の熱処理を行っ
てＡｌ材料をコンタクトホール内に流し込む方法が提案
されている。しかし、コンタクトホールのアスペクト比
が大きくなると、配線層がコンタクトホールの開口部上
で繋がってしない、コンタクトホール内に空洞が発生し
てしまう。空洞が発生すると、通常の高温熱処理では、
コンタクトホール内にＡｌ材料を流し込むことができな
い。2. Description of the Related Art A method has been proposed in which an Al wiring layer is deposited on an interlayer insulating film in which a contact hole is formed, and then a high-temperature heat treatment is performed to flow an Al material into the contact hole. However, when the aspect ratio of the contact hole is increased, the wiring layer is not connected on the opening of the contact hole, and a cavity is generated in the contact hole. When cavities occur, normal high-temperature heat treatment
The Al material cannot be poured into the contact hole.
【０００４】高圧の雰囲気中で高温の熱処理を行い、Ａ
ｌ配線層を塑性変形させてコンタクトホール内に押し込
む技術が提案されている。この方法によると、アスペク
ト比の大きなコンタクトホール内を、再現性よくＡｌ材
料で埋め込むことができる。A high-temperature heat treatment is performed in a high-pressure atmosphere,
A technique has been proposed in which a wiring layer is plastically deformed and pushed into a contact hole. According to this method, the inside of the contact hole having a large aspect ratio can be filled with the Al material with good reproducibility.
【０００５】[0005]
【発明が解決しようとする課題】本願発明者は、上記高
温高圧処理によるコンタクトホール内の埋め込みは、バ
ッチ処理に適していないことを見い出した。SUMMARY OF THE INVENTION The present inventor has found that the filling in the contact hole by the high-temperature and high-pressure processing is not suitable for batch processing.
【０００６】本発明の目的は、微細なコンタクトホール
内を再現性良くＡｌ材料で埋め込むことが可能で、バッ
チ処理に適した半導体装置の製造方法を提供することで
ある。It is an object of the present invention to provide a method of manufacturing a semiconductor device which can fill a fine contact hole with an Al material with good reproducibility and is suitable for batch processing.
【０００７】[0007]
【課題を解決するための手段】本発明の一観点による
と、半導体基板上に層間絶縁膜を堆積する工程と、前記
層間絶縁膜に、コンタクトホールを形成する工程と、前
記層間絶縁膜の上に、Ａｌ若しくはＡｌ合金からなる配
線層を堆積する工程と、前記配線層の堆積後、大気に晒
すことなく、前記配線層の表面を保護導電膜で覆う工程
と、前記半導体基板を高温高圧処理し、前記コンタクト
ホール内を前記配線層で埋め込む工程とを有する半導体
装置の製造方法が提供される。According to one aspect of the present invention, a step of depositing an interlayer insulating film on a semiconductor substrate; a step of forming a contact hole in the interlayer insulating film; Depositing a wiring layer made of Al or an Al alloy, covering the surface of the wiring layer with a protective conductive film without exposing the wiring layer to the atmosphere after the deposition of the wiring layer, And a step of burying the contact hole with the wiring layer.
【０００８】配線層の表面を保護導電膜で覆うと、配線
層の表面酸化が防止される。このため、高温高圧処理に
より、コンタクトホール内を再現性良く配線層で埋め込
むことができる。When the surface of the wiring layer is covered with a protective conductive film, surface oxidation of the wiring layer is prevented. Therefore, the contact hole can be filled with the wiring layer with high reproducibility by the high-temperature and high-pressure treatment.
【０００９】[0009]
【発明の実施の形態】本発明の実施例を説明する前に、
本願発明者の行った予備実験について説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Before describing embodiments of the present invention,
A preliminary experiment performed by the inventor of the present application will be described.
【００１０】図３は、予備実験で作製した配線接続構造
の断面図を示す。シリコン基板１００の表面上にフィー
ルド酸化膜１０１が形成され、活性領域が画定されてい
る。この活性領域内に、ＭＩＳＦＥＴ１０２が形成され
ている。ＭＩＳＦＥＴ１０２を覆うように、シリコン基
板１００の表面上にＳｉＯ2 からなる厚さ約８００ｎｍ
の層間絶縁膜１０４を堆積する。層間絶縁膜１０４に、
ＭＩＳＦＥＴ１０２のソース／ドレイン領域１０３を露
出させるコンタクトホール１０５を形成する。コンタク
トホール１０５の直径は、約４００ｎｍである。FIG. 3 is a sectional view of a wiring connection structure manufactured in a preliminary experiment. A field oxide film 101 is formed on a surface of a silicon substrate 100 to define an active region. The MISFET 102 is formed in this active region. A thickness of about 800 nm made of SiO 2 is formed on the surface of the silicon substrate 100 so as to cover the MISFET 102.
Is deposited. In the interlayer insulating film 104,
A contact hole 105 exposing the source / drain region 103 of the MISFET 102 is formed. The diameter of the contact hole 105 is about 400 nm.
【００１１】コンタクトホール１０５の内面及び層間絶
縁膜１０４の上面を覆うように、Ｔｉ膜１０６を堆積す
る。Ｔｉ膜１０６の上にＴｉＮ膜１０７を堆積する。さ
らに、ＴｉＮ膜１０７の上に、Ａｌ合金膜１０８を堆積
する。このとき、コンタクトホール１０５内には、空洞
が形成されている。[0011] A Ti film 106 is deposited so as to cover the inner surface of the contact hole 105 and the upper surface of the interlayer insulating film 104. A TiN film 107 is deposited on the Ti film 106. Further, an Al alloy film 108 is deposited on the TiN film 107. At this time, a cavity is formed in the contact hole 105.
【００１２】Ａｌ合金膜１０８を堆積した後、シリコン
基板１００を大気中に取り出し、高温高圧処理装置内に
搬入する。温度４５０℃、圧力７００ｂａｒ（７×１０
7 Ｐａ）の条件で高温高圧処理を行った後のコンタクト
ホール１０５の部分の断面図が図３である。After depositing the Al alloy film 108, the silicon substrate 100 is taken out into the atmosphere and carried into a high-temperature high-pressure processing apparatus. Temperature 450 ° C., pressure 700 bar (7 × 10
FIG. 3 is a cross-sectional view of a portion of the contact hole 105 after the high-temperature and high-pressure treatment is performed under the condition of 7 Pa).
【００１３】図３に示すように、コンタクトホール１０
５内には空洞が残ったままであり、Ａｌ合金膜１０８が
コンタクトホール１０５内を埋め込んでいない。Ａｌ合
金膜１０８を堆積した後、大気に晒すことなく高温高圧
処理を行うと、コンタクトホール１０５内に空洞を残す
ことなく、その内部をＡｌ合金膜１０８で埋め尽くすこ
とができると思われる。[0013] As shown in FIG.
5, the cavity remains, and the Al alloy film 108 does not fill the contact hole 105. If the high-temperature and high-pressure treatment is performed after exposing the Al alloy film 108 without exposing it to the atmosphere, it is considered that the inside of the contact hole 105 can be completely filled with the Al alloy film 108 without leaving a cavity.
【００１４】しかし、製造コストの低減を図るために
は、Ａｌ合金膜１０８を堆積した後、一旦シリコン基板
１００を大気中に取り出し、複数のシリコン基板を同時
に高温高圧処理することが望ましい。以下、このような
バッチ処理に適した実施例について説明する。However, in order to reduce the manufacturing cost, it is desirable that after depositing the Al alloy film 108, the silicon substrate 100 is once taken out into the atmosphere and a plurality of silicon substrates are simultaneously subjected to high-temperature and high-pressure processing. Hereinafter, an embodiment suitable for such a batch process will be described.
【００１５】図１（Ａ）に示すように、シリコン基板１
の表面上にフィールド酸化膜２が形成され、活性領域が
画定されている。この活性領域内に、ＭＩＳＦＥＴ３が
形成されている。ＭＩＳＦＥＴ３は、ゲート電極４、ゲ
ート酸化膜５、ドレイン領域６、ソース領域７、及びサ
イドウォール絶縁膜８を含んで構成される。ソース／ド
レイン領域６及び７は、低濃度ドレイン（ＬＤＤ）構造
を有する。ゲート酸化膜５は、ドレイン領域６とソース
領域７との間のチャネル領域上に配置され、ゲート電極
４は、ゲート酸化膜５の上に配置されている。このＭＩ
ＳＦＥＴ３は、周知の方法で形成することができる。As shown in FIG. 1A, a silicon substrate 1
A field oxide film 2 is formed on the surface of the substrate to define an active region. The MISFET 3 is formed in this active region. The MISFET 3 includes a gate electrode 4, a gate oxide film 5, a drain region 6, a source region 7, and a sidewall insulating film 8. Source / drain regions 6 and 7 have a lightly doped drain (LDD) structure. Gate oxide film 5 is arranged on a channel region between drain region 6 and source region 7, and gate electrode 4 is arranged on gate oxide film 5. This MI
The SFET 3 can be formed by a known method.
【００１６】ＭＩＳＦＥＴ３を覆うように、シリコン基
板１の上にＳｉＯ2 からなる厚さ８００ｎｍの層間絶縁
膜１０を堆積する。層間絶縁膜１０の堆積は、例えばＳ
ｉＨ 4 とＯ2 を用いた化学気相成長（ＣＶＤ）により行
う。層間絶縁膜１０に、ソース領域７の表面の一部を露
出させるコンタクトホール１１を形成する。層間絶縁膜
１０のエッチングは、異方性の反応性イオンエッチング
（ＲＩＥ）により行う。コンタクトホール１１の直径
は、例えば４００ｎｍとする。この場合、コンタクトホ
ール１１のアスペクト比は２である。In order to cover the MISFET 3, a silicon-based
SiO on board 1Two800nm thick interlayer insulation
The film 10 is deposited. The interlayer insulating film 10 is deposited, for example, by S
iH FourAnd OTwoBy chemical vapor deposition (CVD) using
U. A part of the surface of the source region 7 is exposed on the interlayer insulating film 10.
A contact hole 11 to be exposed is formed. Interlayer insulating film
Etching 10 is anisotropic reactive ion etching
(RIE). Contact hole 11 diameter
Is 400 nm, for example. In this case, contact
The aspect ratio of the rule 11 is 2.
【００１７】図１（Ｂ）に示すように、コンタクトホー
ル１１の内面及び層間絶縁膜１０の上面を覆うように、
厚さ２０ｎｍのＴｉ膜１５及び厚さ５０ｎｍのＴｉＮ膜
１６をこの順番に堆積する。Ｔｉ膜１５の堆積は、例え
ば直流スパッタリングにより行う。スパッタリング条件
は、例えば圧力１ｍＴｏｒｒ、基板温度１５０℃、直流
印加電力４ｋＷである。ＴｉＮ膜１６の堆積は、例えば
直流反応性スパッタリングにより行う。スパッタリング
条件は、例えば圧力１ｍＴｏｒｒ、基板温度１５０℃、
印加電力１２ｋＷ、Ａｒガス流量２０ｓｃｃｍ、Ｎ2 ガ
ス流量７０ｓｃｃｍである。As shown in FIG. 1B, the inner surface of the contact hole 11 and the upper surface of the interlayer insulating film 10 are covered.
A 20 nm thick Ti film 15 and a 50 nm thick TiN film 16 are deposited in this order. The Ti film 15 is deposited by, for example, DC sputtering. The sputtering conditions are, for example, a pressure of 1 mTorr, a substrate temperature of 150 ° C., and a DC applied power of 4 kW. The TiN film 16 is deposited by, for example, DC reactive sputtering. The sputtering conditions are, for example, a pressure of 1 mTorr, a substrate temperature of 150 ° C.,
The applied power is 12 kW, the flow rate of Ar gas is 20 sccm, and the flow rate of N 2 gas is 70 sccm.
【００１８】ＴｉＮ膜１６の上に、Ｃｕを０．５重量％
含むＡｌ合金からなる厚さ５００ｎｍの配線層１７を堆
積する。配線層１７の堆積は、例えば直流スパッタリン
グにより行う。スパッタリング条件は、例えば圧力３ｍ
Ｔｏｒｒ、基板温度４５０℃、印加電力１５ｋＷであ
る。この条件で配線層１７の堆積を行うと、Ａｌ合金材
料はコンタクトホール１１内を埋め込まず、コンタクト
ホール１１内に空洞２０が形成される。なお、Ａｌ合金
の代わりにＡｌを用いてもよい。On the TiN film 16, Cu is added at 0.5% by weight.
A 500 nm-thick wiring layer 17 made of an Al alloy is deposited. The wiring layer 17 is deposited by, for example, DC sputtering. The sputtering conditions are, for example, a pressure of 3 m.
Torr, substrate temperature 450 ° C., and applied power 15 kW. When the wiring layer 17 is deposited under these conditions, the Al alloy material does not fill the contact hole 11, and the cavity 20 is formed in the contact hole 11. Note that Al may be used instead of the Al alloy.
【００１９】配線層１７の表面を大気に晒すことなく、
その表面上に厚さ５ｎｍのＴｉ膜１８と厚さ５０ｎｍの
ＴｉＮ膜１９を堆積する。Ｔｉ膜１８及びＴｉＮ膜１９
の堆積は、それぞれＴｉ膜１５及びＴｉＮ膜１６の堆積
と同様の方法で行う。ＴｉＮ膜１９を堆積した後、シリ
コン基板１を大気中に取り出す。配線層１７の表面がＴ
ｉ膜１８及びＴｉＮ膜１９で覆われているため、配線層
１７の表面の酸化を防止することができる。Without exposing the surface of the wiring layer 17 to the atmosphere,
A Ti film 18 having a thickness of 5 nm and a TiN film 19 having a thickness of 50 nm are deposited on the surface. Ti film 18 and TiN film 19
Is deposited in the same manner as the deposition of the Ti film 15 and the TiN film 16, respectively. After depositing the TiN film 19, the silicon substrate 1 is taken out to the atmosphere. The surface of the wiring layer 17 is T
Since it is covered with the i film 18 and the TiN film 19, the surface of the wiring layer 17 can be prevented from being oxidized.
【００２０】次に、圧力を１Ｔｏｒｒに保ったＡｒガス
雰囲気中で、４００℃、３分間の熱処理を行う。この熱
処理後、Ａｒガス中で９０秒間の高温高圧処理を行う。
高温高圧処理の条件は、温度４５０℃、圧力７００ｂａ
ｒである。Next, heat treatment is performed at 400 ° C. for 3 minutes in an Ar gas atmosphere at a pressure of 1 Torr. After this heat treatment, high-temperature and high-pressure treatment is performed in Ar gas for 90 seconds.
The conditions for the high-temperature and high-pressure treatment are a temperature of 450 ° C. and a pressure of 700 ba.
r.
【００２１】図２は、高温高圧処理後のコンタクトホー
ル１１の部分の断面図を示す。高温高圧処理によりＡｌ
合金からなる配線層１７が塑性変形し、コンタクトホー
ル１１内が配線層１７で埋め込まれている。その後、Ｔ
ｉ膜１５からＴｉＮ膜１９までの積層構造をパターニン
グして配線を形成する。FIG. 2 is a sectional view of a portion of the contact hole 11 after the high-temperature and high-pressure processing. Al by high temperature and high pressure treatment
The wiring layer 17 made of an alloy is plastically deformed, and the inside of the contact hole 11 is filled with the wiring layer 17. Then, T
A wiring is formed by patterning the laminated structure from the i-film 15 to the TiN film 19.
【００２２】配線層１７の上にＴｉ膜１８及びＴｉＮ膜
１９を形成することなくシリコン基板１を大気中に取り
出した場合は、図３に示すようにコンタクトホール１０
５内に空洞が残った。本実施例の場合に、コンタクトホ
ール１１内に空洞が残らないのは、配線層１７の表面が
Ｔｉ膜１８及びＴｉＮ膜１９で覆われていることによ
り、配線層１７の表面にＡｌの酸化膜が形成されないた
めと考えられる。When the silicon substrate 1 is taken out to the atmosphere without forming the Ti film 18 and the TiN film 19 on the wiring layer 17, as shown in FIG.
A cavity remained in 5. In the case of the present embodiment, no void remains in the contact hole 11 because the surface of the wiring layer 17 is covered with the Ti film 18 and the TiN film 19, so that an Al oxide film is formed on the surface of the wiring layer 17. Is not formed.
【００２３】Ａｌ合金からなる配線層１７の表面を、Ａ
ｌ合金よりも固いＴｉもしくはＴｉＮからなる膜で覆う
と、配線層１７が塑性変形しにくくなるか、または配線
層１７の塑性変形によりＴｉ膜１８及びＴｉＮ膜１９に
クラックが発生してしまうとも考えられる。しかし、本
願発明者の実験によると、Ｔｉ膜１８及びＴｉＮ膜１９
は、下地表面のうねりに沿って変形し、上述のような現
象は生じなかった。The surface of the wiring layer 17 made of an Al alloy is
If the wiring layer 17 is covered with a film made of Ti or TiN which is harder than the 1 alloy, it is considered that the wiring layer 17 is less likely to be plastically deformed, or cracks are generated in the Ti film 18 and the TiN film 19 due to the plastic deformation of the wiring layer 17. Can be However, according to the experiment of the present inventor, the Ti film 18 and the TiN film 19
Was deformed along the undulation of the underlying surface, and the above-mentioned phenomenon did not occur.
【００２４】上記実施例の方法では、高温高圧処理の前
にシリコン基板１を大気中に取り出す。このため、配線
層１７を形成した基板を複数枚まとめて、高温高圧処理
することができる。このように、上記実施例による方法
は、バッチ処理に適した方法である。In the method of the above embodiment, the silicon substrate 1 is taken out to the atmosphere before the high temperature and high pressure treatment. Therefore, a plurality of substrates on which the wiring layers 17 are formed can be collectively subjected to high-temperature and high-pressure processing. As described above, the method according to the above embodiment is a method suitable for batch processing.
【００２５】上記実施例では、配線層１７の表面をＴｉ
膜１８とＴｉＮ膜１９の２層で覆った場合を説明した
が、配線層１７をＴｉＮ膜１９の１層のみで覆った場合
にも、コンタクトホール１１内を埋め尽くすことができ
た。ただし、Ｔｉ膜１８を挿入しない場合には、配線層
１７の表面に、約２．８×１０-2個／μｍ2 のヒロック
の発生が観察された。Ｔｉ膜１８を挿入した場合には、
ヒロックは観察されなかった。配線層１７とＴｉＮ膜１
９との間にＴｉ膜を挿入することにより、ヒロックの発
生を防止できることがわかる。In the above embodiment, the surface of the wiring layer 17 is made of Ti
Although the case where the film 18 and the TiN film 19 are covered with two layers has been described, even when the wiring layer 17 is covered with only one layer of the TiN film 19, the inside of the contact hole 11 could be completely filled. However, when the Ti film 18 was not inserted, generation of hillocks of about 2.8 × 10 −2 / μm 2 was observed on the surface of the wiring layer 17. When the Ti film 18 is inserted,
Hillocks were not observed. Wiring layer 17 and TiN film 1
It can be seen that the generation of hillocks can be prevented by inserting a Ti film between them.
【００２６】上記実施例では、高温高圧処理の前の熱処
理を、４００℃で３分間行った。熱処理温度を３５０℃
とした場合には、コンタクトホール１１内を完全に埋め
込むことができなかった。また、４００℃で３０秒間の
熱処理を行った場合にも、埋め込みは不完全であった。
４００℃で１分間及び２分間の熱処理を行った場合に
は、コンタクトホール１１内を完全に埋め込むことがで
きた。これらの実験からわかるように、高温高圧処理の
前の熱処理は、４００℃以上、かつ１分以上行うことが
好ましい。なお、熱処理の圧力は、埋め込み結果に大き
な影響を与えない。In the above embodiment, the heat treatment before the high temperature and high pressure treatment was performed at 400 ° C. for 3 minutes. 350 ℃ heat treatment temperature
In this case, the inside of the contact hole 11 could not be completely buried. Also, when the heat treatment was performed at 400 ° C. for 30 seconds, the embedding was incomplete.
When the heat treatment was performed at 400 ° C. for 1 minute and 2 minutes, the inside of the contact hole 11 could be completely filled. As can be seen from these experiments, the heat treatment before the high-temperature and high-pressure treatment is preferably performed at 400 ° C. or more for 1 minute or more. Note that the heat treatment pressure does not significantly affect the result of embedding.
【００２７】上記実施例では、高温高圧処理の条件を、
温度４５０℃、圧力７００ｂａｒとした。温度を４３０
℃とし、圧力を７００ｂａｒとした場合には、コンタク
トホール１１内の埋め込みが不完全であった。このこと
から、高温高圧処理の温度の好適な範囲は４５０℃以上
であることがわかる。高温高圧処理の圧力の好適な範囲
の下限は明確ではないが、圧力を変化させた種々の実験
を行うことにより、好適な圧力の範囲を見いだすことが
できるであろう。In the above embodiment, the conditions for the high-temperature and high-pressure treatment are as follows:
The temperature was 450 ° C. and the pressure was 700 bar. 430 temperature
When the pressure was set to 700 ° C. and the pressure was set to 700 bar, the filling in the contact hole 11 was incomplete. From this, it is understood that the preferable range of the temperature for the high-temperature and high-pressure treatment is 450 ° C. or more. Although the lower limit of the preferable range of the pressure for the high-temperature and high-pressure processing is not clear, various experiments with changing the pressure will find a suitable range of the pressure.
【００２８】上記実施例では、図２に示す配線層１７の
酸化防止のために、ＴｉＮ膜１９を用いた。配線層１７
の酸化を防止できるものであれば、ＴｉＮ膜１９の代わ
りにＴｉＮ以外の導電材料からなる膜を用いてもよい。
例えば、タングステン（Ｗ）、タンタル（Ｔａ）、チタ
ン（Ｔｉ）、ニオブ（Ｎｂ）、窒化タングステン（Ｗ
Ｎ）、窒化タンタル（ＴａＮ）、窒化ニオブ（ＮｂＮ）
等を用いてもよい。なお、ＴｉＮ膜１９の代わりにＴｉ
を用いる場合には、このＴｉ膜がＴｉ膜１８をも兼ねる
ことになる。In the above embodiment, the TiN film 19 was used to prevent the oxidation of the wiring layer 17 shown in FIG. Wiring layer 17
A film made of a conductive material other than TiN may be used in place of the TiN film 19 as long as it can prevent oxidation of TiN.
For example, tungsten (W), tantalum (Ta), titanium (Ti), niobium (Nb), tungsten nitride (W
N), tantalum nitride (TaN), niobium nitride (NbN)
Etc. may be used. Note that instead of the TiN film 19, Ti
When this is used, this Ti film also serves as the Ti film 18.
【００２９】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。The present invention has been described in connection with the preferred embodiments.
The present invention is not limited to these. For example, it will be apparent to those skilled in the art that various modifications, improvements, combinations, and the like can be made.
【００３０】[0030]
【発明の効果】以上説明したように、本発明によれば、
配線層を堆積したのち、高温高圧処理の前に大気中に取
り出すことができる。このため、バッチ処理が可能にな
り、生産性の向上を図ることができる。As described above, according to the present invention,
After the wiring layer is deposited, it can be taken out to the atmosphere before high-temperature and high-pressure processing. For this reason, batch processing becomes possible and productivity can be improved.
【図１】本発明の実施例による半導体装置の製造方法を
説明するための基板の断面図である。FIG. 1 is a cross-sectional view of a substrate for describing a method of manufacturing a semiconductor device according to an embodiment of the present invention.
【図２】本発明の実施例による方法で作製した半導体装
置のコンタクトホール部分の断面図である。FIG. 2 is a cross-sectional view of a contact hole portion of a semiconductor device manufactured by a method according to an embodiment of the present invention.
【図３】本願発明者の予備実験で作製した半導体装置の
コンタクトホール部分の断面図である。FIG. 3 is a cross-sectional view of a contact hole portion of a semiconductor device manufactured in a preliminary experiment performed by the inventors of the present application.
１ シリコン基板 ２ フィールド酸化膜 ３ ＭＩＳＦＥＴ ４ ゲート電極 ５ ゲート酸化膜 ６ ドレイン領域 ７ ソース領域 ８ サイドウォール絶縁膜 １０ 層間絶縁膜 １１ コンタクトホール １５、１８ Ｔｉ膜 １６、１９ ＴｉＮ膜 １７ 配線層 DESCRIPTION OF SYMBOLS 1 Silicon substrate 2 Field oxide film 3 MISFET 4 Gate electrode 5 Gate oxide film 6 Drain region 7 Source region 8 Side wall insulating film 10 Interlayer insulating film 11 Contact hole 15, 18 Ti film 16, 19 TiN film 17 Wiring layer
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 BB02 BB03 BB13 BB14 BB17 BB18 BB29 BB30 BB32 BB33 DD16 DD38 DD65 DD77 DD79 EE08 FF17 FF18 FF22 GG13 5F033 HH08 HH09 HH17 HH18 HH19 HH21 HH32 HH33 HH34 JJ01 KK01 MM08 MM12 MM18 NN06 NN07 PP16 PP17 PP18 QQ09 QQ13 QQ37 QQ73 QQ84 QQ86 QQ98 RR04 RR29 SS11 5F040 DB01 EC04 EF02 EH08 EK01 EL02 FA04 ──────────────────────────────────────────────────続 き Continued on the front page F term (reference) 4M104 BB02 BB03 BB13 BB14 BB17 BB18 BB29 BB30 BB32 BB33 DD16 DD38 DD65 DD77 DD79 EE08 FF17 FF18 FF22 GG13 5F033 HH08 HH09 HH17 HH18 HH19 NN33N PP16 PP17 PP18 QQ09 QQ13 QQ37 QQ73 QQ84 QQ86 QQ98 RR04 RR29 SS11 5F040 DB01 EC04 EF02 EH08 EK01 EL02 FA04
Claims (6)
程と、 前記層間絶縁膜に、コンタクトホールを形成する工程
と、 前記層間絶縁膜の上に、Ａｌ若しくはＡｌ合金からなる
配線層を堆積する工程と、 前記配線層の堆積後、大気に晒すことなく、前記配線層
の表面を保護導電膜で覆う工程と、 前記半導体基板を高温高圧処理し、前記コンタクトホー
ル内を前記配線層で埋め込む工程とを有する半導体装置
の製造方法。1. A step of depositing an interlayer insulating film on a semiconductor substrate; a step of forming a contact hole in the interlayer insulating film; and depositing a wiring layer made of Al or an Al alloy on the interlayer insulating film. Performing a step of: covering the surface of the wiring layer with a protective conductive film without exposing the wiring layer to the air after exposing the wiring layer; and performing a high-temperature and high-pressure treatment on the semiconductor substrate to fill the contact hole with the wiring layer. And a method for manufacturing a semiconductor device.
後、前記埋め込む工程の前に、前記半導体基板を大気中
に取り出す工程を含む請求項１に記載の半導体装置の製
造方法。2. The method of manufacturing a semiconductor device according to claim 1, further comprising a step of taking out the semiconductor substrate into the air after the step of covering with the protective conductive film and before the step of embedding.
タル、チタン、ニオブ、窒化タングステン、窒化タンタ
ル、窒化チタン、及び窒化ニオブからなる群より選択さ
れた１つの導電材料で形成されている請求項１または２
に記載の半導体装置の製造方法。3. The protective conductive film is formed of one conductive material selected from the group consisting of tungsten, tantalum, titanium, niobium, tungsten nitride, tantalum nitride, titanium nitride, and niobium nitride. Or 2
13. The method for manufacturing a semiconductor device according to item 5.
後、前記埋め込む工程の前に、前記半導体基板を加熱す
る工程を含む請求項１〜３のいずれかに記載の半導体装
置の製造方法。4. The method of manufacturing a semiconductor device according to claim 1, further comprising a step of heating the semiconductor substrate after the step of covering with the protective conductive film and before the step of embedding.
配線層が前記コンタクトホール上を覆い、該コンタクト
ホール内には空洞を残す条件で該配線層を堆積し、 前記埋め込む工程において、前記空洞を消滅させる請求
項１〜４のいずれかに記載の半導体装置の製造方法。5. The step of depositing the wiring layer, the step of depositing the wiring layer under conditions that the wiring layer covers the contact hole and leaving a cavity in the contact hole; 5. The method for manufacturing a semiconductor device according to claim 1, wherein
後、前記保護導電膜で覆う工程の前に、前記配線層の上
に、Ｔｉ膜を堆積する工程を含み、前記保護導電膜で覆
う工程において、前記Ｔｉ膜の表面を該保護導電膜で覆
う請求項１〜５のいずれかに記載の半導体装置の製造方
法。6. The method according to claim 6, further comprising, after the step of depositing the wiring layer and before the step of covering with the protective conductive film, the step of depositing a Ti film on the wiring layer. 6. The method of manufacturing a semiconductor device according to claim 1, wherein in the step, the surface of the Ti film is covered with the protective conductive film.
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| JP10336210A JP2000164706A (en) | 1998-11-26 | 1998-11-26 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
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| JP10336210A JP2000164706A (en) | 1998-11-26 | 1998-11-26 | Manufacture of semiconductor device |
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| JP (1) | JP2000164706A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005340640A (en) * | 2004-05-28 | 2005-12-08 | Kobe Steel Ltd | Al base alloy wiring forming method of semiconductor device |
| JP2008517792A (en) * | 2005-10-20 | 2008-05-29 | ビ−エイイ− システムズ パブリック リミテッド カンパニ− | Microfabrication |
| JP2008277870A (en) * | 2008-08-21 | 2008-11-13 | Kobe Steel Ltd | METHOD FOR FORMING Al-BASED ALLOY WIRING IN SEMICONDUCTOR DEVICE |
-
1998
- 1998-11-26 JP JP10336210A patent/JP2000164706A/en not_active Withdrawn
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| JP4646547B2 (en) * | 2004-05-28 | 2011-03-09 | 株式会社神戸製鋼所 | Method for forming Al-based alloy wiring of semiconductor device |
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| JP4814249B2 (en) * | 2005-10-20 | 2011-11-16 | ビ−エイイ− システムズ パブリック リミテッド カンパニ− | Microfabrication |
| JP2008277870A (en) * | 2008-08-21 | 2008-11-13 | Kobe Steel Ltd | METHOD FOR FORMING Al-BASED ALLOY WIRING IN SEMICONDUCTOR DEVICE |
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