KR100738183B1 - 액티브 영역과 버팅 콘택을 갖는 ｃｍｏｓ 이미지센서 및그 제조 방법 - Google Patents
액티브 영역과 버팅 콘택을 갖는 ｃｍｏｓ 이미지센서 및그 제조 방법Info
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Abstract
본 발명은 단위화소 내의 액티브 콘택시 암전류 특성의 열화없이 콘택 저항을 감소시킬 수 있는 CMOS 이미지센서 및 그 제조 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 단위화소 내에 복수의 트랜지스터와 플로팅 확산영역 및 포토다이오드를 구비하는 CMOS 이미지센서에 있어서, 기판에 형성되며 상기 각 트랜지스터의 소스/드레인 및 상기 플로팅 확산영역을 포함하는 액티브 영역; 상기 액티브 영역과 그 일부가 오버랩되도록 배치된 더미 플로팅 게이트; 및 상기 액티브 영역과 접속된 메탈라인을 포함하며, 상기 메탈라인은, 상기 액티브 영역과 상기 더미 플로팅 게이트에 걸치는 버팅 콘택 방식으로 상기 액티브 영역과 접속된 것을 특징으로 하는 CMOS 이미지센서를 제공한다.
또한, 본 발명은, 단위화소 내에 복수의 트랜지스터와 플로팅 확산영역 및 포토다이오드를 구비하는 CMOS 이미지센서의 제조 방법에 있어서, 기판에 상기 각 트랜지스터의 소스/드레인 및 상기 플로팅 확산영역을 포함하는 액티브 영역을 형성하는 단계; 상기 기판 상에 상기 액티브 영역과 그 일부가 오버랩되도록 더미 플로팅 게이트를 형성하는 단계; 및 상기 액티브 영역과 접속된 메탈라인을 형성하는 단계를 포함하며, 상기 액티브 영역과 상기 더미 플로팅 게이트에 걸치는 버팅 콘택 방식으로 상기 액티브 영역과 상기 메탈라인을 접속시키는 것을 특징으로 하는 CMOS 이미지센서 제조 방법을 제공한다.
CMOS 이미지센서, 메탈라인, 액티브 영역, 버팅 콘택.
Description
도 1은 하나의 포토다이오드와 4개의 트랜지스터를 갖는 종래기술에 따른 CMOS 이미지센서의 단위화소를 도시한 평면도.
도 2는 플로팅 확산영역에 두 개의 콘택을 사용하는 단위화소를 개략적으로 도시한 평면도.
도 3은 버팅 콘택 형성에 따른 공정 측면에서의 효과를 설명하기 위한 개략적인 단면도.
도 4는 종래와 본 발명의 콘택 사이즈를 비교 설명하기 위한 평면도.
도 5는 본 발명의 버팅 콘택을 설명하기 위한 모식도.
도 6은 본 발명의 일실시 예에 따라 액티브 콘택에 버팅 콘택 방식을 적용한 CMOS 이미지센서의 단위화소를 도시한 평면도.
* 도면의 주요부분에 대한 부호의 설명 *
PD : 포토다이오드 Tx : 트랜스퍼 트랜지스터
Rx : 리셋 트랜지스터 Dx : 드라이브 트랜지스터
Sx : 셀렉트 트랜지스터 VDD : 전원전압용 메탈라인
Vout : 출력용 메탈라인 C/T1 ∼ C/T3 : 콘택
B-C/T1 ∼ B-C/T3 : 버팅 콘택
D-F/G1 ∼ D-F/G3 : 더미 플로팅 게이트
본 발명은 CMOS 이미지센서의 제조 방법에 관한 것으로 특히, 단위화소 내부에서의 콘택 안정화를 이룰 수 있는 CMOS 이미지센서의 콘택 구조 및 그 형성 방법에 관한 것이다.
이미지센서는 광학 영상(Optical image)을 전기 신호로 변환시키는 반도체 소자이다. 이 중에서 전하결합소자(CCD : Charge Coupled Device)는 개개의 MOS(Metal-Oxide-Silicon) 캐패시터가 서로 매우 근접한 위치에 있으면서 전하 캐리어가 캐패시터에 저장되고 이송되는 소자이다.
반면, CMOS(Complementary MOS; 이하 CMOS) 이미지센서는 제어회로(Control circuit) 및 신호처리회로(Signal processing circuit)를 주변회로로 사용하는 CMOS 기술을 이용하며, 화소 수 만큼 MOS 트랜지스터를 만들고 이것을 이용하여 차례차례 출력(Output)을 검출하는 스위칭 방식을 채용하는 소자이다.
CMOS 이미지센서의 단위 픽셀은 3개 또는 4개의 트랜지스터와 1개의 포토다이오드를 구비한다. 예컨대, 하나의 단위화소에 4개의 트랜지스터를 포함하는 CMOS 이미지센서는 포토다이오드와, 트랜스퍼 트랜지스터와, 리셋 트랜지스터와, 드라이브 트랜지스터 및 셀렉트 트랜지스터로 이루어진다.
도 1은 하나의 포토다이오드와 4개의 트랜지스터를 갖는 종래기술에 따른 CMOS 이미지센서의 단위화소를 도시한 평면도이다.
도 1을 참조하면, 정방정 형태의 포토다이오드(PD)가 배치되어 있으며, 포토다이오드로부터 연장된 액티브 영역(ACT)이 상측과 좌측으로 연장된 후 다시 하측으로 꺾여 전체가 하나의 정방정 형태를 이루고 있다.
포토다이오드(PD)로부터 액티브 영역(ACT)을 따라 트랜스퍼 트랜지스터(Tx)와 리셋 트랜지스터(Rx)와 드라이브 트랜지스터(Dx)와 셀렉트 트랜지스터(Sx)가 차례로 배치되어 있다.
트랜스퍼 트랜지스터(Tx)의 드레인단과 리셋 트랜지스터(Rx)의 소스단 및 드라이브 트랜지스터(Dx)의 게이트단은 C/T3 및 C/T4의 콘택과 제1메탈라인(M1)을 통해 상호 접속된다.
셀렉트 트랜지스터(Sx)의 소스단은 C/T2의 콘택을 통해 출력용 메탈라인(Vout)과 접속되면, 드라이브 트랜지스터(Dx)의 드레인단은 콘택 C/T1을 통해 전원전압(VDD)과 접속된다.
도 1에 도시된 바와 같이, 하나의 단위화소에는 총 6개의 콘택(C/T1 ∼ C/T6)이 형성된다. 6개의 콘택(C/T1 ∼ C/T6) 중에서 C/T4, C/T5, C/T6는 게이트 전극과 접속되는 콘택이고, C/T1, C/T2, C/T3는 기판의 액티브 영역(ACT)과 접속되는 콘택이다.
상기한 6개의 콘택 중 액티브 영역(ACT)과 접속되는 콘택은 기판의 디펙트 등에 따른 암전류 특성에 직접적인 영향을 미치므로 게이트 전극과 접속되는 콘택에 비해 더 중요하다. 특히, 드라이브 트랜지스터(Dx)이 게이트 전극과 접속되며 액티브 콘택인 플로팅 확산영역(FD)의 콘택 C/T3는 단위화소 출력 전압의 증폭 이전 단계로 신호 손실의 최소화가 필요하다.
하지만, 집적도의 증가에 따른 제한된 영역 내에서의 콘택 면적은 점차 감소하고 있고, 이에 따라 콘택 저항은 증가하게 된다.
이를 개선하기 위해 플로팅 확산영역(FD)의 콘택 C/T3의 콘택 저항을 줄이기 위해 두 개의 콘택을 형성하는 방식을 사용한다.
도 2는 플로팅 확산영역에 두 개의 콘택을 사용하는 단위화소를 개략적으로 도시한 평면도이다.
도 2를 참조하면, 플로팅 확산영역(FD)에서의 콘택 오픈 페일(Contact open fail) 방지 및 저항 감소를 위해 점선으로 표시된 C/T3'의 추가의 콘택을 형성하고 있음을 알 수 있다.
이 방식은 콘택 저항 감소 측면에서는 장점이 있으나, 콘택 형성을 위한 식각 공정에서의 기판 표면의 데미지가 두 배로 증가하게 되므로, 이로 인한 암전류의 증가와 암 불량 화소(DBP, Dark Bad Pixel)의 증가가 우려된다.
상기와 같은 종래 기술의 문제점을 해결하기 위해 제안된 본 발명은, 단위화소 내의 액티브 콘택시 암전류 특성의 열화없이 콘택 저항을 감소시킬 수 있는 CMOS 이미지센서 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 단위화소 내에 복수의 트랜지스터와 플로팅 확산영역 및 포토다이오드를 구비하는 CMOS 이미지센서에 있어서, 기판에 형성되며 상기 각 트랜지스터의 소스/드레인 및 상기 플로팅 확산영역을 포함하는 액티브 영역; 상기 기판 상의 상기 액티브 영역과 일부가 오버랩되도록 섬 형상으로 형성된 더미 플로팅 게이트; 및 상기 액티브 영역과 상기 더미 플로팅 게이트에 걸쳐 형성된 콘택홀을 통해 버팅 콘택 방식으로 접촉되어 상기 액티브 영역과 전기적으로 연결되는 메탈라인을 포함하는 것을 특징으로 하는 CMOS 이미지센서를 제공한다.
또한, 상기 목적을 달성하기 위하여 본 발명은, 단위화소 내에 복수의 트랜지스터와 플로팅 확산영역 및 포토다이오드를 구비하는 CMOS 이미지센서의 제조 방법에 있어서, 기판에 상기 각 트랜지스터의 소스/드레인 및 상기 플로팅 확산영역을 포함하는 액티브 영역을 형성하는 단계; 상기 기판 상에 상기 액티브 영역에 일부가 오버랩되도록 섬 형상으로 더미 플로팅 게이트를 형성하는 단계; 및 상기 액티브 영역과 접속된 메탈라인을 형성하는 단계를 포함하며, 상기 액티브 영역과 상기 더미 플로팅 게이트에 걸치는 버팅 콘택 방식으로 상기 액티브 영역과 상기 메탈라인을 접속시키는 것을 특징으로 하는 CMOS 이미지센서 제조 방법을 제공한다.
본 발명은 단위화소 내에 존재하는 액티브 콘택을 버팅 콘택(Butting contact) 구조로 변환한다. 버팅 콘택은 기판의 액티브 영역과 게이트 전극의 콘택을 동시에 형성하는 구조로, 이를 위해 단위화소 내에서 액티브 콘택이 이루어지는 부분에 더미 플로팅 게이트를 배치하고, 더미 플로팅 게이트와 액티브 영역에 대해 버팅 콘택이 이루어지도록 한다.
따라서, 추가의 콘택 형성에 따른 기판에서의 데미지 증가없이 콘택 영역을 증가시키고, 콘택 형성시 종횡비를 감소시켜 공정의 안정성을 확보할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
도 3은 버팅 콘택 형성에 따른 공정 측면에서의 효과를 설명하기 위한 개략적인 단면도이다.
도 3을 참조하면, 기판의 액티브 영역과 접속되는 콘택(C/T)이 형성되어 있으며, 콘택(C/T)은 상부의 제1메탈라인(M1)과 접속되어 있다.
도 3의 (a)는 종래의 방식으로서, 높이 'h'를 갖는 콘택(C/T)을 형성한 것이며, 도 3의 (b)는 본 발명의 방식으로서 접속이 이루어질 기판의 액티브 영역 상에 더미 플로팅 게이트 전극(FG)을 'h2'의 높이를 갖도록 형성하고 콘택(C/T) 형성시 더미 플로팅 게이트 전극(FG)과 접속이 되도록 함으로써, 콘택 식각시 식각 높이를 'h'으로 낮출 수 있다.
예컨대, 'h'가 8000Å ∼ 8500Å이고 'h2'가 2000Å ∼ 2500Å이므로, 'h1'을 6000Å으로 낮출 수 있다. 이는 종래에 비해 콘택홀의 깊이를 약 3/4으로 낮출 수 있음을 의미하며, 이로 인해 콘택 오픈 페일 발생 확률이 감소하고, 식각에 따른 기판에서의 데미지 발생을 줄일 수 있음을 의미한다.
도 4는 종래와 본 발명의 콘택 사이즈를 비교 설명하기 위한 평면도이다.
도 4의 (a)는 종래의 콘택으로서, 가로 세로의 사이즈가 각각 'a'이므로 콘택 면적이 'a2'임을 알 수 있다.
도 4의 (b)는 본 발명의 버팅 콘택으로서, 세로의 경우 'a'의 사이즈이나, 가로의 경우 더미 플로팅 게이트의 스페이서의 폭인 'b' 만큼 증가된 것을 알 수 있다.
이로 인해 버팅 콘택 시의 콘택 면적은 'a2+ab'로서, 'a'와 'b'가 모두 양수이므로 종래에 비해 콘택 면적이 증가한 것을 알 수 있다.
도 5는 본 발명의 버팅 콘택을 설명하기 위한 모식도이다.
도 5의 (a)는 평면도로서, 측면에 폭이 'b'인 스페이서가 형성된 더미 플로팅 게이트(D-F/G)가 섬 형상으로 형성되어 있고, 더미 플로팅 게이트(D-F/G)의 일부와 액티브 영역(도시하지 않음)의 일부에 각각 'a/2'의 콘택 면적을 갖도록 버팅 콘택(B-C/T)이 형성되어 있음을 알 수 있다.
도 5의 (b)는 도 5의 (a)에 대한 단면 프로파일을 나타내는 바, 스페이서(S)로 인한 콘택 면적의 증가를 확실하게 알 수 있도록 한다.
본 발명에서는 상기한 단위화소의 액티브 콘택을 더미 플로팅 게이트를 이용한 버팅 콘택으로 사용한다.
이를 위해서는 기존의 게이트 전극 형성시 이러한 버팅 콘택이 이루어질 즉, 기존의 액티브 콘택 영역과 그 일부가 오버랩되도록 더미 플로팅 게이트를 형성하고, 콘택 형성시 더미 플로팅 게이트와 액티브 영역에 걸치도록 식각 공정을 실시한다.
이때, 더미 플로팅 게이트 상으로만 콘택이 이루어지도록 할 경우 콘택 식각시의 공정 안정화를 기할 수는 있으나 콘택 면적의 증가 효과는 없으므로, 도 3 내지 도 5에 도시된 바와 같이 버팅 콘택이 이루어지도록 하는 것이 바람직하다.
이하에서는 액티브 콘택을 버팅으로 사용한 이미지센서의 구체적인 예를 살펴본다.
도 6은 본 발명의 일실시 예에 따라 액티브 콘택에 버팅 콘택 방식을 적용한 CMOS 이미지센서의 단위화소를 도시한 평면도이다.
도 6을 참조하면, 정방정 형태의 포토다이오드(PD)가 배치되어 있으며, 포토다이오드로부터 상측으로 연장된 액티브 영역(ACT)이 죄측으로 꺽여서 연장된 후 다시 하측으로 꺾여 연장됨으로써, 포토다이오드(PD)와 액티브 영역(ACT) 전체가 하나의 정방정 형태를 이루고 있다.
포토다이오드(PD)로부터 액티브 영역(ACT)을 따라 트랜스퍼 트랜지스터(Tx)와 리셋 트랜지스터(Rx)와 드라이브 트랜지스터(Dx)와 셀렉트 트랜지스터(Sx)가 차례로 배치되어 있다.
한편, 단위화소에 3개의 트랜지스터를 포함하는 경우에는 트랜스퍼 트랜지스터(Tx)는 생략될 것이다.
트랜스퍼 트랜지스터(Tx)의 드레인단과 리셋 트랜지스터(Rx)의 소스단 및 드라이브 트랜지스터(Dx)의 게이트단은 B-C/T3 및 C/T1의 콘택과 제1메탈라인(M1)을 통해 상호 접속된다.
셀렉트 트랜지스터(Sx)의 소스단은 B-C/T2의 콘택을 통해 출력용 메탈라인(Vout)과 접속되면, 드라이브 트랜지스터(Dx)의 드레인단은 콘택 B-C/T1을 통해 전원전압(VDD)과 접속된다.
본 발명의 경우 하나의 단위화소에 총 6개의 콘택(C/T1 ∼ C/T3, B-C/T1 ∼ B-C/T3)를 사용하며, 이 중에서 게이트 전극과 접속되는 콘택인 C/T1, C/T2, C/T3는 종래의 방식을 이용한 반면, 기판의 액티브 영역(ACT)과 접속되는 콘택인 B-C/T1, B-C/T2, B-C/T3는 각각 섬 형상으로 형성된 더미 플로팅 게이트 D-F/G1 ∼ D-F/G3를 이용한 버팅 콘택 방식을 이용한다.
전술한 바와 같이 이루어지는 본 발명은, 단위화소 내의 액티브 콘택을 버팅 콘택 방식으로 전환함으로써, 콘택 사이즈를 증가시켜 식각 및 메탈 증착 등의 공정 진행시 마진을 증가시키고, 콘택 면적 증가시 식각되는 영역을 증가시키지 않아 암전류 특성 열화를 방지할 수 있음을 실시 예를 통해 알아보았다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 상술한 본 발명의 실시예에서는 하나의 단위화소에 4개의 트랜지스터를 포함하는 것을 그 예로 하였으나, 이외에도 3개의 트랜지스터를 포함하는 구조 및 2개의 트랜지스터를 포함하는 구조에도 적용이 가능하다.
상술한 본 발명은, 공정 마진을 증가시키면서 단위화소의 콘택을 형성할 수 있고, 아울러 콘택 저항을 감소시킬 수 있어, CMOS 이미지센서의 수율을 증가시키는 효과가 있다.
Claims (4)
- 단위화소 내에 복수의 트랜지스터와 플로팅 확산영역 및 포토다이오드를 구비하는 CMOS 이미지센서에 있어서,기판에 형성되며 상기 각 트랜지스터의 소스/드레인 및 상기 플로팅 확산영역을 포함하는 액티브 영역;상기 기판 상의 상기 액티브 영역과 일부가 오버랩되도록 섬 형상으로 형성된 더미 플로팅 게이트; 및상기 액티브 영역과 상기 더미 플로팅 게이트에 걸쳐 형성된 콘택홀을 통해 버팅 콘택 방식으로 접촉되어 상기 액티브 영역과 전기적으로 연결되는 메탈라인을 포함하는 CMOS 이미지센서.
- 제 1 항에 있어서,상기 더미 플로팅 게이트는 그 측면에 스페이서를 가지며, 상기 버팅 콘택에 따라 상기 스페이서의 폭만큼 그 콘택 면적이 증가된 CMOS 이미지센서.
- 단위화소 내에 복수의 트랜지스터와 플로팅 확산영역 및 포토다이오드를 구비하는 CMOS 이미지센서의 제조 방법에 있어서,기판에 상기 각 트랜지스터의 소스/드레인 및 상기 플로팅 확산영역을 포함하는 액티브 영역을 형성하는 단계;상기 기판 상에 상기 액티브 영역에 일부가 오버랩되도록 섬 형상으로 더미 플로팅 게이트를 형성하는 단계; 및상기 액티브 영역과 접속된 메탈라인을 형성하는 단계를 포함하며,상기 액티브 영역과 상기 더미 플로팅 게이트에 걸치는 버팅 콘택 방식으로 상기 액티브 영역과 상기 메탈라인을 접속시키는 CMOS 이미지센서 제조 방법.
- 제 3 항에 있어서,상기 더미 플로팅 게이트는 그 측면에 스페이서를 가지며, 상기 버팅 콘택에 따라 상기 스페이서의 폭만큼 그 콘택 면적이 증가된 CMOS 이미지센서 제조 방법.
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002118249A (ja) * | 2000-10-06 | 2002-04-19 | Sony Corp | 固体撮像素子 |
| KR20040001201A (ko) * | 2002-06-27 | 2004-01-07 | 동부전자 주식회사 | 씨모스 이미지 센서의 샬로우 트렌치형 화소 형성 방법 |
| KR20040005381A (ko) * | 2002-07-10 | 2004-01-16 | 주식회사 하이닉스반도체 | 씨모스 이미지 센서 소자의 제조방법 |
-
2005
- 2005-09-01 KR KR1020050081287A patent/KR100738183B1/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002118249A (ja) * | 2000-10-06 | 2002-04-19 | Sony Corp | 固体撮像素子 |
| KR20040001201A (ko) * | 2002-06-27 | 2004-01-07 | 동부전자 주식회사 | 씨모스 이미지 센서의 샬로우 트렌치형 화소 형성 방법 |
| KR20040005381A (ko) * | 2002-07-10 | 2004-01-16 | 주식회사 하이닉스반도체 | 씨모스 이미지 센서 소자의 제조방법 |
Non-Patent Citations (2)
| Title |
|---|
| 1020040001201 |
| 1020040005381 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20070025288A (ko) | 2007-03-08 |
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