KR100732745B1 - Method for Forming Plate Layer in Semiconductor Device - Google Patents

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Abstract

본 발명은 플레이트 층을 실리사이드(silicide)화 하여 금속을 대신한 배선용 층으로 사용 가능하고 THB(Temperature Humidity Bias Test)의 특성이 우수한 반도체 소자의 플레이트 층 형성 방법에 관한 것으로, 기판 상에 제 1 금속 층, 폴리 실리콘 층을 차례로 증착하는 단계와, 상기 폴리 실리콘 층, 제 1 금속 층을 선택적으로 제거하는 단계와, 상기 폴리 실리콘 층을 포함한 기판 전면에 제 2 금속 층을 증착하는 단계와, 상기 제 2 금속층, 폴리 실리콘 층, 제 1 금속 층의 소정 영역에 열처리를 하여 실리사이드를 형성하는 단계와, 상기 실리사이드로 형성되지 않은 제 2 금속층을 제거하는 단계를 포함하여 이루어짐을 특징으로 한다.The present invention relates to a method for forming a plate layer of a semiconductor device, which can be used as a wiring layer instead of a metal by forming a plate layer into a silicide and having excellent properties of THB (Temperature Humidity Bias Test) Depositing a second metal layer over the entire surface of the substrate including the polysilicon layer; depositing a second metal layer over the entire surface of the substrate including the polysilicon layer; Forming a second metal layer, a polysilicon layer, and a first metal layer on the first metal layer to form a silicide; and removing the second metal layer not formed of the silicide.

Silicide, Fuse, Plate, PA(Pre Amorphization), THB(Temperature Humidity Bias Test)Silicide, Fuse, Plate, PA (Pre Amorphization), THB (Temperature Humidity Bias Test)

Description

반도체 소자의 플레이트 층 형성 방법{Method for Forming Plate Layer in Semiconductor Device}[0001] The present invention relates to a method for forming a plate layer of a semiconductor device,

도 1a 내지 도 1d는 본 발명의 플레이트 층 형성 방법을 나타낸 공정 단면도1A to 1D are process sectional views showing a method of forming a plate layer of the present invention

도 2는 반도체 소자에서 플레이트 층의 형성까지를 나타낸 단면도FIG. 2 is a cross-sectional view showing the steps from the semiconductor element to the formation of the plate layer

도 3은 반도체 소자에서 플레이트 층을 이용하여 형성한 퓨즈를 나타낸 단면도3 is a cross-sectional view showing a fuse formed by using a plate layer in a semiconductor device

도면의 주요 부분에 대한 부호 설명DESCRIPTION OF THE DRAWINGS FIG.

11 : 기판 12 : 제 1 금속 층11: substrate 12: first metal layer

13 : 폴리 실리콘 층 14 : 감광막13: polysilicon layer 14: photoresist film

15 : 제 2 금속 층 16 : 실리사이드15: second metal layer 16: silicide

본 발명은 반도체 소자의 형성 방법에 관한 것으로 특히, 플레이트 층을 실리사이드(silicide)화 하여 금속을 대신한 배선용 층으로 사용 가능하고 THB(Temperature Humidity Bias Test)의 특성이 우수한 반도체 소자의 플레이트 층 형성 방법에 관한 것이다. The present invention relates to a method of forming a semiconductor device, and more particularly, to a method for forming a plate layer of a semiconductor device, which can be used as a wiring layer instead of a metal by forming a plate layer into a silicide and having excellent properties of THB (Temperature Humidity Bias Test) .                         

이하, 종래의 반도체 소자의 플레이트 층을 설명하면 다음과 같다.Hereinafter, a plate layer of a conventional semiconductor device will be described.

일반적으로 반도체 소자의 플레이트 층(Plate Layer)이란 캐패시터의 전극으로 이용되는 층이다. Generally, a plate layer of a semiconductor device is a layer used as an electrode of a capacitor.

종래의 반도체 소자 내에서 이러한 플레이트 층I(Plate Layer) 형성 물질은 낮은 비저항 특성을 가지면서 물리 화학적 안정성을 유지하며, 스텝 커버리지(step coverage) 특성이 좋은 TiN을 이용하였다.In the conventional semiconductor device, such a plate layer forming material is made of TiN, which has low resistivity, maintains physico-chemical stability, and has good step coverage.

한편, 반도체 소자, 특히 기억 소자(Memory Device)의 측면에서는 고집적화, 고속화가 이루어지며 주변(Peri) 회로부의 배선용 금속 층의 집적도가 제품의 크기를 결정하는 중요한 인자가 되었다. On the other hand, high integration and high speed are achieved in terms of semiconductor devices, especially memory devices, and the degree of integration of metal layers for wiring of peripheral circuit parts is an important factor for determining the product size.

종래 DRAM 제품 군에서는 배선용 층으로 워드 라인(Word line), 비트 라인(Bit Line), 제 1 금속 배선(Metal layer 1), 제 2 금속 배선(Metal layer 2) 등으로 구성하였으며, 주변 영역에서는 배선용으로 비저항을 고려하여 제 1, 제 2 금속 배선만을 이용하였다. In the conventional DRAM product group, a word line (Word line), a bit line (Bit line), a first metal wiring (Metal layer 1), a second metal wiring (Metal layer 2) Only the first and second metal wires are used in consideration of the resistivity.

그러나, 회로가 부담하는 용량이 커짐에 따라 상기 주변 영역에도 추가적인 배선 층을 요구하게 되어 집적도 저하가 발생하였다. 또한, 기억 소자 제품은 수율 향상을 위한 더미 셀 어레이(Dummy Cell Array) 및 이에 따른 퓨즈 층의 구성이 필수적이다. However, as the capacity to be borne by the circuit increases, an additional wiring layer is required in the peripheral region, and the degree of integration is lowered. In addition, a dummy cell array for improving the yield and a structure of the fuse layer are essential for the memory device product.

이러한 퓨즈 층으로 리페어시 별도의 공정 없이 상기 플레이트 층을 이용하여 반도체 소자의 집적도 저하를 일부 방지하였다.When the fuse layer is repaired, the plate layer is partially used to prevent a reduction in the degree of integration of the semiconductor device without any additional process.

그러나, 상기와 같은 종래의 반도체 소자의 캐패시터 전극 형성 방법은 다음과 같은 문제점이 있다. However, the conventional method of forming the capacitor electrode of the semiconductor device has the following problems.

첫째, 제품의 집적도 향상은 셀 사이즈의 축소를 가져왔으나, 이에 따른 소자 내 캐패시터 형성을 위해서는 단면상에서 높이가 증가하게 되며, 이에 따른 셀 및 주변부의 단차 개선이 필요하게 되었다.First, the improvement in the degree of integration of the product leads to a reduction in the cell size. However, in order to form the capacitor in the device, the height of the cross-sectional surface increases.

둘째, 퓨즈 층의 레이저 컷팅이나, 퓨즈 층 상의 산화막 식각량 증가 및 균일성 확보가 곤란함에 따라 퓨즈 층을 종래의 하부 층에서 점차적으로 상부 층으로 이동하는 변화를 요구하게 되었으며, 이에 따른 제품의 신뢰성 문제가 유발하게 되었다. Second, since it is difficult to cut the fuse layer, increase the etching amount of the oxide film on the fuse layer, and ensure uniformity, it is required to change the fuse layer from the conventional lower layer to the upper layer gradually. The problem was caused.

셋째, 플레이트 층(TiN)을 퓨즈 층으로 사용시 TiN의 산화 특성에 의하여 THB(Temperature Humidity Bias Test) 등의 테스트에서 신뢰성 문제를 유발하게 되었다(상기 THB란 반도체 소자의 형성시에 습기 등을 일정 조건을 주고, 변화를 측정하는 테스트로 소정 범위 이상의 반응을 한 제품은 불량으로 평가한다). Third, when a plate layer (TiN) is used as a fuse layer, a reliability problem is caused in a test such as THB (Temperature Humidity Bias Test) by the oxidation characteristic of TiN (THB is a condition And a product which has undergone a reaction in a predetermined range or more as a test for measuring change is evaluated as defective).

본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 플레이트 층을 실리사이드(silicide)화 하여 금속을 대신한 배선용 층으로 사용 가능하고 THB(Temperature Humidity Bias Test)의 특성이 우수한 반도체 소자의 플레이트 층 형성 방법을 제공하는 데, 그 목적이 있다.DISCLOSURE OF THE INVENTION The present invention has been devised to solve the above-mentioned problems, and it is an object of the present invention to provide a method of forming a plate layer of a semiconductor device, which can be used as a wiring layer instead of a metal by siliciding a plate layer and having excellent temperature humidity bias test It has a purpose to provide a method.

상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 플레이트 층 형성 방법은 기판 상에 제 1 금속 층, 폴리 실리콘 층을 차례로 증착하는 단계와, 상기 폴리 실리콘 층, 제 1 금속 층을 선택적으로 제거하는 단계와, 상기 폴리 실리콘 층을 포함한 기판 전면에 제 2 금속 층을 증착하는 단계와, 상기 제 2 금속층, 폴리 실리콘 층, 제 1 금속 층의 소정 영역에 열처리를 하여 실리사이드를 형성하는 단계와, 상기 실리사이드로 형성되지 않은 제 2 금속층을 제거하는 단계를 포함하여 이루어짐을 특징으로 한다.According to another aspect of the present invention, there is provided a method of forming a plate layer of a semiconductor device, comprising: sequentially depositing a first metal layer and a polysilicon layer on a substrate; Depositing a second metal layer over the entire surface of the substrate including the polysilicon layer; performing a heat treatment on a predetermined region of the second metal layer, the polysilicon layer, and the first metal layer to form a silicide; And removing the second metal layer not formed of the silicide.

이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 플레이트 층 형성 방법을 상세히 설명하면 다음과 같다.Hereinafter, a method of forming a plate layer of a semiconductor device of the present invention will be described in detail with reference to the accompanying drawings.

도 1a 내지 도 1d는 본 발명의 반도체 소자의 플레이트 층 형성 방법을 나타낸 공정 단면도이다.1A to 1D are process sectional views showing a method of forming a plate layer of a semiconductor device of the present invention.

도 1a와 같이, 기판(11) 상에 제 1 금속 층(12), 폴리 실리콘 층(13)을 차례로 증착한다. 여기서의 제 1 금속 층(11)의 금속은 Ti 또는 Co로 한다.1A, a first metal layer 12 and a polysilicon layer 13 are sequentially deposited on a substrate 11. Here, the metal of the first metal layer 11 is Ti or Co.

이 때, 상기 폴리 실리콘 층(13)은 선비정질화(PA : Pre Amorphization) 이온 주입 공정을 진행한다. 이는 이후 금속 층과 폴리 실리콘 층의 실리사이드(silicide)화를 원활하게 하기 위함이다.At this time, the polysilicon layer 13 is subjected to a pre-amorphization (PA) ion implantation process. This is to facilitate silicidation of the metal layer and the polysilicon layer thereafter.

상기 폴리 실리콘 층(13) 상에 감광막을 증착하고, 이를 노광 및 현상하여 패터닝한다.A photoresist film is deposited on the polysilicon layer 13, exposed and developed and patterned.

도 1b와 같이, 상기 감광막 패턴(14)대로 상기 폴리 실리콘 층(13), 제 1 금속 층(12)을 식각한 후, 상기 감광막 패턴(14)을 제거한다. 이어, 상기 폴리 실리콘 층 패턴(13a) 및 제 1 금속 층 패턴(12a)을 포함한 기판(11) 전면에 제 2 금속 층(15)을 증착한다. 1B, after the polysilicon layer 13 and the first metal layer 12 are etched with the photoresist pattern 14, the photoresist pattern 14 is removed. Next, a second metal layer 15 is deposited on the entire surface of the substrate 11 including the polysilicon layer pattern 13a and the first metal layer pattern 12a.                     

이 때는, 제 2 금속 층(15)의 물질을 스텝 커버리지(step coverage) 특성이 우수한 금속을 사용하여 전면에 고른 두께로 증착이 되도록 한다.At this time, the material of the second metal layer 15 is deposited to a uniform thickness over the entire surface by using a metal having excellent step coverage characteristics.

특히, 제 1 금속 층(12)에서 사용한 Ti는 스텝 커버리지 특성이 좋은 금속으로 제 2 금속 층(15)에서도 같은 금속을 사용한다. 또는 제 2 금속 층(15)으로 TiN을 이용하기도 한다.In particular, Ti used in the first metal layer 12 uses the same metal in the second metal layer 15 as a metal having good step coverage characteristics. Or TiN may be used as the second metal layer 15.

도 1c와 같이, 마스크를 통해 상기 제 2 금속 층(15)의 소정 영역에 열처리를 하여 실리사이드(silicide)(16)를 형성한다. 이 때, 실리사이드(16)로 형성되는 것은 소정 영역의 상기 제 1 금속층 패턴(12a), 폴리 실리콘 층 패턴(13a), 제 2 금속 층(15)의 소정 영역이다.As shown in FIG. 1C, a predetermined region of the second metal layer 15 is subjected to a heat treatment through a mask to form a silicide 16. In this case, the silicide 16 is a predetermined region of the first metal layer pattern 12a, the polysilicon layer pattern 13a, and the second metal layer 15 in a predetermined region.

이 때 형성된 실리사이드는 상기 금속 층의 재료에 따라 TiSi2 또는 CoSi2 로 형성된다.The silicide formed at this time is formed of TiSi 2 or CoSi 2 depending on the material of the metal layer.

여기서의 열처리 공정은 빠른 열처리 공정(RTP : Rapid Thermal Process)을 이용한다.The heat treatment process uses a rapid thermal process (RTP).

도 1d와 같이, 상기 실리사이드로 형성되지 않은 영역(15a)을 습식 식각을 통해 제거한다. As shown in FIG. 1D, the region 15a not formed with the silicide is removed by wet etching.

상기의 공정을 통해 실리사이드화한 플레이트 층은 제 1 금속 층, 폴리 실리콘 층, 제 2 금속 층이 적층된 구조이다.The suicided plate layer through the above process is a structure in which a first metal layer, a polysilicon layer, and a second metal layer are stacked.

도 2는 반도체 소자에서 플레이트 층의 형성까지를 나타낸 단면도이다. Fig. 2 is a cross-sectional view showing the steps from the semiconductor element to the formation of the plate layer.

상기 플레이트 층의 비저항은 상기 실리사이드화한 금속 층의 두께에 따라 결정되므로, 그 두께를 조절하여 적은 비저항 확보가 가능하다.Since the resistivity of the plate layer is determined according to the thickness of the silicided metal layer, it is possible to secure a small resistivity by adjusting the thickness of the metal layer.

도 3은 반도체 소자에서 플레이트 층을 이용하여 형성한 퓨즈를 나타낸 단면도이다.3 is a cross-sectional view showing a fuse formed by using a plate layer in a semiconductor device.

이러한 상기 실리사이드화한 플레이트 층은 비저항이 매우 낮으며 반도체 소자 내에서 퓨즈 층으로 이용된다. 또한, 금속 배선으로 이용되기도 한다.Such a suicided plate layer has a very low resistivity and is used as a fuse layer in a semiconductor device. It may also be used as a metal wiring.

상기와 같은 본 발명의 반도체 소자의 플레이트 층 형성 방법은 다음과 같은 효과가 있다.The method of forming a plate layer of a semiconductor device as described above has the following effects.

첫째, 플레이트 층을 실리사이드화하여 형성함으로써, 퓨즈 층 또는 금속 대용의 배선용 층으로 이용할 수 있어 집적도의 증가 및 단차의 개선을 얻을 수 있다.First, since the plate layer is formed by silicidation, it can be used as a fuse layer or a wiring layer for metal substitution, thereby improving the degree of integration and improving the step.

둘째, TiN에 비해 비저항이 개선된 실리사이드층으로 형성하여 매우 낮은 저항을 확보할 수 있다. Secondly, a very low resistance can be secured by forming a silicide layer having an improved resistivity as compared with TiN.

둘째, 종래의 플레이트 층으로 이용되던 TiN층이 THB(Temperature Humididy Bias Test)에서 산화되는 현상을 TiSi2 또는 CoSi2를 형성함으로써, THB 시에도 좋은 특성을 유지하여 반도체 소자의 신뢰성을 향상시킬 수 있다.Second, the TiN layer used as a conventional plate layer is oxidized in THB (Temperature Humidity Bias Test) by forming TiSi 2 or CoSi 2 , thereby maintaining good characteristics even during THB, thereby improving the reliability of the semiconductor device .

Claims (7)

기판 상에 제 1 금속 층, 폴리 실리콘 층을 차례로 증착하는 단계;Sequentially depositing a first metal layer and a polysilicon layer on the substrate; 상기 폴리 실리콘 층, 제 1 금속 층을 선택적으로 제거하는 단계;Selectively removing the polysilicon layer and the first metal layer; 상기 폴리 실리콘 층을 포함한 기판 전면에 제 2 금속 층을 증착하는 단계;Depositing a second metal layer over the entire surface of the substrate including the polysilicon layer; 상기 제 2 금속층, 폴리 실리콘 층, 제 1 금속 층의 소정 영역에 열처리를 하여 실리사이드를 형성하는 단계;Performing a heat treatment on a predetermined region of the second metal layer, the polysilicon layer, and the first metal layer to form a silicide; 상기 실리사이드로 형성되지 않은 제 2 금속층을 제거하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 플레이트 층 형성 방법.And removing the second metal layer not formed of the silicide layer. 제 1 항에 있어서, 제 1, 제 2 금속 층은 Ti 또는 Co으로 함을 특징으로 하는 반도체 소자의 플레이트 층 형성 방법.The method of claim 1, wherein the first and second metal layers are Ti or Co. 제 1항에 있어서, 상기 폴리 실리콘을 증착한 후 선비정질화 이온을 주입하여 이후 실리사이드 형성을 원활하게 함을 특징으로 하는 반도체 소자의 플레이트 층 형성 방법.2. The method of claim 1, wherein the polysilicon is deposited and then a precursor ion is implanted to facilitate silicidation. 제 1항에 있어서, 상기 제 2 금속 층은 전면에 고른 두께로 증착함을 특징으로 하는 반도체 소자의 플레이트 층 형성 방법.The method of claim 1, wherein the second metal layer is deposited on the entire surface in a uniform thickness. 제 1항에 있어서, 상기 열처리 공정은 빠른 열처리로 진행함을 특징으로 하는 반도체 소자의 플레이트 층 형성 방법.The method of claim 1, wherein the heat treatment process is a rapid thermal process. 제 1항에 있어서, 실리사이드 형성 후 남은 제 2 금속 층의 제거는 습식각 공정으로 함을 특징으로 하는 반도체 소자의 플레이트 층 형성 방법.The method as claimed in claim 1, wherein the removal of the second metal layer remaining after the formation of the silicide is performed by a wet etching process. 제 1항에 있어서, 상기 실리사이드를 퓨즈 층으로 이용함을 특징으로 하는 반도체 소자의 플레이트 층 형성 방법.The method of claim 1, wherein the silicide is used as a fuse layer.
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