KR100732083B1 - 플라즈마 디스플레이 장치 - Google Patents

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Abstract

리세트 전원 전압의 변화 시에 발생하는 표시 화면의 깜박거림을 방지할 수 있는 플라즈마 디스플레이 장치를 제공하는 것을 과제로 한다. 복수의 표시 셀에 의해 구성되고, 화상을 표시하기 위한 플라즈마 디스플레이 패널과, 플라즈마 디스플레이 패널에 표시하는 화상에 따라 표시 셀을 리세트하기 위한 리세트 전원 전압(Vw)을 변화시키는 리세트 회로를 갖고, 그 리세트 전원 전압의 상승 변화 시간(T4)은, 그 하강 변화 시간(T5)보다도 짧은 플라즈마 디스플레이 장치가 제공된다.
깜박거림, 표시 셀, 리세트 전원 전압, 리세트 회로

Description

플라즈마 디스플레이 장치{PLASMA DISPLAY DEVICE}
도 1은 본 발명의 실시예에 따른 플라즈마 디스플레이 장치의 구성예를 도시하는 도면.
도 2는 본 실시예에 따른 플라즈마 디스플레이 패널의 구조예를 도시하는 분해 사시도.
도 3은 화상의 1 필드의 구성예를 도시하는 도면.
도 4는 본 실시예에 따른 X 구동 회로 및 Y 구동 회로의 구성예를 도시하는 회로도.
도 5는 도 4에 도시한 구동 회로의 1 서브필드에서의 동작예를 도시하는 파형도.
도 6은 도 4에 도시한 구동 회로의 서스테인 기간에서의 동작예를 도시하는 파형도.
도 7은 도 4의 리세트 전원 회로의 구성예를 도시하는 회로도.
도 8은 도 7의 리세트 전원 회로의 동작예를 도시하는 타이밍차트.
<도면의 주요 부분에 대한 부호의 설명>
1 : 전면 글래스 기판
2 : 배면 글래스 기판
3 : 플라즈마 디스플레이 패널
4 : X 구동 회로
5 : Y 구동 회로
6 : 어드레스 구동 회로
7 : 제어 회로
8 : 표시율 검출부
13, 16 : 유전체층
14 : 보호층
17 : 격벽
18∼20 : 형광체
[특허 문헌1] 일본 특개2000-29431호 공보
본 발명은, 플라즈마 디스플레이 장치에 관한 것이다.
상기한 특허 문헌1에는, 발광 화소 비율에 따라 비율이 낮은 화상으로서는 서브필드 리세트 전압을 낮게, 비율이 높은 화상에서는 서브필드 리세트 전압을 높게 하는 플라즈마 디스플레이 장치가 기재되어 있다.
그러나, 특허 문헌1에서는, 발광 화소 비율에 따른 리세트 전원 전압의 제어 속도에 대하여 고려되어 있지 않다. 흑 표시 화상으로부터 백 표시 화상으로 바뀌면, 발광 화소 비율이 높아져, 그 리세트 전원 전압을 높게 할 필요가 있다. 리세트 전원 전압의 상승 속도가 느린 경우, 백 표시 화상 등에서 구동 전압 마진이 부족하여, 표시 화면에 깜박거림이 발생할 가능성이 있다.
본 발명의 목적은, 리세트 전원 전압의 변화 시에 발생하는 표시 화면의 깜박거림을 방지할 수 있는 플라즈마 디스플레이 장치를 제공하는 것이다.
본 발명의 일 관점에 따르면, 복수의 표시 셀에 의해 구성되고, 화상을 표시하기 위한 플라즈마 디스플레이 패널과, 플라즈마 디스플레이 패널에 표시하는 화상에 따라 표시 셀을 리세트하기 위한 리세트 전원 전압을 변화시키는 리세트 회로를 갖고, 리세트 전원 전압의 상승 변화 시간은, 그 하강 변화 시간보다도 짧은 플라즈마 디스플레이 장치가 제공된다.
도 1은 본 발명의 실시예에 따른 플라즈마 디스플레이 장치의 구성예를 도시하는 도면이다. 제어 회로(7)는, 표시율 검출부(8)를 갖고, 화상 데이터(DATA), 클럭 신호(CLOCK), 수평 동기 신호(HSYNC) 및 수직 동기 신호(VSYNC)를 입력하고, X 구동 회로(4), Y 구동 회로(5) 및 어드레스 구동 회로(6)를 제어한다.
표시율 검출부(8)는 화상 데이터 DATA에 기초하여 1 수직 동기 기간에서의 플라즈마 디스플레이 패널(3) 전면의 표시율을 검출한다. 표시율은, 발광 화소 수 및 그 발광 계조에 따라 결정된다. 패널(3) 전면이 최대 계조값으로 표시되어 있 는 경우에는 표시율이 100% 이다. 또한, 패널(3) 전면이 최대 계조값의 1/10로 표시되어 있는 경우에는 표시율이, 예를 들면 10% 이다. 또한, 패널(3)의 10%의 에리어만이 최대 계조값으로 표시되어 있는 경우에도 표시율이, 예를 들면 10% 이다. Y 구동 회로(5)는, 리세트 회로를 갖는다. 표시율 검출부(8)는 검출한 표시율 신호(Vwr)(도 4)를 Y 구동 회로(5) 내의 리세트 회로 RC에 출력한다. 표시율 신호(Vwr)는, 도 8에 도시한 바와 같이 표시율이 소정값보다 낮은 기간 T1 및 T3으로서는 로우 레벨, 표시율이 소정값보다 높은 기간 T2에서는 하이 레벨로 된다. 그 상세 내용은, 후술하겠다.
X 구동 회로(4)는, 복수의 X전극(X1, X2, …)에 소정의 전압을 공급한다. 이하, X전극(X1, X2, …) 각각을, 또는 이들의 총칭을, X전극(Xi)이라고 하고, i는 첨자를 의미한다. Y 구동 회로(5)는 복수의 Y전극(Y1, Y2, …)에 소정의 전압을 공급한다. 이하, Y전극(Y1, Y2, …) 각각을, 또는 이들의 총칭을 Y전극(Yi)이라고 하고, i는 첨자를 의미한다. 어드레스 구동 회로(6)는, 복수의 어드레스 전극(A1, A2, …)에 소정의 전압을 공급한다. 이하, 어드레스 전극(A1, A2, …) 각각을, 또는 이들의 총칭을 어드레스 전극(Aj)이라고 하고, j는 첨자를 의미한다.
플라즈마 디스플레이 패널(3)에서는, 복수의 Y전극(Yi) 및 복수의 X전극(Xi)이 수평 방향으로 병행하여 연장되는 행을 형성하고, 어드레스 전극(Aj)이 수직 방향으로 연장되는 열을 형성한다. Y전극(Yi) 및 X전극(Xi)은, 수직 방향으로 교대로 배치된다. Y전극(Yi) 및 어드레스 전극(Aj)은, i 행 j 열의 2차원 행렬을 형성한다. 표시 셀 Cij는, Y전극(Yi) 및 어드레스 전극(Aj)의 교점 및 그것에 대응하 여 인접하는 X전극(Xi)에 의해 형성된다. 이 표시 셀 Cij가 화소에 대응한다. 플라즈마 디스플레이 패널(3)은, 복수의 표시 셀 Cij에 의해 구성되고, 2차원 화상을 표시할 수 있다. 표시 셀 Cij는 X전극(Xi) 및 Y전극(Yi) 및 그 동안의 유전체를 포함하는 용량성 부하이다.
도 2는 본 실시예에 따른 플라즈마 디스플레이 패널(3)의 구조예를 도시하는 분해 사시도이다. X전극(Xi) 및 Y전극(Yi)은, 전면 글래스 기판(1) 상에 형성되어 있다. 그 위에는, 방전 공간에 대하여 절연하기 위한 유전체층(13)이 피착되어 있다. 또한 그 위에는, MgO(산화마그네슘) 보호층(14)이 피착되어 있다. 한편, 어드레스 전극(Aj)은, 전면 글래스 기판(1)과 대향하여 배치된 배면 글래스 기판(2) 상에 형성된다. 그 위에는, 유전체층(16)이 피착된다. 또한 그 위에는, 형광체(18∼20)가 피착되어 있다. 격벽(리브)(17)의 내면에는, 적, 청, 녹색의 형광체(18∼20)가 스트라이프 형상으로 각 색마다 배열되고, 도포되어 있다. X전극(Xi) 및 Y전극(Yi) 사이의 방전에 의해 형광체(18∼20)를 여기하여 각 색이 발광한다. 전면 글래스 기판(1) 및 배면 글래스 기판(2) 사이의 방전 공간에는, Ne + Xe 페닝 가스 등이 봉입되어 있다.
도 3은 화상의 1 필드 FD의 구성예를 도시하는 도면이다. 화상은, 예를 들면 60 필드/초로 형성된다. 1 필드 FD는, 제1 서브필드(SF1), 제2 서브필드(SF2), …, 제n 서브필드(SFn)에 의해 형성된다. 이 n은, 예를 들면 10이며, 계조 비트 수에 상당한다. 서브필드(SF1, SF2) 등의 각각을, 또는 이들의 총칭을, 이하 서브필드(SF)라고 한다. 평균 서브필드 시간은, 600 서브필드/초이다.
각 서브필드(SF)는, 리세트 기간 Tr, 어드레스 기간 Ta 및 서스테인(유지 방전) 기간 Ts에 의해 구성된다. 리세트 기간 Tr에서는, 표시 셀 Cij의 초기화를 행한다. 이 초기화를 위한 리세트 전원 전압은, 표시율에 따라 제어된다. 어드레스 기간 Ta에서는, 어드레스 전극(Aj) 및 Y전극(Yi) 사이의 어드레스 방전에 의해 각 표시 셀 Cij의 발광 또는 비발광을 선택할 수 있다. 구체적으로는, Y전극(Y1, Y2, Y3, Y4, …) 등에 순차적으로 스캔 펄스를 인가하고, 그 스캔 펄스에 대응하여 어드레스 전극(Aj)에 어드레스 펄스를 인가함으로써, 원하는 표시 셀 Cij의 발광을 선택할 수 있다. 서스테인 기간 Ts에서는, 선택된 표시 셀 Cij의 X전극(Xi) 및 Y전극(Yi) 사이에서 서스테인 방전을 행하고, 발광을 행한다. 각 서브필드(SF)에서는, X전극(Xi) 및 Y전극(Yi) 사이의 서스테인 펄스에 의한 가중치 부여 발광 횟수(서스테인 기간 Ts의 길이)가 상이하다. 이에 의해, 계조값을 결정하여, 계조 표시를 행할 수 있다. 서브필드(SF)의 상세한 설명은, 후에 도 5를 참조하면서 행한다.
홀수 필드에서는, 전극(X1 및 Y1) 사이, 전극(X2 및 Y2) 사이, 및 전극(X3 및 Y3) 사이 등에서 서스테인 방전을 행하고, 짝수 필드에서는 전극(Y1 및 X2) 사이, 전극(Y2 및 X3) 사이, 및 전극(Y3 및 X4) 사이 등에서 서스테인 방전을 행한다. 즉, Y전극은 한 쪽에 인접하는 X전극 사이에서 1개의 표시 셀을 구성하고, 다른 쪽에 인접하는 X전극 사이에서 다른 1개의 표시 셀을 구성한다.
도 4는, 본 실시예에 따른 X 구동 회로(4) 및 Y 구동 회로(5)의 구성예를 도시하는 회로도이다. 용량성 부하(20)는, X전극(X) 및 Y전극(Y) 및 그 동안의 유전 체에 의해 구성되는 표시 셀 Cij에 대응한다. X 구동 회로(4)는 용량성 부하(20)의 좌측의 회로로서, X전극(X)에 소정의 전압을 인가한다. Y 구동 회로(5)는, 용량성 부하(20)의 우측의 회로로서, Y전극(Y)에 소정의 전압을 인가한다.
이하, MOS 전계 효과 트랜지스터를 단순히 트랜지스터라고 한다. n 채널 트랜지스터는, 모두 기생 다이오드를 갖고, 소스에 기생 다이오드의 애노드가 접속되고, 드레인에 기생 다이오드의 캐소드가 접속된다. p 채널 트랜지스터도, 모두 기생 다이오드를 갖고, 드레인에 기생 다이오드의 애노드가 접속되고, 소스에 기생 다이오드의 캐소드가 접속된다.
우선, X 구동 회로(서스테인 회로)에 대하여 설명한다. 스위치(SW4)는, n 채널 트랜지스터에 의해 구성되고, 신호 라인(OUTA 및 OUTC) 사이에 접속된다. 신호 라인(OUTC)은, X전극(X)에 접속된다. 신호 라인(OUTA)은, 용량성 부하(20)의 X전극(X)에 접속 가능하다. 스위치(SW5)는, n 채널 트랜지스터에 의해 구성되고, 신호 라인(OUTB 및 OUTC) 사이에 접속된다. 신호 라인(OUTB)도, 용량성 부하(20)의 X전극(X)에 접속 가능하다. 컨덴서(C1 및 Cx)는 신호 라인(OUTA 및 OUTB) 사이에 접속된다.
스위치(SW1)는 n 채널 트랜지스터 및 다이오드 D1의 직렬 접속이며, 신호 라인(OUTA) 및 전위 +Vs/2(제1 전위)사이에 접속된다. 다이오드 D1은, 애노드가 전위 +Vs/2측에 접속되고, 캐소드가 신호 라인(OUTA)측에 접속된다.
스위치(SW2)는 n 채널 트랜지스터 및 다이오드의 직렬 접속과 p 채널 트랜지스터 및 다이오드의 직렬 접속이 병렬로 접속되고, 신호 라인(OUTA) 및 그라운드 전위 사이에 접속된다. 그 n 채널 트랜지스터에서는, 다이오드는 애노드가 신호 라인(OUTA)에 접속되고, 캐소드가 n 채널 트랜지스터의 드레인에 접속된다. 그 p 채널 트랜지스터에서는, 다이오드는 애노드가 p 채널 트랜지스터의 드레인에 접속되고, 캐소드가 신호 라인(OUTA)에 접속된다. 스위치(SW2)는 양방향 스위치이다.
코일 회로 A는, 코일(LA) 및 다이오드(DA)의 직렬 접속 구성을 갖고, 신호 라인(OUTA) 및 그라운드 전위 사이에 접속된다. 다이오드(DA)는, 캐소드가 신호 라인(OUTA)에 접속된다. 코일(LA)은 다이오드(DA)의 애노드 및 그라운드 전위 사이에 접속된다.
스위치(SW3)는, n 채널 트랜지스터 및 다이오드의 직렬 접속과 p 채널 트랜지스터 및 다이오드의 직렬 접속이 병렬로 접속되고, 신호 라인(OUTB) 및 그라운드 전위 사이에 접속된다. 그 n 채널 트랜지스터에서는, 다이오드는 애노드가 신호 라인(OUTB)에 접속되고, 캐소드가 n 채널 트랜지스터의 드레인에 접속된다. 그 p 채널 트랜지스터에서는 다이오드는 애노드가 p 채널 트랜지스터의 드레인에 접속되고, 캐소드가 신호 라인(OUTB)에 접속된다. 스위치(SW3)는 양방향 스위치이다.
코일 회로(B)는 코일(LB) 및 다이오드(DB)의 직렬 접속 구성을 갖고, 신호 라인(OUTB) 및 그라운드 전위 사이에 접속된다. 다이오드(DB)는, 애노드가 신호 라인(OUTB)에 접속된다. 코일(LB)은 다이오드(DB)의 캐소드 및 그라운드 전위 사이에 접속된다. 다이오드(D2)는 애노드가 다이오드(DB)의 캐소드에 접속되고, 캐소드가 신호 라인(OUTB)에 접속된다.
다음으로, Y 구동 회로에 대하여 설명한다. Y 구동 회로는 리세트 회로 및 서스테인 회로를 갖는다. 리세트 회로는 도 5의 리세트 기간 Tr에서 표시 셀을 리세트하기 위한 회로이다. 서스테인 회로는, 도 5의 서스테인 기간 Ts에서 표시를 위한 서스테인 펄스를 표시 셀에 공급하는 회로이다.
Y 구동 회로의 서스테인 회로는, X 구동 회로와 마찬가지의 구성을 갖는다. 스위치(SW4')는 n 채널 트랜지스터에 의해 구성되고, 신호 라인(OUTA' 및 OUTC') 사이에 접속된다. 신호 라인(OUTC')은, Y전극(Y)에 접속된다. 신호 라인(OUTA')은 용량성 부하(20)의 Y전극(Y)에 접속 가능하다. 스위치(SW5')는 n 채널 트랜지스터에 의해 구성되고, 신호 라인(OUTB' 및 OUTC') 사이에 접속된다. 신호 라인(OUTB')도 용량성 부하(20)의 Y전극(Y)에 접속 가능하다. 컨덴서(C4 및 Cy)는, 신호 라인(OUTA' 및 OUTB') 사이에 접속된다.
스위치(SW4' 및 SW5')는, 스캔 드라이버(SD)를 구성하고 있다. 스캔 드라이버(SD)는 도 5의 어드레스 기간 Ta에서의 Y전극(Y)의 스캔 펄스를 출력하기 위한 스위칭 동작을 행한다.
스위치(SW1')는 n 채널 트랜지스터 및 다이오드(D1')의 직렬 접속으로서, 신호 라인(OUTA') 및 전위 +Vs/2 사이에 접속된다. 다이오드(D1')는 애노드가 전위 +Vs/2측에 접속되고, 캐소드가 신호 라인(OUTA')측에 접속된다.
스위치(SW2')는, n 채널 트랜지스터 및 다이오드의 직렬 접속과 p 채널 트랜지스터 및 다이오드의 직렬 접속이 병렬로 접속되고, 신호 라인(OUTA') 및 그라운드 전위 사이에 접속된다. 그 n 채널 트랜지스터에서는, 다이오드는 애노드가 신호 라인(OUTA')에 접속되고, 캐소드가 n 채널 트랜지스터의 드레인에 접속된다. 그 p 채널 트랜지스터에서는, 다이오드는 애노드가 p 채널 트랜지스터의 드레인에 접속되고, 캐소드가 신호 라인(OUTA')에 접속된다. 스위치(SW2')는 양방향 스위치이다.
코일 회로(A')는 코일(LA') 및 다이오드(DA')의 직렬 접속 구성을 갖고, 신호 라인(OUTA') 및 그라운드 전위 사이에 접속된다. 다이오드(DA')는, 캐소드가 신호 라인(OUTA')에 접속된다. 코일(LA')은, 다이오드(DA')의 애노드 및 그라운드 전위 사이에 접속된다.
스위치(SW3')는 n 채널 트랜지스터 및 다이오드의 직렬 접속과 p 채널 트랜지스터 및 다이오드의 직렬 접속이 병렬로 접속되고, 신호 라인(OUTB') 및 그라운드 전위 사이에 접속된다. 그 n 채널 트랜지스터에서는, 다이오드는 애노드가 신호 라인(OUTB')에 접속되고, 캐소드가 n 채널 트랜지스터의 드레인에 접속된다. 그 p 채널 트랜지스터에서는, 다이오드는 애노드가 p 채널 트랜지스터의 드레인에 접속되고, 캐소드가 신호 라인(OUTB')에 접속된다. 스위치(SW3')는, 양방향 스위치이다.
코일 회로(B')는 코일(LB') 및 다이오드(DB')의 직렬 접속 구성을 갖는다. 코일 회로(B') 및 스위치(SW10)의 직렬 접속은, 신호 라인(OUTB') 및 그라운드 전위 사이에 접속된다. 스위치(SW1O)는 n 채널 트랜지스터에 의해 구성된다. 다이오드(DB')는 애노드가 신호 라인(OUTB')에 접속된다. 다이오드(D2')는 애노드가 다이오드(DB')의 캐소드에 접속되고, 캐소드가 스위치(SW3')의 n 채널 트랜지스터의 드레인에 접속된다.
스위치(SW9)는 n 채널 트랜지스터 Tr2 및 Tr3을 포함하고, 신호 라인(OUTB') 및 전위(Vx) 사이에 접속되고, 도 5의 서스테인 기간 Ts에서의 Y전극(Y)의 전압을 생성할 수 있다.
다음으로, Y 구동 회로의 리세트 회로(RC)에 대하여 설명한다. 리세트 전원 회로(401)는 직류 리세트 전원 전압(VwO)을 입력하고, 표시율 신호(Vwr)에 따라 리세트 전원 전압(Vw)을 변화시켜 출력한다. 표시율 신호(Vwr)는, 도 8에 도시한 바와 같이 표시율이 소정값보다 낮은 기간 T1 및 T3에서는 로우 레벨, 표시율이 소정값보다 높은 기간 T2에서는 하이 레벨로 된다. 리세트 전원 전압(Vw)은 표시율 신호(Vwr)가 로우 레벨일 때에는 낮은 전압(VwO)으로 되고, 표시율 신호(Vwr)가 하이 레벨일 때에는 높은 전압(VwO + Vw1)으로 된다. 단, 리세트 전원 전압 상승 변화 시간 T4는, 리세트 전원 전압 하강 변화 시간 T5보다도 짧다.
리세트 파형 발생 회로(RWG)는, 입력 단자가 리세트 신호 입력 단자(RSTI)에 접속되고, 출력 단자가 저항(R11)을 통하여 npn 바이폴라 트랜지스터 Tr1의 베이스에 접속된다. npn 바이폴라 트랜지스터 Tr1의 콜렉터는 저항(R1)을 통하여 리세트 전원 전압(Vw)에 접속되고, 에미터는 다이오드를 통하여 신호 라인(OUTB')에 접속된다. 또한, 신호 라인(OUTB') 및 리세트 전원 전압(Vw) 사이에 다이오드가 접속된다. 저항(R12)은 npn 바이폴라 트랜지스터 Tr1의 베이스 및 에미터 사이에 접속된다. 용량(CR1)은 npn 바이폴라 트랜지스터 Tr1의 베이스 및 그라운드 전위 사이의 부유 용량이다.
리세트 파형 발생 회로(RWG)는 리세트 신호 입력 단자(RSTI)로부터 입력되는 구형파의 리세트 신호(VR1)로부터, 신호 레벨(예를 들면, 전압이나 전류 등)이 시간의 경과와 함께 변화하는 램프파(둔파)(VR2)를 생성하여 출력한다. 또한, 램프파(VR2)에서의 신호 레벨의 변화율은, 경과 시간에 관계없이 일정해도 되고, 시간 경과와 함께 변화시키도록(예를 들면, 시간의 경과에 수반하여 변화율을 서서히 작게 하도록) 해도 된다.
스위치(SW8)는 저항(R1) 및 npn 바이폴라 트랜지스터 Tr1을 포함하고, 신호 라인(OUTB') 및 리세트 전원 전압(Vw) 사이에 접속되고, 도 5의 리세트 기간 Tr에서의 Y전극(Y)의 리세트 펄스(RP)를 생성할 수 있다.
스위치(SW10)는 도 5의 리세트 기간 Tr 및 어드레스 기간 Ta 등에, 신호 라인(OUTB')에 인가되는 전압(Vs/2 + Vw 및 Vs/2 + Vx)이, 그대로 그라운드 전위로 떨어지지 않도록 하기 위한 스위치이다.
도 5는, 도 4에 도시한 구동 회로의 1 서브필드(SF)에서의 동작예를 도시하는 파형도로서, X전극, Y전극 및 어드레스 전극의 전압의 파형예를 도시한다. 1개의 서브필드는, 전면 기입 기간 및 전면 소거 기간으로 이루어지는 리세트 기간 Tr과, 어드레스 기간 Ta와, 서스테인 기간 Ts로 구분된다.
우선, 리세트 기간 Tr에 대하여 설명한다. X전극(X)에 인가하는 전압이 그라운드 전위로부터 전압 -Vs/2로 인하된다.
한편, Y전극(Y)에서는, 활성화된 리세트 신호(VR1)가 리세트 신호 입력 단자(RSTI)를 통하여 입력되면, 리세트 파형 발생 회로(RWG)는 램프파(VR2)를 출력한다. 그러면, npn 바이폴라 트랜지스터 Tr1이 서서히 온한다. 이에 의해, Y전극 (Y)에 인가되는 전압이 시간 경과와 함께 서서히 상승하여, 최종적으로 리세트 전원 전압(Vw)과 전압(Vs/2)을 가산한 전압이 Y전극(Y)에 인가된다. 이 Y전극(Y)에 인가되는 리세트 펄스(RP)는, 톱니 형상의 리세트 펄스(톱니파 및 둔파를 포함함)이다. 리세트 회로(RC)는, 리세트 전원 전압(Vw)에 기초하여 톱니 형상의 리세트 펄스를 생성하여 용량성 부하(표시 셀)(20)에 공급한다.
이와 같이 하여, X전극(X)과 Y전극(Y)와의 전위차가 (Vs + Vw)로 되고, 이전의 표시 상태에 관계없이, 전 표시 라인의 전체 표시 셀에서 방전이 행하여져, 벽 전하가 형성된다(전면 기입).
다음으로, X전극(X) 및 Y전극(Y)의 전압을 그라운드 전위로 복귀시킨 후, X전극(X)의 인가 전압을 그라운드 전위로부터 전압 Vs/2까지 인상함과 함께, Y전극(Y)의 인가 전압을 전압 -Vs/2로 인하한다. 이에 의해, 전체 표시 셀에서 벽 전하 자신의 전압이 방전 개시 전압을 초과하여 방전이 개시되면, 축적되어 있던 벽 전하가 소거된다(전면 소거).
다음으로, 어드레스 기간 Ta에 대하여 설명한다. 화상 데이터에 따라 각 표시 셀의 온/오프를 행하기 위해, 선순차적으로 어드레스 선택이 행하여진다. 이 때, X전극(X)에는, 전압 Vs/2가 인가된다. 또한, 임의의 표시 라인에 상당하는 Y전극(Y)에 전압을 인가할 때에는, 선순차에 의해 선택된 Y전극(Y)에는 전압 -Vs/2, 비선택의 Y전극(Y)에는 그라운드 전위가 인가된다.
이 때, 각 어드레스 전극(A1∼Am) 중 서스테인 방전을 일으키는 표시 셀, 즉 점등시키는 표시 셀에 대응하는 어드레스 전극(Aj)에는 전압(Va)의 어드레스 펄스 가 선택적으로 인가된다. 이 결과, 점등시키는 표시 셀의 어드레스 전극(Aj)과 선순차에 의해 선택된 Y전극(Y) 사이에서 방전이 일어나고, 이것을 프라이밍(종화)으로서 X전극(X)과 Y전극(Y)의 방전으로 즉시 이행한다. 이에 의해, 선택 표시 셀의 X전극(X) 및 Y전극(Y) 상의 MgO 보호막면에, 다음 서스테인 방전이 가능한 양의 벽 전하가 축적된다.
다음으로, 서스테인 기간 Ts에 대하여 설명한다. X전극(X)의 전압은 코일 회로(A)의 작용에 의해 서서히 상승하여 간다. 그리고, 그 상승의 피크 전압 +Vs/2의 근방에서, X전극(X)의 전압을 Vs/2에 클램프한다.
다음으로, Y전극(Y)의 전압은 서서히 하강하여 간다. 이 때, 그 일부의 전하를 코일 회로(B')에 의해 회수한다. 그리고, 그 하강의 피크 전압 -Vs/2의 근방에서, Y전극(Y)의 전압을 -Vs/2에 클램프한다.
마찬가지로 하여, X전극(X) 및 Y전극(Y)의 인가 전압을 전압 -Vs/2로부터 그라운드 전위로 할 때에는, 인가 전압을 서서히 상승시켜 간다. 또한, Y전극(Y)에서, 최초의 고전압의 인가 시에만 전압(Vs/2 + Vx)을 인가한다. 또한, 전압(Vx)은 어드레스 기간 Ta에 발생한 벽 전하의 전압에 더함으로써 유지 방전에 필요한 전압을 생성하는 추가분의 전압이다.
또한, X전극(X) 및 Y전극(Y)의 인가 전압을 전압 Vs/2로부터 그라운드 전위로 할 때에는, 인가 전압을 서서히 하강시킴과 함께, 표시 셀에 축적되어 있던 전하의 일부를 코일 회로(B, B')에 의해 회수한다.
이와 같이 하여, 서스테인 기간 Ts에는 X전극(X)과 각 표시 라인의 Y전극(Y) 에 상호 극성이 상이한 전압(+Vs/2, -Vs/2)을 교대로 인가하여 서스테인 방전을 행하여, 1 서브필드의 화상을 표시한다. 즉, X전극(X) 및 Y전극(Y) 사이의 전위차가 Vs 부근으로 될 때마다 방전 발광을 행하여, 발광을 반복한다.
도 6은 도 4에 도시한 구동 회로의 서스테인 기간 Ts에서의 동작예를 도시하는 파형도로서, Y전극(Y)의 구동 파형을 도시한다. 신호 라인(OUTA')과, 신호 라인(OUTB')과, 신호 라인(OUTC')의 전압 파형을 함께 도시하고 있다. 여기서, 이들 전압 파형을 보기 쉽게 하기 위해, 신호 라인(OUTC')의 전압 파형에 대하여, 신호 라인(OUTA')의 전압 파형은 조금 올리고, 신호 라인(OUTB')의 전압 파형은 조금 내려 도시하고 있다.
시각 t11 전에서는, 스위치(SW1', SW2', SW3', SW4', SW5')는 오프이다. 신호 라인(OUTC')은, 신호 라인(OUTA' 및 OUTB')으로부터 분리된다. 신호 라인(OUTA')은 그라운드 전위, 신호 라인(OUTB' 및 OUTC')은 전압 -Vs/2이다. 컨덴서(C4)에는 전압(Vs/2)이 충전되어 있다.
시각 t11에서는 스위치(SW4')를 온으로 한다. 용량성 부하(20)에 축적된 신호 라인(OUTC')의 전압 -Vs/2가 스위치(SW4')를 통하여 신호 라인(OUTA')에 전달된다. 이에 의해, 신호 라인(OUTA')의 전압이 -Vs/2로 되고, 그 전압은 컨덴서(C4)의 한 쪽의 단자에 인가된다. 그에 수반하여, 컨덴서(C4)의 다른 쪽의 단자에서의 전위는 -Vs로 변화하고, 신호 라인(OUTB')의 전압도 -Vs로 된다.
그리고, 시각 t11의 직후부터 코일(LA')과 용량성 부하(20) 사이에서 스위치(SW4')를 통하여 LC 공진이 행하여짐으로써, 그라운드 전위로부터 코일(LA') 및 스 위치(SW4')를 통하여 용량성 부하(20)에 전하가 공급된다. 이에 의해, 신호 라인(OUTA' 및 OUTC')의 전위는 -Vs/2로부터 그라운드 전위를 거쳐 +Vs/2 부근까지 상승한다. 이러한 전하의 흐름에 의해, Y전극(Y)에 인가되는 신호 라인(OUTC')의 전압은 시각 t11∼t12에 도시한 바와 같이 서서히 상승하여 간다.
다음으로, 시각 t12에서는 이 공진 시에 발생하는 피크 전압의 근방(보다 상세하게는, 전압 +Vs/2에 도달하기 전)에서, 스위치(SW1', SW3')를 온으로 함으로써, Y전극(Y)에 인가되는 신호 라인(OUTC')의 전압을 +Vs/2에 클램프한다.
다음으로, 시각 t13에서는 스위치(SW1', SW3', SW4')를 오프로 한다. 신호 라인(OUTC')은 신호 라인(OUTA')으로부터 분리된다.
다음으로, 시각 t14에서는 스위치(SW5')를 온으로 한다. 이에 의해, 용량성 부하(20)에 축적되어 있는 신호 라인(OUTC')의 전압 Vs/2가 스위치(SW5')를 통하여 신호 라인(OUTB')에 인가되어, 신호 라인(OUTB')의 전압은 Vs/2로 된다. 그에 수반하여, 신호 라인(OUTA')의 전압은 Vs까지 상승한다.
그리고, 시각 t14의 직후부터 코일(LB')과 용량성 부하(20) 사이에서 스위치(SW5')를 통하여 LC 공진이 행하여짐으로써, 코일(LB') 및 스위치(SW5')를 통하여 용량성 부하(20)가 전하를 그라운드 전위로 방전한다. 이에 의해, 신호 라인(OUTB' 및 OUTC')의 전위는, +Vs/2로부터 그라운드 전위를 거쳐 -Vs/2 부근까지 하강한다. 이러한 전하의 흐름에 의해, Y전극(Y)에 인가되는 신호 라인(OUTC')의 전압은 시각 t14∼t15에 도시한 바와 같이 서서히 하강하여 간다.
다음으로, 시각 t15에서는 이 공진 시에 발생하는 피크 전압의 근방(보다 상 세하게는, 전압 -Vs/2에 도달하기 전)에서, 스위치(SW2')를 온으로 한다. 이에 의해, Y전극(Y)에 인가되는 출력 라인(OUTC')의 전압을 -Vs/2에 클램프한다.
그 후, X 구동 회로가 상기한 Y 구동 회로와 마찬가지의 동작을 행한다. 즉, 신호 라인(OUTA, OUTB, OUTC)은 신호 라인(OUTA', OUTB', OUTC')과 동일한 전압 파형으로 된다. 서스테인 회로는, 교대로 정부 극성을 반전시킨 표시를 위한 서스테인 펄스를 용량성 부하(표시 셀)(20)에 공급한다. 그리고, Y 구동 회로 및 X 구동 회로가 교대로 서스테인 펄스를 생성함으로써, 상호 역위상의 서스테인 펄스를 생성하여, 서스테인 방전이 행하여진다.
신호 라인(OUTC 및 OUTC')에서는, 그라운드 레벨의 클램프(유지) 기간이 없다. 즉, 본 실시예의 구동 회로는, 동일한 주기에서 서스테인 동작을 행하는 경우에, 서스테인 펄스의 톱 폭 및 보텀 폭인 전압 +Vs/2 또는 전압 -Vs/2를 유지하는 시간을 길게 할 수 있다. 이에 의해, 서스테인 기간 Ts에서, X전극 및 Y전극 사이에서 벽 전하가 이동하기 위한 시간을 보다 확실하게 확보할 수 있다. 또한, 서스테인 방전을 보다 안정적으로 행할 수 있어, 동작 마진의 확대 및 플라즈마 디스플레이 패널의 휘도를 향상시킬 수 있다.
또한, 코일 회로(A(A')) 및 코일 회로(B(B'))는 양방이 반드시 필요한 것은 아니고, 한 쪽뿐이어도 된다.
도 7은, 도 4의 리세트 전원 회로(401)의 구성예를 도시하는 회로도이다. 보조 직류 전원(Vw1)은, 트랜스포머 또는 차지 펌프 등을 이용하여 구성할 수 있고, 음극이 리세트 전원 전압(Vw0)의 단자에 접속되고, 양극이 스위치(SWR)를 통하 여 리세트 전원 전압(Vw)의 단자에 접속된다. 컨덴서(Cw1)는 리세트 전원 전압(Vw)의 단자 및 그라운드 전위 사이에 접속된다. 저항(Rw1 및 Rw2)의 직렬 접속은, 리세트 전원 전압(Vw)의 단자 및 그라운드 전위 사이에 접속된다. 다이오드(Dw1)는, 애노드가 표시율 신호(Vwr)의 단자에 접속되고, 캐소드가 저항(Rw3)을 통하여 콤퍼레이터(ICW)의 플러스 입력 단자에 접속된다. 다이오드(Dw2)는 캐소드가 표시율 신호(Vwr)의 단자에 접속되고, 애노드가 저항(Rw4)을 통하여 콤퍼레이터(ICW)의 플러스 입력 단자에 접속된다. 컨덴서(Cw2)는, 콤퍼레이터(ICW)의 플러스 입력 단자 및 그라운드 전위 사이에 접속된다. 콤퍼레이터(ICW)는, 마이너스 입력 단자가 저항(Rw1 및 Rw2)의 상호 접속점에 접속되고, 출력 단자가 npn 바이폴라 트랜지스터(Qw)의 베이스에 접속된다. npn 바이폴라 트랜지스터(Qw)는, 콜렉터가 리세트 전원 전압(Vw0)의 단자에 접속되고, 에미터가 리세트 전원 전압(Vw)의 단자에 접속된다.
도 8은, 도 7의 리세트 전원 회로의 동작예를 도시하는 타이밍차트이다. 횡축이 시간을 나타내고, 종축이 전압을 나타낸다. 기간 T1은 시각 t1보다 전의 기간, 기간 T2는 시각 t1∼t3의 기간, 기간 T3은 시각 t3보다 후의 기간이다. 기간 T1 및 T3은 표시율이 소정값보다 낮은 기간이며, 기간 T2는 표시율이 소정값보다 높은 기간이다. 표시율 신호(Vwr)는 기간 T1 및 T3에서는 표시율이 낮으므로 로우 레벨, 기간 T2에서는 표시율이 높으므로 하이 레벨로 된다. 전압(Vwr1)은 콤퍼레이터(ICW)의 플러스 입력 단자의 전압이다.
시각 t1의 전에서는, 스위치(SWR)는 오프이다. 콤퍼레이터(ICW)는, 전압 (Vwr1)을 저항(Rw1 및 Rw2)의 저항 분할 전압과 비교하여, 그 비교 결과의 전압을 출력한다. 바이폴라 트랜지스터(Qw)는 그 비교 결과의 전압에 따라, 콜렉터 에미터 사이에 흐르는 전류를 제어한다. 그 결과, 리세트 전원 전압(Vw)은 리세트 전원 전압(Vw0)과 동일한 전압을 유지한다.
다음으로, 시각 t1에서는 스위치(SWR)가 온하고, 표시율 신호(Vwr)가 로우 레벨로부터 하이 레벨로 된다. 그러면, 표시율 신호(Vwr)의 단자로부터 다이오드(Dw1) 및 저항(Rw3)을 통하여 컨덴서(Cw2)에 전류가 흐른다. 저항(Rw3) 및 컨덴서(Cw2)의 CR 시상수에 따른 속도로, 전압(Vwr1)은 로우 레벨로부터 하이 레벨을 향하여 상승한다. 저항(Rw3)은 작으므로, 상승 속도는 빠르다. 마찬가지로, 리세트 전원 전압(Vw)도 상승한다.
다음으로, 시각 t2에서는 전압(Vwr1)은 하이 레벨에 도달하고, 리세트 전원 전압(Vw)은 Vw0 + Vw1로 된다.
다음으로, 시각 t3에서는 스위치(SWR)가 오프하고, 표시율 신호(Vwr)가 로우 레벨로 된다. 그러면, 컨덴서(Cw2)로부터 다이오드(Dw2) 및 저항(Rw4)을 통하여 표시율 신호(Vwr)의 단자에 전류가 흐른다. 저항(Rw4) 및 컨덴서(Cw2)의 CR 시상수에 따른 속도로, 전압(Vwr1)은 하이 레벨로부터 로우 레벨을 향하여 하강한다. 저항(Rw4)은 크므로, 하강 속도는 느리다. 마찬가지로, 리세트 전원 전압(Vw)도 하강한다.
다음으로, 시각 t4에서는 전압(Vwr1)은 로우 레벨에 도달하고, 리세트 전원 전압(Vw)은 VwO으로 된다. 이후, 이 상태를 유지한다.
리세트 전원 전압(Vw)의 상승 변화 시간 T4는 시각 t1∼t2의 기간이며, 하강 변화 시간 T5는 시각 t3∼t4의 기간이다. 저항(Rw3)은 저항 Rw4보다도 작으므로, 상승 변화 시간 T4는 하강 변화 시간 T5보다도 짧다.
리세트 전원 전압(Vw)은, 표시 셀을 리세트하기 위한 적절한 값으로 할 필요가 있다. 그러나, 그 적정한 리세트 전원 전압(Vw)은 표시율에 따라 변화한다. 표시율이 낮은 기간 T1 및 T3에서는 리세트 전원 전압(Vw)은 낮은 전압(Vw0)이 적정값이며, 표시율이 높은 기간 T2에서는 리세트 전원 전압(Vw)은 높은 전압(Vw0 + Vw1)이 적정값이다.
예를 들면, 흑 표시 화상으로부터 백 표시 화상으로 바뀌면, 표시율이 높아져, 리세트 전원 전압(Vw)을 상승시킬 필요가 있다. 리세트 전원 전압(Vw)의 상승 속도가 느린 경우, 백 표시 화상에서 구동 전압 마진이 부족하여, 표시 화면에 깜박거림이 발생하는 경우가 있다.
본 실시예에 따르면, 리세트 전원 전압(Vw)의 상승 변화 시간 T4를 하강 변화 시간 T5보다도 짧게 하므로, 흑 표시 화상으로부터 백 표시 화상으로 변화할 때의 표시 화면의 깜박거림을 방지할 수 있다.
또한, 표시율이 낮을 때에 리세트 전원 전압(Vw)을 높게 하면, 리세트 펄스의 과잉 방전에 의해 배경 발광이 발생하여, 콘트라스트가 저하한다. 본 실시예에 따르면, 표시율에 따라 리세트 전원 전압(Vw)을 변화시킴으로써, 표시율이 높지 않은 통상 계조의 화면에서의 리세트 전원 전압(Vw)을 낮은 전압(Vw0)으로 할 수 있어, 콘트라스트의 개선을 도모할 수 있다.
이상과 같이, 본 실시예에 따르면, 플라즈마 디스플레이 패널에 표시하는 화상(표시율)에 따라 표시 셀을 리세트하기 위한 리세트 전원 전압(Vw)을 변화시킨다. 그 리세트 전원 전압(Vw)의 상승 변화 시간 T4는 그 하강 변화 시간 T5보다도 짧다.
도 3에 도시한 바와 같이 화상은 복수의 필드 FD로 구성되고, 그 각 필드 FD는 계조 표시를 행하기 위해 가중치 부여된 복수의 서브필드(SF)로 구성된다. 리세트 전원 전압(Vw)의 상승 변화 시간 T4는 평균 서브필드 시간 이내인 것이 바람직하다.
1 필드의 시간은 60 필드/초이다. 1 필드는, 예를 들면 10개의 서브필드로 이루어진다. 평균 서브필드 시간은 600/초이다. 따라서, 리세트 전원 전압의 상승 변화 시간 T4는 1.6 ㎳ 이내인 것이 바람직하다. 이것에 대하여, 리세트 전원 전압의 하강 변화 시간 T5는, 예를 들면 1∼2초이다. 또한, 리세트 전원 전압(Vw)의 변화 범위(Vw1)는 20 V 이상인 것이 바람직하다.
이상과 같이, 리세트 전원 전압(Vw)의 상승 변화 시간 T4를 하강 변화 시간 T5보다 짧게 함으로써, 고전압이 필요하게 되는 백 표시 화면에 고속으로 대응할 수 있다. 그 구체적 구성으로서, 리세트 전원 회로(401)에 보조 전원 회로 Vw1 등을 부가하고, 백 표시 화면에서는 보조 전원 회로(Vw1) 등으로부터 고속 충전하여, 높은 리세트 전원 전압(Vw)을 생성할 수 있다.
또한, 상기 실시예는, 어떤 경우든 본 발명을 실시하는 데의 구체화의 예를 기술하는 것에 지나지 않으며, 이들에 의해 본 발명의 기술적 범위가 한정적으로 해석되어서는 안되는 것이다. 즉, 본 발명은 그 기술 사상, 또는 그 주요한 특징으로부터 일탈하지 않고, 다양한 형태로 실시할 수 있다.
본 발명의 실시예는, 예를 들면 이하와 같이 다양한 적용이 가능하다.
(부기 1)
복수의 표시 셀에 의해 구성되고, 화상을 표시하기 위한 플라즈마 디스플레이 패널과,
상기 플라즈마 디스플레이 패널에 표시하는 화상에 따라 상기 표시 셀을 리세트하기 위한 리세트 전원 전압을 변화시키는 리세트 회로
를 갖고,
상기 리세트 전원 전압의 상승 변화 시간은, 그 하강 변화 시간보다도 짧은 플라즈마 디스플레이 장치.
(부기 2)
상기 화상은 복수의 필드로 구성되고, 그 각 필드는 계조 표시를 행하기 위해 가중치 부여된 복수의 서브필드로 구성되고,
상기 상승 변화 시간은, 평균 서브필드 시간 이내인 부기 1의 플라즈마 디스플레이 장치.
(부기 3)
상기 상승 변화 시간은, 1.6 ㎳ 이내인 부기 1의 플라즈마 디스플레이 장치.
(부기 4)
상기 리세트 회로는 표시율이 높은 화상을 표시할 때에는, 상기 리세트 전원 전압을 높게 하는 부기 1의 플라즈마 디스플레이 장치.
(부기 5)
상기 리세트 회로는, 상기 리세트 전원 전압에 기초하여 톱니 형상의 리세트 펄스를 생성하여 상기 표시 셀에 공급하는 부기 1의 플라즈마 디스플레이 장치.
(부기 6)
상기 리세트 전원 전압의 변화 범위는 20 V 이상인 부기 1의 플라즈마 디스플레이 장치.
(부기 7)
상기 플라즈마 디스플레이 패널은 복수의 제1 전극 및 복수의 제2 전극을 갖고,
상기 제1 전극 및 제2 전극은 교대로 병행하여 설치되고,
상기 제2 전극은, 한 쪽에 인접하는 제1 전극 사이에서 1개의 표시 셀을 구성하고, 다른 쪽에 인접하는 제1 전극 사이에서 다른 1개의 표시 셀을 구성하는 부기 1의 플라즈마 디스플레이 장치.
(부기 8)
교대로 정부 극성을 반전시킨 표시를 위한 서스테인 펄스를 상기 표시 셀에 공급하는 서스테인 회로를 더 갖는 부기 1의 플라즈마 디스플레이 장치.
(부기 9)
상기 표시 셀은 용량성 부하이고,
상기 용량성 부하의 일단에 표시를 위한 서스테인 펄스를 공급하는 서스테인 회로를 더 갖고,
상기 서스테인 회로는,
상기 용량성 부하의 일단에 접속 가능한 제1 신호 라인과,
상기 용량성 부하의 일단에 접속 가능한 제2 신호 라인과,
상기 제1 신호 라인 및 제1 전위 사이에 접속되는 제1 스위치와,
상기 제1 신호 라인 및 제2 전위 사이에 접속되는 제2 스위치와,
상기 제1 및 제2 신호 라인 사이에 접속되는 컨덴서와,
상기 제2 신호 라인 및 상기 제2 전위 사이에 접속되는 제3 스위치와,
상기 제1 및 제2 신호 라인 중 적어도 한 쪽과 상기 제2 전위 사이에 접속되는 코일 회로
를 갖는 부기 1의 플라즈마 디스플레이 장치.
(부기 10)
복수의 표시 셀에 의해 구성되고, 화상을 표시하기 위한 플라즈마 디스플레이 패널과,
상기 플라즈마 디스플레이 패널에 표시하는 화상에 따라 상기 표시 셀을 리세트하기 위한 리세트 전원 전압을 변화시키는 리세트 회로
를 갖고,
상기 화상은 복수의 필드로 구성되고, 그 각 필드는 계조 표시를 행하기 위해 가중치 부여된 복수의 서브필드로 구성되고,
상기 리세트 전원 전압의 상승 변화 시간은, 평균 서브필드 시간 이내인 플 라즈마 디스플레이 장치.
(부기 11)
상기 리세트 회로는, 표시율이 높은 화상을 표시할 때에는, 상기 리세트 전원 전압을 높게 하는 부기 10의 플라즈마 디스플레이 장치.
(부기 12)
상기 리세트 회로는, 상기 리세트 전원 전압에 기초하여 톱니 형상의 리세트 펄스를 생성하여 상기 표시 셀에 공급하는 부기 10의 플라즈마 디스플레이 장치.
(부기 13)
상기 리세트 전원 전압의 변화 범위는 20 V 이상인 부기 10의 플라즈마 디스플레이 장치.
(부기 14)
상기 플라즈마 디스플레이 패널은 복수의 제1 전극 및 복수의 제2 전극을 갖고,
상기 제1 전극 및 제2 전극은 교대로 병행하여 설치되고,
상기 제2 전극은, 한 쪽에 인접하는 제1 전극 사이에서 하나의 표시 셀을 구성하고, 다른 쪽에 인접하는 제1 전극 사이에서 다른 1개의 표시 셀을 구성하는 부기 10의 플라즈마 디스플레이 장치.
(부기 15)
교대로 정부 극성을 반전시킨 표시를 위한 서스테인 펄스를 상기 표시 셀에 공급하는 서스테인 회로를 더 갖는 부기 10의 플라즈마 디스플레이 장치.
(부기 16)
상기 표시 셀은 용량성 부하로서,
상기 용량성 부하의 일단에 표시를 위한 서스테인 펄스를 공급하는 서스테인 회로를 더 갖고,
상기 서스테인 회로는,
상기 용량성 부하의 일단에 접속 가능한 제1 신호 라인과,
상기 용량성 부하의 일단에 접속 가능한 제2 신호 라인과,
상기 제1 신호 라인 및 제1 전위 사이에 접속되는 제1 스위치와,
상기 제1 신호 라인 및 제2 전위 사이에 접속되는 제2 스위치와,
상기 제1 및 제2 신호 라인 사이에 접속되는 컨덴서와,
상기 제2 신호 라인 및 상기 제2 전위 사이에 접속되는 제3 스위치와,
상기 제1 및 제2 신호 라인 중 적어도 한 쪽과 상기 제2 전위 사이에 접속되는 코일 회로
를 갖는 부기 10의 플라즈마 디스플레이 장치.
(부기 17)
복수의 표시 셀에 의해 구성되고, 화상을 표시하기 위한 플라즈마 디스플레이 패널과,
상기 플라즈마 디스플레이 패널에 표시하는 화상에 따라 상기 표시 셀을 리세트하기 위한 리세트 전원 전압을 변화시키는 리세트 회로
를 갖고,
상기 리세트 전원 전압의 상승 변화 시간은, 1.6 ㎳ 이내인 플라즈마 디스플레이 장치.
(부기 18)
상기 리세트 회로는, 표시율이 높은 화상을 표시할 때에는, 상기 리세트 전원 전압을 높게 하는 부기 17의 플라즈마 디스플레이 장치.
(부기 19)
상기 리세트 회로는, 상기 리세트 전원 전압에 기초하여 톱니 형상의 리세트 펄스를 생성하여 상기 표시 셀에 공급하는 부기 17의 플라즈마 디스플레이 장치.
(부기 20)
상기 리세트 전원 전압의 변화 범위는 20 V 이상인 부기 17의 플라즈마 디스플레이 장치.
(부기 21)
상기 플라즈마 디스플레이 패널은 복수의 제1 전극 및 복수의 제2 전극을 갖고,
상기 제1 전극 및 제2 전극은 교대로 병행하여 설치되고,
상기 제2 전극은, 한 쪽에 인접하는 제1 전극 사이에서 1개의 표시 셀을 구성하고, 다른 쪽에 인접하는 제1 전극 사이에서 다른 1개의 표시 셀을 구성하는 부기 17의 플라즈마 디스플레이 장치.
(부기 22)
교대로 정부 극성을 반전시킨 표시를 위한 서스테인 펄스를 상기 표시 셀에 공급하는 서스테인 회로를 더 갖는 부기 17의 플라즈마 디스플레이 장치.
(부기 23)
상기 표시 셀은 용량성 부하이고,
상기 용량성 부하의 일단에 표시를 위한 서스테인 펄스를 공급하는 서스테인 회로를 더 갖고,
상기 서스테인 회로는,
상기 용량성 부하의 일단에 접속 가능한 제1 신호 라인과,
상기 용량성 부하의 일단에 접속 가능한 제2 신호 라인과,
상기 제1 신호 라인 및 제1 전위 사이에 접속되는 제1 스위치와,
상기 제1 신호 라인 및 제2 전위 사이에 접속되는 제2 스위치와,
상기 제1 및 제2 신호 라인 사이에 접속되는 컨덴서와,
상기 제2 신호 라인 및 상기 제2 전위 사이에 접속되는 제3 스위치와,
상기 제1 및 제2 신호 라인 중 적어도 한 쪽과 상기 제2 전위 사이에 접속되는 코일 회로
를 갖는 부기 17의 플라즈마 디스플레이 장치.
리세트 전원 전압의 상승 변화 시간을 하강 변화 시간보다도 짧게 하므로, 흑 표시 화상으로부터 백 표시 화상으로 변화할 때의 표시 화면의 깜박거림을 방지할 수 있다. 또한, 표시 화상에 따라 리세트 전원 전압을 변화시킴으로써, 통상 계조의 화면에서의 리세트 전원 전압을 낮게 할 수 있어, 콘트라스트의 개선을 도 모할 수 있다.

Claims (20)

  1. 복수의 표시 셀에 의해 구성되고, 화상을 표시하기 위한 플라즈마 디스플레이 패널과,
    상기 플라즈마 디스플레이 패널에 표시하는 화상에 따라 상기 표시 셀을 리세트하기 위한 리세트 전원 전압을 변화시키는 리세트 회로
    를 갖고,
    상기 리세트 전원 전압의 상승 변화 시간은, 그 하강 변화 시간보다도 짧은 플라즈마 디스플레이 장치.
  2. 제1항에 있어서,
    상기 화상은 복수의 필드로 구성되고, 그 각 필드는 계조 표시를 행하기 위해 가중치 부여된 복수의 서브필드로 구성되고,
    상기 상승 변화 시간은, 평균 서브필드 시간 이내인 플라즈마 디스플레이 장치.
  3. 제1항에 있어서,
    상기 상승 변화 시간은, 1.6 ㎳ 이내인 플라즈마 디스플레이 장치.
  4. 제1항에 있어서,
    상기 리세트 회로는 표시율이 높은 화상을 표시할 때에는, 상기 리세트 전원 전압을 높게 하는 플라즈마 디스플레이 장치.
  5. 제1항에 있어서,
    상기 리세트 회로는, 상기 리세트 전원 전압에 기초하여 톱니 형상의 리세트 펄스를 생성하여 상기 표시 셀에 공급하는 플라즈마 디스플레이 장치.
  6. 제1항에 있어서,
    상기 플라즈마 디스플레이 패널은 복수의 제1 전극 및 복수의 제2 전극을 갖고,
    상기 제1 전극 및 제2 전극은 교대로 병행하여 설치되고,
    상기 제2 전극은, 한 쪽에 인접하는 제1 전극 사이에서 1개의 표시 셀을 구성하고, 다른 쪽에 인접하는 제1 전극 사이에서 다른 1개의 표시 셀을 구성하는 플라즈마 디스플레이 장치.
  7. 제1항에 있어서,
    교대로 정부 극성을 반전시킨 표시를 위한 서스테인 펄스를 상기 표시 셀에 공급하는 서스테인 회로를 더 갖는 플라즈마 디스플레이 장치.
  8. 제1항에 있어서,
    상기 표시 셀은 용량성 부하이고,
    상기 용량성 부하의 일단에 표시를 위한 서스테인 펄스를 공급하는 서스테인 회로를 더 갖고,
    상기 서스테인 회로는,
    상기 용량성 부하의 일단에 접속 가능한 제1 신호 라인과,
    상기 용량성 부하의 일단에 접속 가능한 제2 신호 라인과,
    상기 제1 신호 라인 및 제1 전위 사이에 접속되는 제1 스위치와,
    상기 제1 신호 라인 및 제2 전위 사이에 접속되는 제2 스위치와,
    상기 제1 및 제2 신호 라인 사이에 접속되는 컨덴서와,
    상기 제2 신호 라인 및 상기 제2 전위 사이에 접속되는 제3 스위치와,
    상기 제1 및 제2 신호 라인 중 적어도 한 쪽과 상기 제2 전위 사이에 접속되는 코일 회로
    를 갖는 플라즈마 디스플레이 장치.
  9. 복수의 표시 셀에 의해 구성되고, 화상을 표시하기 위한 플라즈마 디스플레이 패널과,
    상기 플라즈마 디스플레이 패널에 표시하는 화상에 따라 상기 표시 셀을 리세트하기 위한 리세트 전원 전압을 변화시키는 리세트 회로
    를 갖고,
    상기 화상은 복수의 필드로 구성되고, 그 각 필드는 계조 표시를 행하기 위 해 가중치 부여된 복수의 서브필드로 구성되고,
    상기 리세트 전원 전압의 상승 변화 시간은, 평균 서브필드 시간 이내인 플라즈마 디스플레이 장치.
  10. 제9항에 있어서,
    상기 리세트 회로는, 표시율이 높은 화상을 표시할 때에는, 상기 리세트 전원 전압을 높게 하는 플라즈마 디스플레이 장치.
  11. 제9항에 있어서,
    상기 리세트 회로는, 상기 리세트 전원 전압에 기초하여 톱니 형상의 리세트 펄스를 생성하여 상기 표시 셀에 공급하는 플라즈마 디스플레이 장치.
  12. 제9항에 있어서,
    상기 플라즈마 디스플레이 패널은 복수의 제1 전극 및 복수의 제2 전극을 갖고,
    상기 제1 전극 및 제2 전극은 교대로 병행하여 설치되고,
    상기 제2 전극은, 한 쪽에 인접하는 제1 전극 사이에서 하나의 표시 셀을 구성하고, 다른 쪽에 인접하는 제1 전극 사이에서 다른 1개의 표시 셀을 구성하는 플라즈마 디스플레이 장치.
  13. 제9항에 있어서,
    교대로 정부 극성을 반전시킨 표시를 위한 서스테인 펄스를 상기 표시 셀에 공급하는 서스테인 회로를 더 갖는 플라즈마 디스플레이 장치.
  14. 제9항에 있어서,
    상기 표시 셀은 용량성 부하이고,
    상기 용량성 부하의 일단에 표시를 위한 서스테인 펄스를 공급하는 서스테인 회로를 더 갖고,
    상기 서스테인 회로는,
    상기 용량성 부하의 일단에 접속 가능한 제1 신호 라인과,
    상기 용량성 부하의 일단에 접속 가능한 제2 신호 라인과,
    상기 제1 신호 라인 및 제1 전위 사이에 접속되는 제1 스위치와,
    상기 제1 신호 라인 및 제2 전위 사이에 접속되는 제2 스위치와,
    상기 제1 및 제2 신호 라인 사이에 접속되는 컨덴서와,
    상기 제2 신호 라인 및 상기 제2 전위 사이에 접속되는 제3 스위치와,
    상기 제1 및 제2 신호 라인 중 적어도 한 쪽과 상기 제2 전위 사이에 접속되는 코일 회로
    를 갖는 플라즈마 디스플레이 장치.
  15. 복수의 표시 셀에 의해 구성되고, 화상을 표시하기 위한 플라즈마 디스플레 이 패널과,
    상기 플라즈마 디스플레이 패널에 표시하는 화상에 따라 상기 표시 셀을 리세트하기 위한 리세트 전원 전압을 변화시키는 리세트 회로
    를 갖고,
    상기 리세트 전원 전압의 상승 변화 시간은, 1.6 ㎳ 이내인 플라즈마 디스플레이 장치.
  16. 제15항에 있어서,
    상기 리세트 회로는, 표시율이 높은 화상을 표시할 때에는, 상기 리세트 전원 전압을 높게 하는 플라즈마 디스플레이 장치.
  17. 제15항에 있어서,
    상기 리세트 회로는, 상기 리세트 전원 전압에 기초하여 톱니 형상의 리세트 펄스를 생성하여 상기 표시 셀에 공급하는 플라즈마 디스플레이 장치.
  18. 제15항에 있어서,
    상기 플라즈마 디스플레이 패널은 복수의 제1 전극 및 복수의 제2 전극을 갖고,
    상기 제1 전극 및 제2 전극은 교대로 병행하여 설치되고,
    상기 제2 전극은, 한 쪽에 인접하는 제1 전극 사이에서 1개의 표시 셀을 구 성하고, 다른 쪽에 인접하는 제1 전극 사이에서 다른 1개의 표시 셀을 구성하는 플라즈마 디스플레이 장치.
  19. 제15항에 있어서,
    교대로 정부 극성을 반전시킨 표시를 위한 서스테인 펄스를 상기 표시 셀에 공급하는 서스테인 회로를 더 갖는 플라즈마 디스플레이 장치.
  20. 제15항에 있어서,
    상기 표시 셀은 용량성 부하이고,
    상기 용량성 부하의 일단에 표시를 위한 서스테인 펄스를 공급하는 서스테인 회로를 더 갖고,
    상기 서스테인 회로는,
    상기 용량성 부하의 일단에 접속 가능한 제1 신호 라인과,
    상기 용량성 부하의 일단에 접속 가능한 제2 신호 라인과,
    상기 제1 신호 라인 및 제1 전위 사이에 접속되는 제1 스위치와,
    상기 제1 신호 라인 및 제2 전위 사이에 접속되는 제2 스위치와,
    상기 제1 및 제2 신호 라인 사이에 접속되는 컨덴서와,
    상기 제2 신호 라인 및 상기 제2 전위 사이에 접속되는 제3 스위치와,
    상기 제1 및 제2 신호 라인 중 적어도 한 쪽과 상기 제2 전위 사이에 접속되는 코일 회로
    를 갖는 플라즈마 디스플레이 장치.
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