KR100729017B1 - Isolation structure method of making of of semiconductor device - Google Patents

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KR100729017B1
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이태훈
송재진
최정규
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주식회사 케이이씨
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Abstract

A method for manufacturing an isolation structure of a semiconductor device is provided to reduce remarkably the size of device, to omit a photolithography process for forming a buried layer and to prevent the generation of a leakage current through a lower portion of a trench by using an enhanced trench structure with a larger depth than that of the buried layer and a channel stopper formed at a bottom portion of the trench structure. A buried layer(20) is formed on a semiconductor substrate(10). An epitaxial layer(30) is formed on the buried layer. A first oxide layer(40) is formed on the epitaxial layer. A nitride layer is formed on the first oxide layer. A trench(60) is formed in the substrate. A channel stopper(70) is formed at a bottom portion of the trench by using a doping process. A second oxide layer(80) is formed at sidewalls and the bottom portion of the trench. A polysilicon region(90) is formed in the trench. An oxide layer(100) is formed on the polysilicon region. Then, the nitride layer is removed. The channel stopper is formed by performing an ion implantation through a photoresist pattern.

Description

반도체소자의 분리 구조 제조방법{Isolation structure method of making of of semiconductor device}Isolation structure method of making of of semiconductor device

도 1은 종래의 반도체소자의 분리 구조의 수직 단면도1 is a vertical cross-sectional view of a separation structure of a conventional semiconductor device

도 2는 본 발명의 일 실시예에 따른 반도체소자의 분리구조의 수직 단면도2 is a vertical cross-sectional view of an isolation structure of a semiconductor device according to an embodiment of the present invention.

도 3a 내지 도 3i는 본 발명의 일 실시예에 따른 반도체소자 분리구조의 제조방법을 순차적으로 도시한 수직 단면도3A to 3I are vertical cross-sectional views sequentially illustrating a method of manufacturing a semiconductor device isolation structure according to an embodiment of the present invention.

< 도면의 주요부분에 대한 부호의 설명 ><Description of Symbols for Major Parts of Drawings>

10 - 기판 20 - 매립층10-substrate 20-buried layer

30 - 에피택셜층 40 - 제 1산화막30-epitaxial layer 40-first oxide film

50 - 질화막 60 - 트렌치50-Nitride 60-Trench

70 - 채널 스탑퍼 80 - 제 2산화막70-Channel Stopper 80-Second Oxide

90 - 폴리실리콘 영역 100 - 제 3산화막90-polysilicon region 100-tertiary oxide film

본 발명은 반도체소자의 분리 구조 제조방법에 관한 것으로, 보다 상세하게는 반도체소자를 전기적으로 분리하기 위해 트렌치 분리(trench isolation) 방식을 사용하되, 트렌치의 깊이를 매립층(buried layer)보다 깊도록 형성하고 트렌치의 하부에 채널 스탑퍼(channel stopper)를 형성함으로써, 접합 분리(juction isolation) 방식에 비해 소자의 면적을 축소시키고 매립층 형성을 위한 사진식각공정을 생략할 수 있으며, 트렌치 하부를 통한 누설전류를 방지할 수 있는 반도체소자의 분리구조 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a separation structure of a semiconductor device, and more particularly, to use a trench isolation method to electrically isolate the semiconductor device, the depth of the trench is formed to be deeper than the buried layer In addition, by forming a channel stopper at the bottom of the trench, the area of the device can be reduced compared to the junction isolation method, and the photolithography process for forming the buried layer can be omitted, and the leakage current through the bottom of the trench can be omitted. It relates to a method for manufacturing a separation structure of a semiconductor device capable of preventing.

반도체소자들은 하나의 기판위에 다수개가 형성되며, 이들 각각의 반도체소자들은 서로간에 전기적으로 분리된다. 일반적인 소자분리방법으로는 LOCOS(Local Oxidation of Silicon) 방법과 접합 분리(juction isolation) 방법 등이 있다. A plurality of semiconductor devices are formed on one substrate, and each of these semiconductor devices is electrically separated from each other. Common device isolation methods include LOCOS (Local Oxidation of Silicon) and junction isolation.

LOCOS 방법에 따르면 반도체 기판 상의 전면에 산화막과 질화막을 순차적으로 형성한 후, 반도체 기판이 드러나도록 LOCOS가 형성될 영역의 질화막과 산화막을 순차적으로 식각한다. LOCOS가 형성될 영역의 질화막과 산화막이 제거되면 제거된 영역에 산화막을 성장시켜 LOCOS를 형성하게 된다. 상기 LOCOS 방식은 산화막이 성장하는 과정에서 수직 방향 뿐만 아니라 수평 방향으로도 확산 성장하게 되므로, 반도체 소자가 형성될 활성 영역이 좁아질 뿐만 아니라 평탄도가 저하되므로 사진식각 공정의 진행시에 포커스 에러(focus error)가 발생되는 등의 문제점이 발생하게 된다.According to the LOCOS method, the oxide film and the nitride film are sequentially formed on the entire surface of the semiconductor substrate, and the nitride film and the oxide film of the region where the LOCOS is to be formed are sequentially etched so that the semiconductor substrate is exposed. When the nitride film and the oxide film of the region where the LOCOS is to be formed are removed, the oxide film is grown in the removed region to form the LOCOS. In the LOCOS method, as the oxide film grows, the diffusion is grown not only in the vertical direction but also in the horizontal direction. As a result, the active region in which the semiconductor device is formed is not only narrowed, but also the flatness is reduced, so that a focus error ( problems such as focus error) occur.

한편, 접합 분리 방법에 따르면 에피택셜 영역에 고농도의 불순물을 주입, 확산시켜 PN 접합에 의한 소자 분리를 구현하게 된다. 이하에서는 편의상 P형 기판에 N형 에피택셜층이 형성된 경우(NPN형 쌍극성접합트랜지스터)를 예로 들어 설명한다. N형 에피택셜층 위에 소자 형성이 끝난 다음에 P형 분리영역에 네거티브(-) 전압을 걸어주면 역방향 바이어스에 의해 공핍층이 형성되어 전기적인 절연층으로 작용하게 된다. 상기 접합 분리 방법은 N형 에피택셜 영역에 고농도의 P형 소스(source)를 주입하고, 이를 확산시키게 된다. 이 경우 상기 P형 소스는 종방향으로 확산될 뿐만 아니라, 횡방향으로도 확산되므로 트랜지스터의 활성 영역(베이스 또는 컬렉터)과의 접합 부분에서 불량이 발생할 수 있다는 문제점이 있다. 이러한 불량이 방지되기 위해서는 분리 영역(isolation region)과 활성 영역(active region) 사이에 충분한 거리가 요구되므로, 소자 분리를 위한 면적이 증가하게 되어 전체적으로 소자의 면적이 증가된다는 문제점이 있다. 또한, 상기 접합 분리 방법은 P형 분리 영역과 N형 에피택셜층의 접합에 의해 소자간의 격리가 구현되기 때문에 PN접합의 내압이 소자의 내압을 결정하게 된다. 이렇게 되면 소자의 내압이 낮아지고, 심할 경우 절연 파괴에 의한 쇼트가 발생할 수도 있다는 문제점이 있다.On the other hand, according to the junction isolation method, a high concentration of impurities are implanted and diffused into the epitaxial region to implement device isolation by PN junction. Hereinafter, for convenience, a case where an N-type epitaxial layer is formed on a P-type substrate (NPN type bipolar junction transistor) will be described as an example. When the device is formed on the N-type epitaxial layer and a negative voltage is applied to the P-type isolation region, a depletion layer is formed by reverse biasing to act as an electrical insulating layer. The junction separation method injects a high concentration P-type source into the N-type epitaxial region and diffuses it. In this case, since the P-type source is not only diffused in the longitudinal direction but also in the transverse direction, there is a problem that a defect may occur in the junction portion with the active region (base or collector) of the transistor. In order to prevent such a defect, since a sufficient distance is required between an isolation region and an active region, there is a problem that an area for device isolation is increased, thereby increasing the area of the device as a whole. Further, in the junction isolation method, isolation between devices is realized by the junction of the P-type isolation region and the N-type epitaxial layer, so that the breakdown voltage of the PN junction determines the breakdown voltage of the device. As a result, the breakdown voltage of the device may be lowered, and in some cases, a short circuit may occur due to dielectric breakdown.

이를 개선하기 위하여 P형 기판과 N형 에피택셜층 사이에 고농도의 P형 매립층이 형성된 구조가 제안되고 있다. 이러한 구조가 도 1에 나타나 있다.In order to improve this, a structure in which a high concentration of a P-type buried layer is formed between a P-type substrate and an N-type epitaxial layer has been proposed. This structure is shown in FIG.

도시된 바와 같이 P형 기판(10')의 상부에 N+ 매립층(20')이 형성되고, 상기 매립층(20')의 상부에 N형 에피택셜층(30')의 성장이 이루어진다. 상기 에피택셜층(30')의 상부에는 제 1산화막(40')이 형성된다. 한편, 상기 기판(10')과 에피택셜층(30') 사이에는 고농도의 P+ 매립층(50')이 형성되며, 상기 P+ 매립층(50')의 상부에는 P형 분리영역(60')이 형성된다. 상기 P+ 매립층(50')은 상기 P형 분리영역(60')과 종방향으로 형성되어 저항을 낮추기 위해 형성된다. 그러나, 이 경우에도 횡방향으로의 확산이 발생하게 되므로 소자의 면적 감소 효과가 크지 않으며, 또한 P+ 매립층(50')이 형성되기 위해 별도의 사진식각공정이 요구된다는 문제점이 있다.As shown, an N + buried layer 20 'is formed on the P-type substrate 10', and an N-type epitaxial layer 30 'is grown on the buried layer 20'. A first oxide film 40 'is formed on the epitaxial layer 30'. Meanwhile, a high concentration P + buried layer 50 'is formed between the substrate 10' and the epitaxial layer 30 ', and a P-type isolation region 60' is formed on the P + buried layer 50 '. do. The P + buried layer 50 'is formed in the longitudinal direction with the P-type isolation region 60' to reduce resistance. However, even in this case, since the diffusion occurs in the lateral direction, the area reduction effect of the device is not large, and there is a problem that a separate photolithography process is required to form the P + buried layer 50 '.

본 발명은 상기의 문제점을 해결하기 위하여 안출된 것으로, 특히 반도체소자를 전기적으로 분리하기 위해 트렌치 분리(trench isolation) 방식을 사용하되, 트렌치의 깊이를 매립층(buried layer)보다 깊도록 형성하고 트렌치의 하부에 채널 스탑퍼(channel stopper)를 형성함으로써, 접합 분리(juction isolation) 방식에 비해 소자의 면적을 축소시키고 매립층 형성을 위한 사진식각공정을 생략할 수 있으며, 트렌치 하부를 통한 누설전류를 방지할 수 있는 반도체소자의 분리구조 제조방법을 제공하는 데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and in particular, a trench isolation method is used to electrically isolate a semiconductor device, but the trench is formed deeper than a buried layer, and By forming a channel stopper at the bottom, the area of the device can be reduced and the photolithography process for forming the buried layer can be omitted, compared to the junction isolation method, and the leakage current through the bottom of the trench can be prevented. It is an object of the present invention to provide a method for manufacturing a separate structure of a semiconductor device.

상기와 같은 과제를 해결하기 위하여 안출된 본 발명의 반도체소자의 분리구조는 반도체 기판; 상기 반도체 기판에 형성되어 저면과 측면을 구비하며, 상기 저면은 상기 반도체 기판의 내부에 위치하도록 형성된 트렌치; 상기 트렌치의 저면과 측면에 형성된 산화막; 상기 트렌치의 내부에 충진된 폴리실리콘 영역; 및 상기 트렌치의 하부에 형성된 채널 스탑퍼를 포함하여 이루어지는 것을 특징으로 한다.In order to solve the above problems, the isolation structure of the semiconductor device of the present invention is a semiconductor substrate; A trench formed in the semiconductor substrate, the trench having a bottom surface and a side surface, the bottom surface being positioned inside the semiconductor substrate; An oxide film formed on the bottom and side surfaces of the trench; A polysilicon region filled in the trench; And a channel stopper formed under the trench.

또한, 상기 반도체 기판의 상부에는 매립층(buried layer)과 에피택셜층(epitaxial layer)이 순차적으로 형성될 수 있다. 또한, 상기 매립층은 상기 트렌치의 측면의 일부와 서로 접하도록 형성될 수 있다.In addition, a buried layer and an epitaxial layer may be sequentially formed on the semiconductor substrate. In addition, the buried layer may be formed to be in contact with each other a portion of the side of the trench.

또한, 상기 트렌치는 측면과 저면의 연결 부위가 곡면으로 형성되는 것이 바 람직하다.In addition, the trench is preferably formed in the connection surface of the side surface and the bottom surface.

또한, 본 발명에 따른 반도체소자 분리구조의 제조방법은 반도체기판의 상부에 매립층을 형성하는 매립층 형성단계; 상기 매립층의 상부에 에피택셜층을 형성하는 에피택셜층 형성단계; 상기 에피택셜층의 상부에 제 1산화막을 형성하는 제 1산화막 형성단계; 상기 산화막의 상부에 질화막을 형성하는 질화막 형성단계; 측면과 저면을 구비하며 상기 저면이 상기 반도체 기판의 내부에 위치하도록 트렌치를 형성하는 트렌치 형성단계; 상기 트렌치의 하부에 불순물을 도핑하여 채널 스탑퍼(channel stopper)를 형성하는 채널 스탑퍼 형성단계; 상기 트렌치의 측면과 저면에 제 2산화막을 형성하는 제 2산화막 형성단계; 상기 트렌치의 내부에 폴리실리콘 영역을 증착시키는 폴리실리콘 영역 형성단계; 상기 폴리실리콘 영역의 상부에 제 3산화막을 형성하는 제 3산화막 형성단계; 및 상기 질화막을 제거하는 질화막 제거단계를 포함하여 이루어지는 것을 특징으로 한다.In addition, the method for manufacturing a semiconductor device isolation structure according to the present invention comprises a buried layer forming step of forming a buried layer on top of the semiconductor substrate; An epitaxial layer forming step of forming an epitaxial layer on the buried layer; Forming a first oxide film on the epitaxial layer; A nitride film forming step of forming a nitride film on the oxide film; A trench forming step having a side surface and a bottom surface and forming a trench such that the bottom surface is located inside the semiconductor substrate; Forming a channel stopper by doping impurities in the lower portion of the trench to form a channel stopper; Forming a second oxide film on the side and bottom of the trench; A polysilicon region forming step of depositing a polysilicon region in the trench; A third oxide film forming step of forming a third oxide film on the polysilicon region; And a nitride film removing step of removing the nitride film.

또한, 본 발명에 따른 반도체소자 분리구조의 제조방법에 의하면 상기 반도체기판은 P형, 상기 매립층은 N+형, 상기 에피택셜층은 N형, 상기 채널 스탑퍼는 P+형이 되도록 이루어질 수 있다.In addition, according to the method of manufacturing a semiconductor device isolation structure according to the present invention, the semiconductor substrate may be made of P type, the buried layer is N + type, the epitaxial layer is N type, and the channel stopper is P + type.

또한, 상기 질화막 형성단계는 감압 화학기상증착(LP-CVD) 방식으로 이루어질 수 있다. 또한, 상기 질화막 제거단계는 인산을 끓여 제거하는 습식 방식으로 이루어지는 것이 바람직하다.In addition, the nitride film forming step may be performed by a reduced pressure chemical vapor deposition (LP-CVD) method. In addition, the nitride film removing step is preferably made of a wet method to boil off the phosphoric acid.

또한, 상기 채널 스탑퍼 형성단계는 상기 트렌치 형성단계에서 패터닝된 포토레지스터(photoresistor)층을 통해 이온 주입 방식으로 이루어지는 것이 바람직 하다.In addition, the channel stopper forming step may be performed by an ion implantation method through a photoresistor layer patterned in the trench forming step.

이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명하기로 한다. 이하에서는 편의상 NPN형 쌍극성접합트랜지스터(Bipolar Junction Transistor;이하, BJT라 한다)에서 분리구조가 형성된 것을 예로 들어 설명한다. 그러나, 본 발명은 PNP형 BJT에도 적용될 수 있으며, 또한 전계효과트랜지스터(Field Effect Transistor;FET)에도 적용될 수 있음은 물론이다. 따라서, 본 발명은 이하에서 설명하는 트랜지스터 구조에 한정되지 않음을 밝혀 둔다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Hereinafter, for convenience, an isolation structure is formed in an NPN type bipolar junction transistor (hereinafter referred to as BJT) as an example. However, the present invention can be applied to a PNP type BJT, and also can be applied to a field effect transistor (FET). Therefore, it should be noted that the present invention is not limited to the transistor structure described below.

도 2는 본 발명의 일 실시예에 따른 반도체소자의 분리구조의 수직 단면도를 나타낸다. 여기서, 본 발명에 의한 반도체소자의 분리구조를 도시한 모든 도면은 일정한 비율로 축척된 것은 아니며, 단면도에서는 비록 서로 분리된 두 개의 트랜지스터가 도시되어 있지만, 이러한 트랜지스터는 수십~수만개가 하나의 반도체 다이에 형성될 수 있음은 물론이다.2 is a vertical cross-sectional view of an isolation structure of a semiconductor device according to an embodiment of the present invention. Here, not all the drawings showing the isolation structure of the semiconductor device according to the present invention are to scale, but two transistors separated from each other are shown in the cross-sectional view. Of course it can be formed in.

먼저, 본 발명의 일 실시예에 따른 반도체소자의 분리구조는, 도 2를 참조하면, P형 기판(10)과, 상기 기판(10)의 상부에 형성된 N+ 매립층(20)과, 상기 N+ 매립층(20)의 상부에 형성된 N형 에피택셜층(30)과, 상기 에피택셜층(30)의 상부에 형성된 제 1산화막(40)과, 측면과 저면을 구비하며 저면이 상기 기판(10)의 내부에 위치하도록 형성된 트렌치(60)와, 상기 트렌치(60)의 하부에 형성된 채널 스탑퍼(70)와, 상기 트렌치(60)의 측면과 저면에 형성된 제 2산화막(80)과, 상기 트렌치(60)의 내부에 충진된 폴리실리콘 영역(90) 및 상기 폴리실리콘 영역(90)의 상부에 형성된 제 3산화막(100)을 포함하여 형성된다. 또한, 본 발명의 일 실시예에 따른 반도체소자의 분리구조는 이후에 상기 에피택셜층(30)에 형성될 N++영역(이미터), P-영역(베이스) 및 N+영역(컬렉터)(이상, 도시되지 않음)을 더 포함하여 형성된다.First, referring to FIG. 2, a separation structure of a semiconductor device according to an embodiment of the present disclosure may include a P-type substrate 10, an N + buried layer 20 formed on the substrate 10, and the N + buried layer. An n-type epitaxial layer 30 formed on the upper portion of the upper surface 20, a first oxide film 40 formed on the epitaxial layer 30, a side surface and a bottom surface, and a bottom surface of the substrate 10. A trench 60 formed therein, a channel stopper 70 formed below the trench 60, a second oxide film 80 formed on side and bottom surfaces of the trench 60, and the trench ( The polysilicon region 90 filled in the inside of the 60 and the third oxide film 100 formed on the polysilicon region 90 are formed. In addition, the isolation structure of the semiconductor device according to the embodiment of the present invention is an N + + region (emitter), a P- region (base) and an N + region (collector) to be formed in the epitaxial layer 30 (above, And not shown).

상기 기판(10)은 통상의 P형 반도체기판(PNP형에서는 N형)일 수 있으며, 상기 반도체소자 분리구조의 최저면에 형성된다. 주지된 바와 같이 P형 기판은 단결정봉 형성시 P형 불순물을 넣어 만들어진다.The substrate 10 may be a conventional P-type semiconductor substrate (N-type in the PNP type), and is formed on the lowest surface of the semiconductor device isolation structure. As is well known, a P-type substrate is made by inserting P-type impurities in forming a single crystal rod.

상기 N+ 매립층(20)은 상기 기판(10)의 상부에 형성되며, 상기 트렌치(60)의 측면의 일부에 접하도록 형성된다. 상기 N+ 매립층(20)은 트랜지스터의 저항을 줄이기 위해 고농도의 N형 불순물을 확산시킴으로써 형성된다. 주지된 바와 같이 N+ 매립층(20)은 SiO2 막이 선택적으로 제거된 영역에 안티몬(Sb)과 같은 N형 불순물을 웨이퍼 상에 고온 분위기에서 침적(deposition)시킨 후, 확산로(diffusion furnace) 내에서 고온의 열을 가하여 드라이브인(drive-in) 시킴으로써 형성된다. 상기 N+ 매립층(20)이 형성된 후 상기 트렌치(60)가 기판(10) 내부까지 형성되므로, 상기 N+ 매립층(20)이 형성되기 위해 별도의 사진식각 공정이 필요치 않다. 따라서, 공정의 단순화가 가능하게 된다.The N + buried layer 20 is formed on the substrate 10 and is in contact with a portion of the side surface of the trench 60. The N + buried layer 20 is formed by diffusing a high concentration of N-type impurities to reduce the resistance of the transistor. As is well known, the N + buried layer 20 deposits an N-type impurity such as antimony (Sb) on a wafer in a high temperature atmosphere in a region where the SiO 2 film has been selectively removed, and then in a diffusion furnace. It is formed by drive-in with application of high temperature heat. Since the trench 60 is formed up to the inside of the substrate 10 after the N + buried layer 20 is formed, a separate photolithography process is not required to form the N + buried layer 20. Thus, the process can be simplified.

상기 에피택셜층(30)은 상기 N+ 매립층(20)의 상부에 N형으로 형성된다. 주지된 바와 같이 N형 에피택셜층(30)은 상기 N+ 매립층(20) 위에 N형 불순물 가스와 실리콘 가스 등을 함께 주입하여 성장시킨 것이다. 상기 에피택셜층(30)은 실제로 소자가 동작하는 활성 영역으로, 상기 기판(10)과 결정조직이 연속적이며 전체가 하나의 완전한 단결정을 이루게 된다.The epitaxial layer 30 is formed in an N type on the N + buried layer 20. As is well known, the N-type epitaxial layer 30 is grown by injecting N-type impurity gas and silicon gas together on the N + buried layer 20. The epitaxial layer 30 is an active region in which the device actually operates, and the substrate 10 and the crystal structure are continuous, and the whole forms a single single crystal.

상기 제 1산화막(40)은 상기 에피택셜층(30)의 상부에 형성되며, 각각의 개별소자를 전기적으로 격리시키기 위한 분리 영역을 정의하기 위해 형성된다.The first oxide film 40 is formed on the epitaxial layer 30 to define an isolation region for electrically isolating each individual device.

상기 트렌치(60)는 상기 제 1산화막(40), 에피택셜층(30') 및 기판(10)에 일정 깊이로 형성되어 있다. 이 때, 상기 트렌치(60)는 상기 제 1산화막(40), 에피택셜층(30') 및 기판(10)을 상하 방향으로 절단하는 형태의 측면과, N+ 매립층(20)의 확산깊이보다 깊은 깊이로 상기 기판(10)에 대략 수평하게 형성된 저면을 포함하여이루어져 있다. 또한, 상기 트렌치(60)는 측면과 저면의 연결 부위가 부드러운 곡면으로 형성되는 것이 바람직하다. 상기 트렌치(60)의 측면과 저면의 연결 부위가 날카롭게 형성되면 그 부분에 전기장이 집중되어 얇은 제 2산화막(80)의 절연이 쉽게 파손될 수 있다. 이를 방지하기 위해 상기 트렌치(60)의 측면과 저면의 연결 부위는 부드러운 곡면으로 형성된다.The trench 60 is formed in the first oxide film 40, the epitaxial layer 30 ′ and the substrate 10 to a predetermined depth. In this case, the trench 60 may have a side surface in which the first oxide film 40, the epitaxial layer 30 ′, and the substrate 10 are cut in the vertical direction, and deeper than the diffusion depth of the N + buried layer 20. It comprises a bottom surface formed approximately horizontally on the substrate 10 to a depth. In addition, the trench 60 is preferably formed in the connection surface of the side and the bottom is a smooth curved surface. When the connection portion between the side surface and the bottom surface of the trench 60 is sharply formed, an electric field is concentrated in the portion, and insulation of the thin second oxide layer 80 may be easily broken. In order to prevent this, the connection portion between the side and bottom of the trench 60 is formed to have a smooth curved surface.

상기 채널 스탑퍼(70)는 상기 트렌치(60)의 하부에 형성된다. 이 때, 상기 채널 스탑퍼(70)는 고농도의 P형 불순물이 이온 주입되어 형성될 수 있으며, 다만 여기서 상기 채널 스탑퍼(70)의 형성방법을 한정하는 것은 아니다. 소자 격리를 위해 트렌치 내부에 산화막을 성장시킬 경우 기판과 산화막 사이에 불순물의 재분포에 의한 저농도 영역이 형성되고, 이를 통한 누설전류가 발생할 수 있다. 상기 채널 스탑퍼(70)는 트렌치(60) 하부에 고농도의 P형으로 형성되어 소자간 누설 전류의 흐름을 방지하게 된다.The channel stopper 70 is formed under the trench 60. In this case, the channel stopper 70 may be formed by ion implantation of a high concentration of P-type impurities, but the method of forming the channel stopper 70 is not limited thereto. When the oxide film is grown inside the trench for device isolation, a low concentration region is formed between the substrate and the oxide film by redistribution of impurities, and a leakage current may be generated. The channel stopper 70 is formed in a high concentration P-type under the trench 60 to prevent the leakage current between the elements.

상기 제 2산화막(80)은 상기 트렌치(60)의 측면과 저면에 형성된다. 상기 트 렌치(60)의 내부는 소자간 격리를 위하여 절연막으로 채워져야 하며, 상기 제 2산화막(80)은 상기 폴리실리콘 영역(90)과 함께 이중막을 형성하여 절연성을 향상시키게 된다. 상기 제 2산화막(80)도 상기 트렌치(60)의 경우와 마찬가지로 측면과 저면의 연결 부위가 부드러운 곡면으로 형성되는 것이 바람직하다. 상기 곡면은 이미 트렌치(60)에 형성되어 있으므로, 제 2산화막(80)의 곡면은 형성이 비교적 용이하게 이루어질 수 있다.The second oxide film 80 is formed on side and bottom surfaces of the trench 60. The inside of the twister 60 must be filled with an insulating film for isolation between devices, and the second oxide film 80 forms a double film together with the polysilicon region 90 to improve insulation. As in the case of the trench 60, the second oxide layer 80 may be formed to have a smooth curved surface at a connection portion between the side surface and the bottom surface. Since the curved surface is already formed in the trench 60, the curved surface of the second oxide film 80 may be formed relatively easily.

상기 폴리실리콘 영역(90)은 상기 트렌치(60)의 내부에 충진된다. 상기 폴리실리콘 영역(90)은 상기 제 2산화막(80)과 함께 이중막을 형성하게 된다. 즉, 트렌치(60) 내부가 제 2산화막(80)으로만 채워질 경우 응력 파괴에 의해 소자 특성이 저하될 우려가 있으며, 내부에 결함이 형성될 수도 있다. 따라서, 상기 폴리실리콘 영역(90)은 제 2산화막(80)에 추가로 형성됨으로서 내부의 결함을 없애고 응력에 의한 영향을 최소화하게 된다.The polysilicon region 90 is filled in the trench 60. The polysilicon region 90 forms a double layer together with the second oxide layer 80. That is, when the inside of the trench 60 is filled only with the second oxide film 80, there is a fear that the device characteristics may be degraded due to stress breakdown, and defects may be formed therein. Therefore, the polysilicon region 90 is additionally formed in the second oxide film 80 to eliminate internal defects and to minimize the influence of stress.

상기 제 3산화막(100)은 상기 폴리실리콘 영역(90)의 상부를 덮도록 형성된다. 상기 제 3산화막(100)은 이미터, 베이스 및 컬렉터의 소자 영역에 형성된 제 1산화막(40)과 대략 동일면을 이루도록 형성될 수 있다.The third oxide film 100 is formed to cover the upper portion of the polysilicon region 90. The third oxide film 100 may be formed to have substantially the same surface as the first oxide film 40 formed in the device regions of the emitter, the base, and the collector.

도시되지 않았으나, 상기 에피택셜층(30)의 상부에는 N++영역(이미터), P-영역(베이스) 및 N+영역(컬렉터)이 형성되어 소자 영역을 형성하게 된다.Although not shown, an N ++ region (emitter), a P-region (base) and an N + region (collector) are formed on the epitaxial layer 30 to form a device region.

다음으로, 본 발명의 일 실시예에 따른 반도체 소자 분리구조의 제조방법에 대해 설명한다. Next, a method of manufacturing a semiconductor device isolation structure according to an embodiment of the present invention will be described.

도 3a 내지 도 3i는 본 발명의 일 실시예에 따른 반도체소자 분리구조의 제조방법을 순차적으로 도시한 수직 단면도를 나타낸다.3A to 3I illustrate vertical cross-sectional views sequentially illustrating a method of manufacturing a semiconductor device isolation structure according to an embodiment of the present invention.

본 발명의 일 실시예에 따른 반도체소자 분리구조의 제조방법은, 도 3a 내지 도 3i를 참조하면, 매립층(20) 형성단계(도 3a)와, 에피택셜층(30) 형성단계(도 3b)와, 제 1산화막(40) 및 질화막(50) 형성단계(도 3c)와, 트렌치(60) 형성단계(도 3d)와, 채널 스탑퍼(70) 형성단계(도 3e)와, 제 2산화막(80) 형성단계(도 3f)와, 폴리실리콘 영역(90) 형성단계(도 3g)와, 제 3산화막(100) 형성단계(도 3h) 및 질화막(50) 제거단계(도 3i)를 포함하여 이루어진다. 또한, 도시되지 않았으나, 상기 질화막(50) 제거단계 이후에는 소자 영역에 이미터, 베이스 및 컬렉터가 형성됨은 물론이다.In the method of manufacturing a semiconductor device isolation structure according to an embodiment of the present invention, referring to FIGS. 3A to 3I, a buried layer 20 forming step (FIG. 3A) and an epitaxial layer 30 forming step (FIG. 3B) are described. And forming the first oxide film 40 and the nitride film 50 (FIG. 3C), forming the trench 60 (FIG. 3D), forming the channel stopper 70 (FIG. 3E), and forming the second oxide film. (80) forming step (FIG. 3F), forming a polysilicon region 90 (FIG. 3G), forming a third oxide film 100 (FIG. 3H) and removing the nitride film 50 (FIG. 3I). It is done by In addition, although not shown, the emitter, the base, and the collector are formed in the device region after the nitride film 50 is removed.

상기 매립층(20) 형성단계는, 도 3a를 참조하면, 통상의 P형 반도체기판(10)을 준비하고 N+형 불순물을 확산시키는 과정이다. 상기 매립층(20) 형성단계는 불순물을 웨이퍼 위에 얹어 놓는 열침적(thermal pre-deposition) 과정 또는 상온에서 불순물을 이온주입하는 과정과, 불순물의 농도, 실리콘과의 접합깊이 및 산화막의 성장두께를 조절하기 위한 드라이브인(drive-in) 과정으로 나누어지는 것이 보통이다. 상기 트렌치(60) 형성단계에서 트렌치(60)가 에피택셜층(30)을 거쳐 기판(10)에까지 이르는 깊이로 형성되므로, 상기 매립층(20) 형성단계에서는 패턴 형성을 위한 별도의 사진식각 공정이 불필요하다. 또한, 도 1의 종래 기술과 같이 N형 매립층(20')과 P형 매립층(50') 모두를 형성하는 경우에 비하여 2단계의 사진식각 공정이 삭제될 수 있으므로, 공정이 현저하게 단순화될 수 있다.Referring to FIG. 3A, the buried layer 20 is formed by preparing a conventional P-type semiconductor substrate 10 and diffusing N + type impurities. The buried layer 20 may be formed by a thermal pre-deposition process for placing impurities on a wafer or ion implantation of impurities at room temperature, controlling the concentration of impurities, the junction depth with silicon, and the growth thickness of an oxide film. It is usually broken down into a drive-in process. In the forming of the trench 60, the trench 60 is formed to a depth from the epitaxial layer 30 to the substrate 10. In the forming of the buried layer 20, a separate photolithography process for pattern formation is performed. It is unnecessary. In addition, as compared with the case of forming both the N-type buried layer 20 'and the P-type buried layer 50' as in the prior art of FIG. 1, the two-step photolithography process may be eliminated, so that the process may be significantly simplified. have.

상기 에피택셜층(30) 형성단계는, 도 3b를 참조하면, 상기 N+ 매립층(20)의 상부에 통상의 에피택셜 방법으로 N형 에피택셜층을 형성하는 과정이다. 상기 에피택셜층(30)은 대기압 화학기상증착(Atmospheric Pressure Chemical Vapor Deposition;APCVD)법에 의해 성장될 수 있으며, 다만 여기서 상기 에피택셜층(30)의 성장방법을 한정하는 것은 아니다. Referring to FIG. 3B, the epitaxial layer 30 is formed by forming an N-type epitaxial layer on the N + buried layer 20 by a conventional epitaxial method. The epitaxial layer 30 may be grown by Atmospheric Pressure Chemical Vapor Deposition (APCVD), but the method of growing the epitaxial layer 30 is not limited thereto.

상기 제 1산화막(40) 및 질화막(50) 형성단계는, 도 3c를 참조하면, 상기 에피택셜층(30)의 상부에 제 1산화막(40)을 형성하고, 이어서 상기 제 1산화막(40)의 상부에 질화막(50)을 형성하는 단계이다. 상기 제 1산화막(40) 형성단계는 각각의 개별소자를 전기적으로 격리시키기 위한 분리 영역을 정의하기 위해 산화막을 성장시키는 과정이다. 상기 제 1산화막(40) 형성단계는 전기로 내에 웨이퍼를 넣고 산소 가스 또는 산소와 수증기의 혼합체 분위기에서 고온으로 가열하여 웨이퍼의 표면에 실리콘의 산화막을 형성시키는 열산화막 방식으로 이루어질 수 있으며, 다만 여기서 상기 제 1산화막(40)의 형성방법을 한정하는 것은 아니다. 또한, 상기 질화막(50)은 Si3N4 로 이루어질 수 있으며, 다만 여기서 상기 질화막(50)의 재질을 한정하는 것은 아니다. 상기 질화막(50)은 감압 화학기상증착(LP-CVD)장비와 같은 통상의 장비를 이용해 형성될 수 있으며, 다만 여기서 상기 질화막(50)의 형성방법을 한정하는 것은 아니다. 상기 질화막(50)은 트렌치(60)를 형성하기 위한 실리콘 에칭 공정에서 트렌치(60) 이외의 영역을 건식 식각으로부터 보호하기 위한 마스크(mask) 역할을 하게 된다.In the forming of the first oxide film 40 and the nitride film 50, referring to FIG. 3C, the first oxide film 40 is formed on the epitaxial layer 30, and then the first oxide film 40 is formed. Forming the nitride film 50 on the top of the. The forming of the first oxide film 40 is a process of growing an oxide film to define an isolation region for electrically isolating each individual device. The forming of the first oxide film 40 may be performed by a thermal oxidation method in which a wafer is placed in an electric furnace and heated at a high temperature in a mixed atmosphere of oxygen gas or oxygen and water vapor to form an oxide film of silicon on the surface of the wafer. The method of forming the first oxide film 40 is not limited. In addition, the nitride film 50 may be formed of Si 3 N 4 , but the material of the nitride film 50 is not limited thereto. The nitride film 50 may be formed using conventional equipment such as reduced pressure chemical vapor deposition (LP-CVD) equipment, but the method of forming the nitride film 50 is not limited thereto. The nitride film 50 serves as a mask for protecting a region other than the trench 60 from dry etching in the silicon etching process for forming the trench 60.

상기 트렌치(60) 형성단계는, 도 3d를 참조하면, 측면과 저면을 구비하며 저면이 상기 기판(10) 내에 위치하는 트렌치(60)를 형성하는 단계이다. 상기 트렌치(60) 형성단계에서는 사진식각 공정을 통해 상기 트렌치(60)가 형성될 영역을 상기 질화막(50) 및 제 1산화막(40)에 정의하고, 건식식각 공정에 의해 대략 요홈 형상의 트렌치(60)를 형성하게 된다. 종래의 트렌치 분리구조에서는 산화막 또는 질화막 자체가 트렌치 식각을 위한 마스크층(masking layer)으로 사용되었으나, 본 발명에서는 포토레지스터층이 그대로 마스크층으로 사용된다. 그 결과, 이후의 채널 스탑퍼(70) 형성단계에서 별도의 마스크층이 형성될 필요가 없이 트렌치의 식각시 사용된 포토레지스터층이 그대로 임플란트 마스크층(implant masking layer)으로 활용된다. 따라서, 공정이 단순화될 수 있다. 또한, 상기 포토레지스터층이 질화막(50)과 제 1산화막(40)을 보호함으로써, 이후의 소자 형성 공정에서 산화막의 재성장이 불필요하므로 공정이 단축될 수 있다.Referring to FIG. 3D, the trench 60 forming step includes forming a trench 60 having a side surface and a bottom surface and having a bottom surface located in the substrate 10. In the trench 60 forming step, a region in which the trench 60 is to be formed is defined in the nitride film 50 and the first oxide film 40 through a photolithography process, and a trench having a roughly groove shape by a dry etching process ( 60). In the conventional trench isolation structure, the oxide film or the nitride film itself is used as a masking layer for trench etching, but in the present invention, the photoresist layer is used as the mask layer. As a result, the photoresist layer used in etching the trench is used as an implant masking layer without the need for a separate mask layer to be formed in the subsequent channel stopper 70 forming step. Thus, the process can be simplified. In addition, since the photoresist layer protects the nitride film 50 and the first oxide film 40, the process may be shortened since the oxide film is not regrown in a subsequent device formation process.

상기 채널 스탑퍼(70) 형성단계는, 도 3e를 참조하면, 상기 트렌치(60)의 하부에 불순물을 도핑하여 채널 스탑퍼(70)를 형성하는 과정이다. 상기 불순물의 종류 및 농도는 P+일 수 있으며, 불순물의 도핑은 이온 주입 방식으로 이루어질 수 있다. 이후에 트렌치(60) 내부에 제 2산화막(80)이 형성되면 기판(10)과 제 2산화막(80) 사이에 불순물의 재분포가 일어나게 된다. 그에 따라, 저농도 영역이 형성되며, 이를 통한 누설 전류가 발생할 수 있게 된다. 상기 채널 스탑퍼(70)는 제 2산화막(80)과 트렌치(60)의 하부에 P+형으로 형성되어 소자간 누설 전류의 흐름을 방지하는 역할을 하게 된다. 또한, 상기 채널 스탑퍼(70) 형성단계는 상기 트렌치 (60) 형성단계에서 패터닝된 포토레이스터층이 그대로 사용되어 이온 주입에 의해 형성되므로, 공정이 단순화될 수 있다.Referring to FIG. 3E, the channel stopper 70 may be formed by doping impurities in the lower portion of the trench 60 to form the channel stopper 70. The type and concentration of the impurity may be P +, and the doping of the impurity may be performed by ion implantation. Subsequently, when the second oxide film 80 is formed in the trench 60, redistribution of impurities occurs between the substrate 10 and the second oxide film 80. As a result, a low concentration region is formed, through which leakage current can occur. The channel stopper 70 is formed in a P + type under the second oxide film 80 and the trench 60 to prevent the leakage current between the devices. In addition, since the channel stopper 70 is formed by ion implantation using the photo raster layer patterned in the trench 60 forming step as it is, the process can be simplified.

상기 제 2산화막(80) 형성단계는, 도 3f를 참조하면, 트렌치(60)의 측면과 저면에 제 2산화막(80)을 형성하는 과정이다. 상기 제 2산화막(80) 형성단계도 제 1산화막(40) 형성단계와 마찬가지로 열산화막 방식으로 형성될 수 있다. 상기 트렌치(60) 형성단계에서 식각된 트렌치(60)는 소자간 격리를 위해 절연막으로 채워져야 하며, 그 1단계로서 트렌치(60)의 내부에 제 2산화막(80)이 형성된다. 상기 제 1산화막(40) 상에 형성된 질화막(50)은 상기 제 2산화막(80)의 형성시 제 1산화막(40)의 두께 변화를 방지하여, 이후의 공정에서 초기에 형성된 제 1산화막(40)이 그대로 사용될 수 있도록 한다.Referring to FIG. 3F, the forming of the second oxide film 80 is a process of forming the second oxide film 80 on the side and bottom of the trench 60. The forming step of the second oxide film 80 may be formed in a thermal oxidation method similar to the forming step of the first oxide film 40. The trench 60 etched in the trench 60 forming step should be filled with an insulating film for isolation between devices, and as a first step, a second oxide film 80 is formed inside the trench 60. The nitride film 50 formed on the first oxide film 40 prevents the thickness change of the first oxide film 40 when the second oxide film 80 is formed, so that the first oxide film 40 initially formed in a subsequent process is performed. ) Can be used as is.

상기 폴리실리콘 영역(90) 형성단계는, 도 3g를 참조하면, 상기 트렌치(60)의 내부에 폴리실리콘 영역(90)을 증착시키는 과정이다. 상기 폴리실리콘 영역(90) 형성단계는 소자간 격리를 위해 트렌치(60) 내부를 절연막으로 채우는 2단계로서의 역할을 수행하게 된다. 상기 트렌치(60)의 내부가 산화막으로만 채워질 경우 응력 파괴에 의하여 소자 특성이 저하될 우려가 있으며, 내부에 결함이 발생할 수도 있다. 상기 폴리실리콘 영역(90)은 제 2산화막(80)의 표면에 형성되어 트렌치(60)의 내부를 채움으로써 내부의 결함을 없애고 응력의 영향을 최소화하게 된다. 한편, 상기 폴리실리콘 영역(90)은 일단 트렌치(60)의 내부에 증착된 후, 트렌치(60) 내부 영역을 제외한 나머지 부분은 건식식각 방식을 이용하여 제거된다. 상기 평탄화 과정에서 상기 질화막(50)은 하부의 제 1산화막(40)을 보호할 뿐만 아니라, 폴리실 리콘 영역(90)의 식각시 에치 스탑퍼(etch stopper)의 역할을 수행하게 된다. 즉, 상기 질화막(50)은 제 1산화막(40)을 보호하여 이후의 공정에서 제 1산화막(40)을 재성장시킬 필요없이 그대로 사용할 수 있도록 하며, 폴리실리콘 영역(90)의 과도한 식각을 제어하게 된다. In the forming of the polysilicon region 90, referring to FIG. 3G, a polysilicon region 90 is deposited inside the trench 60. The polysilicon region 90 forming step serves as a second step of filling the trench 60 with an insulating layer for isolation between devices. If the inside of the trench 60 is filled only with an oxide film, there is a risk that the device characteristics may be degraded due to stress breakdown, and a defect may occur inside. The polysilicon region 90 is formed on the surface of the second oxide film 80 to fill the inside of the trench 60 to eliminate defects therein and to minimize the influence of stress. Meanwhile, once the polysilicon region 90 is deposited inside the trench 60, the remaining portions except for the region inside the trench 60 are removed using a dry etching method. In the planarization process, the nitride film 50 not only protects the first oxide film 40 below, but also serves as an etch stopper when the polysilicon region 90 is etched. That is, the nitride film 50 protects the first oxide film 40 so that it can be used as it is without the need to regrow the first oxide film 40 in a subsequent process, and controls the excessive etching of the polysilicon region 90. do.

상기 제 3산화막(100) 형성단계는, 도 3h를 참조하면, 상기 폴리실리콘 영역(90)의 상부에 산화막을 형성하는 단계이다. 상기 폴리실리콘 영역(90)의 평탄화 이후 트렌치(60)에 드러난 폴리실리콘 영역(90) 위에 산화막을 성장시킴으로써, 소자 영역의 제 1산화막(40)과 연속해서 제 2산화막(100)이 형성될 수 있도록 한다. 이 때, 상기 질화막(50)은 소자 형성 영역의 상부에 위치한 제 1산화막(40)이 성장되지 않도록 한다.In the forming of the third oxide film 100, referring to FIG. 3H, an oxide film is formed on the polysilicon region 90. After the planarization of the polysilicon region 90, an oxide layer is grown on the polysilicon region 90 exposed in the trench 60, so that the second oxide layer 100 may be formed continuously with the first oxide layer 40 of the device region. Make sure In this case, the nitride film 50 prevents the first oxide film 40 located above the device formation region from growing.

상기 질화막(50) 제거단계는, 도 3i를 참조하면, 상기 질화막(50)이 제 1산화막(40)의 표면으로부터 제거되는 과정이다. 상기 질화막(50)의 제거는 인산을 끓여 제거하는 습식 방식에 의해 이루어질 수 있다. 이 경우 질화막(50)과 제 3산화막(100)의 선택비가 좋기 때문에 제 3산화막(100)의 변형 없이 질화막(50)이제거될 수 있다. 다만, 여기서 상기 질화막(50)의 제거 방식을 한정하는 것은 아니다. 또한, 도시되지 않았으나 상기 질화막(50)이 제거된 후 소자 영역에는 이미터, 베이스 및 컬렉터가 형성된다.The nitride film 50 is removed, referring to FIG. 3I, in which the nitride film 50 is removed from the surface of the first oxide film 40. The nitride film 50 may be removed by a wet method of boiling and removing phosphoric acid. In this case, since the selectivity between the nitride film 50 and the third oxide film 100 is good, the nitride film 50 can be removed without deforming the third oxide film 100. However, the method of removing the nitride film 50 is not limited thereto. Although not shown, an emitter, a base, and a collector are formed in the device area after the nitride film 50 is removed.

이상 설명한 바와 같이, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 특허청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발 명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형의 실시가 가능한 것은 물론이고, 그와 같은 변경은 특허청구범위 기재의 범위 내에 있게 된다.As described above, the present invention is not limited to the specific preferred embodiments described above, and any person having ordinary skill in the art to which the present invention belongs without departing from the gist of the present invention claimed in the claims. Various modifications are possible, of course, and such changes are within the scope of the claims.

본 발명에 따른 반도체소자의 분리구조 및 그 제조방법에 의하면 첫째, 트렌치 구조의 내부에 산화막을 형성하고 폴리실리콘으로 충진함으로써 종래 접합 분리구조에 비해 단위소자 면적을 축소할 수 있고 각 단위소자간의 내압을 증가시킬 수 있을 뿐만 아니라, 트렌치 내부의 결함을 없애고 응력에 의한 영향을 최소화하는 효과가 있으며, According to the isolation structure of the semiconductor device and the manufacturing method thereof according to the present invention, first, by forming an oxide film inside the trench structure and filling with polysilicon, the unit device area can be reduced compared to the conventional junction isolation structure and the breakdown voltage between the unit devices can be reduced. In addition to increasing the pressure, the effect of eliminating the defects in the trench and minimizing the effect of stress,

둘째, 본 발명에 의하면 매립층의 패터닝이 불필요하므로 사진식각 공정을 감소시킬 수 있는 효과가 있으며, Secondly, according to the present invention, since the patterning of the buried layer is unnecessary, there is an effect that can reduce the photo etching process,

셋째, 본 발명에 의하면 산화막 위에 형성된 질화막은 트렌치 형성공정에서 산화막을 보호하여 이후의 공정에서 산화막을 재성장시키지 않고 그대로 이용할 수 있도록 하여 공정이 감소될 수 있는 효과가 있으며, Third, according to the present invention, the nitride film formed on the oxide film has an effect that the process can be reduced by protecting the oxide film in the trench forming step so that the oxide film can be used as it is without regrowing the oxide film in a subsequent step.

넷째, 본 발명에 의하면 트렌치의 하부에 채널 스탑퍼를 형성함으로써 트렌치 하부를 통한 누설 전류를 방지할 수 있는 효과가 있다.Fourth, according to the present invention by forming a channel stopper in the lower portion of the trench has an effect that can prevent the leakage current through the lower portion of the trench.

Claims (9)

삭제delete 삭제delete 삭제delete 삭제delete 반도체기판의 상부에 매립층을 형성하는 매립층 형성단계와, 상기 매립층의 상부에 에피택셜층을 형성하는 에피택셜층 형성단계와, 상기 에피택셜층의 상부에 제 1산화막을 형성하는 제 1산화막 형성단계와, 상기 제 1산화막의 상부에 질화막을 형성하는 질화막 형성단계와, 측면과 저면을 구비하며 상기 저면이 상기 반도체 기판의 내부에 위치하도록 트렌치를 형성하는 트렌치 형성단계와, 상기 트렌치의 하부에 불순물을 도핑하여 채널 스탑퍼(channel stopper)를 형성하는 채널 스탑퍼 형성단계와, 상기 트렌치의 측면과 저면에 제 2산화막을 형성하는 제 2산화막 형성단계와, 상기 트렌치의 내부에 폴리실리콘 영역을 증착시키는 폴리실리콘 영역 형성단계와, 상기 폴리실리콘 영역의 상부에 제 3산화막을 형성하는 제 3산화막 형성단계와, 상기 질화막을 제거하는 질화막 제거단계를 포함하고,A buried layer forming step of forming a buried layer on top of the semiconductor substrate, an epitaxial layer forming step of forming an epitaxial layer on top of the buried layer, and a first oxide film forming step of forming a first oxide film on the epitaxial layer. And a nitride film forming step of forming a nitride film on the upper portion of the first oxide film, a trench forming step of forming a trench having a side surface and a bottom surface so that the bottom surface is located inside the semiconductor substrate, and an impurity under the trench. A channel stopper forming step of doping a channel stopper to form a channel stopper, a second oxide forming step of forming a second oxide film on the side and bottom of the trench, and depositing a polysilicon region inside the trench Forming a polysilicon region, forming a third oxide layer on the polysilicon region, and forming a nitride layer A nitride film removing step of removing; 상기 채널 스탑퍼 형성단계는 상기 트렌치 형성단계에서 패터닝된 포토레지스터(photoresistor)층을 통해 이온 주입 방식으로 이루어지는 것을 특징으로 하는 반도체소자 분리구조의 제조방법.And the channel stopper forming step is performed by ion implantation through a photoresistor layer patterned in the trench forming step. 제 5항에 있어서,The method of claim 5, 상기 반도체기판은 P형, 상기 매립층은 N+형, 상기 에피택셜층은 N형, 상기 채널 스탑퍼는 P+형이 되도록 이루어지는 것을 특징으로 하는 반도체소자 분리구조의 제조방법.And the semiconductor substrate is a P type, the buried layer is an N + type, the epitaxial layer is an N type, and the channel stopper is a P + type. 제 5항에 있어서,The method of claim 5, 상기 질화막 형성단계는 감압 화학기상증착(LP-CVD) 방식으로 이루어지는 것을 특징으로 하는 반도체소자 분리구조의 제조방법.The nitride film forming step is a method of manufacturing a semiconductor device isolation structure, characterized in that made of a reduced pressure chemical vapor deposition (LP-CVD) method. 제 5항에 있어서,The method of claim 5, 상기 질화막 제거단계는 인산을 끓여 제거하는 습식 방식으로 이루어지는 것을 특징으로 하는 반도체소자 분리구조의 제조방법.The nitride film removing step is a method of manufacturing a semiconductor device isolation structure, characterized in that made in a wet method to boil off phosphoric acid. 삭제delete
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