KR100728896B1 - 플라즈마 디스플레이 패널 및 그의 구동 방법 - Google Patents

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후지츠 히다찌 플라즈마 디스플레이 리미티드
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Abstract

종래의 PDP는 사용 방법에 따라서 표시 패널에 전하가 편중되게 축적되어, 이상(異常) 방전이 발생하는 경우가 있었다.
제 1 전극(X) 및 제 2 전극(Y)을 번갈아 인접시켜 복수 배치하고, 상기 제 1 및 제 2 전극에 교차하도록 제 3 전극(A)을 형성한 플라즈마 디스플레이 패널의 구동 방법에 있어서, 상기 제 2 전극과 상기 제 3 전극과의 사이에서 어드레스 방전을 실행한 후로서 상기 제 1 및 제 2 전극에 번갈아 유지 펄스를 인가하여 유지 방전을 행하기 전에, 유지 방전을 의도하지 않은 표시 셀에 축적된 벽전하를 유지 방전이 일어나지 않는 것과 같은 양으로 감소시키는 보조 방전을 행하도록 구성한다.
PDP, 주사 회로, 어드레스 회로, 방전

Description

플라즈마 디스플레이 패널 및 그의 구동 방법{PLASMA DISPLAY PANEL AND METHOD OF DRIVING THE SAME}
도 1은 본 발명이 적용되는 ALIS 방식의 플라즈마 디스플레이 패널(PDP)을 종래의 플라즈마 디스플레이 패널과 비교하여 나타낸 도면.
도 2는 ALIS 방식의 PDP의 표시 방법을 설명하기 위한 도면.
도 3은 ALIS 방식의 PDP의 동작 원리를 설명하기 위한 도면.
도 4는 ALIS 방식의 PDP의 표시 순서(sequence)의 일례를 나타낸 도면.
도 5는 ALIS 방식의 구동 파형의 일례를 나타낸 제 1 도면(홀수 필드).
도 6은 ALIS 방식의 구동 파형의 일례를 나타낸 제 2 도면(짝수 필드).
도 7은 본 발명이 적용되는 ALIS 방식의 PDP의 일례를 나타낸 블록회로도.
도 8은 ALIS 방식의 PDP에서의 패널 구조의 일례를 나타낸 도면.
도 9는 한쪽 필드(홀수 필드)에 의해 고정 표시를 행하고 있는 상태를 나타낸 도면.
도 10은 도 9에 나타낸 한쪽 필드만에 의한 고정 표시의 점등(點燈) 순서의 일례를 나타낸 도면.
도 11은 ALIS 방식의 PDP에서의 고정 표시의 과제를 설명하기 위한 제 1 도면.
도 12는 ALIS 방식의 PDP에서의 고정 표시의 과제를 설명하기 위한 제 2 도면.
도 13은 ALIS 방식의 PDP에서의 고정 표시의 과제를 설명하기 위한 제 3 도면.
도 14는 ALIS 방식의 PDP에서의 고정 표시의 과제를 설명하기 위한 제 4 도면.
도 15는 ALIS 방식의 PDP에서의 고정 표시의 과제를 설명하기 위한 제 5 도면.
도 16은 종래의 PDP의 구동 방법에서의 구동 파형의 일례를 나타낸 도면.
도 17은 본 발명에 따른 플라즈마 디스플레이 패널(PDP)의 구동 방법의 제 1 실시예에서의 구동 파형을 나타낸 도면.
도 18은 도 17에 나타낸 PDP의 구동 방법의 동작을 설명하기 위한 도면.
도 19는 본 발명에 따른 PDP의 구동 방법의 제 2 실시예에서의 구동 파형을 나타낸 도면.
도 20은 본 발명에 따른 PDP의 구동 방법의 제 3 실시예에서의 구동 파형을 나타낸 도면.
도 21은 본 발명에 따른 PDP의 구동 방법의 제 4 실시예에서의 구동 파형을 나타낸 도면.
도 22는 본 발명에 따른 PDP의 구동 방법의 제 5 실시예에서의 구동 파형을 나타낸 도면.
도 23은 종래의 PDP의 구동 방법에서의 구동 파형의 다른 예를 나타낸 도면.
도 24는 본 발명에 따른 PDP의 구동 방법의 제 6 실시예에서의 구동 파형을 나타낸 도면.
* 도면의 주요부분에 대한 부호의 설명
101 : 제어 회로
104 : 어드레스 회로(어드레스 드라이버)
105 : 주사 회로(스캔 드라이버)
106 : 표시 패널(PDP)
121 : 홀수 X전극용 서스테인(sustain) 회로(PX1)
122 : 짝수 X전극용 서스테인 회로(PX2)
131 : 홀수 Y전극용 서스테인 회로(PY1)
132 : 짝수 Y전극용 서스테인 회로(PY2)
161 : 앞면 유리 기판
162 : 뒷면 유리 기판
165; 1651, 1652, 1653 : 형광체(螢光體)
1631, 1632, 1633 : 투명 전극
1641, 1642, 1643 : 금속 전극
1650 : 격벽
A1, A2, A3 : 어드레스 전극
CLK : 클록
DATA : 표시 데이터
HSYNC : 수평 동기 신호
VSYNC : 수직 동기 신호
X1, X2, X3, X4 : X전극
Y1, Y2, Y3, Y4 : Y전극
본 발명은 플라즈마 디스플레이 패널의 구동 기술에 관한 것으로, 특히, ALIS 방식의 플라즈마 디스플레이 패널 및 그의 구동 방법에 관한 것이다.
최근, 고정밀화 및 높은 개구율을 얻을 수 있는 플라즈마 디스플레이 패널(PDP)로서 ALIS 방식(Alternate Lighting of Surfaces Method)의 PDP가 제공되어 있다. 이러한 ALIS 방식의 PDP에 있어서, 예를 들어, 플리커(flicker)를 피하기 위해 한쪽 필드만을 반복하여 문자 등의 정보 표시를 행하는 경우가 있으나, 이러한 경우에는, 표시 패널에 전하가 편중되게 축적되어 이상(異常) 방전이 발생할 위험이 있다. 그래서, 이러한 이상 방전을 방지할 수 있는 PDP의 구동 기술의 제공이 요망되고 있다.
도 1은 본 발명이 적용되는 ALIS 방식의 플라즈마 디스플레이 패널(PDP)을 종래의 플라즈마 디스플레이 패널과 비교하여 나타낸 도면으로서, 도 1a는 종래의 PDP(예를 들어, VGA:표시 라인이 480개)를 나타내고, 도 1b는 ALIS 방식의 PDP(예 를 들어, 표시 라인이 1024개)를 나타내고 있다.
도 1a에 나타낸 바와 같이, 종래의 PDP는 2개의 표시 전극을 평행하게 배치하고, 이 전극 사이에서 표시 방전을 행하기 위해, 표시 라인 수의 2배의 표시 전극(유지 전극 또는 서스테인(sustain) 전극이라고도 부른다)이 필요하며, 예를 들어, 표시 라인이 480개(VGA)일 경우에는 480 ×2=960개의 표시 전극이 필요했다.
한편, ALIS 방식의 PDP는, 예를 들어, 일본국 특허공보 제2801893호(특개평9-160525호 공보)에 개시되고, 도 1b에 나타낸 바와 같이, 인접하는 모든 전극 사이에서 방전을 발생시켜 표시를 행하기 때문에, 표시 라인 수 + 1개, 예를 들어, 표시 라인이 1024개일 경우에는 1024 + 1=1025개의 표시 전극으로 충족이 된다.
즉, ALIS 방식의 PDP에서는, 종래와 동등한 전극 수로 2배의 정밀도를 실현할 수 있으며, 방전 공간을 효율적으로 사용하는 동시에, 전극 등에 의한 차광을 최소화함으로써, 높은 개구율이 가능해져, 고휘도를 실현할 수 있다.
도 2는 ALIS 방식의 PDP의 표시 방법을 설명하기 위한 도면으로서, 문자 「A」를 표시하는 경우의 예를 나타낸 것이다. 도 2에서 X전극(X1, X2, …) 및 Y전극(Yl, Y2, …)은 표시 전극(서스테인 전극)이며, A1, A2, …는 어드레스 전극이다.
도 2에 나타낸 바와 같이, ALIS 방식의 표시 방법은, 화상의 표시를 홀수 라인과 짝수 라인으로 시간적으로 분할하고, 예를 들어, X전극(X1, X2, …)과 그 아래의 Y전극(Yl, Y2, …) 사이의 방전에 의한 홀수 라인(표시 라인 <1>, <3>, <5>, …)의 표시, 및 Y전극(Yl, Y2, …)과 그 아래의 X전극(X2, X3, …) 사이의 방전에 의한 짝수 라인(표시 라인 <2>, <4>, <6>, …)의 표시를 합성하여 전체 화상을 표시하는 것으로, 예를 들어, 브라운관의 인터레이스(interlace) 주사와 유사한 것으로 되어 있다.
도 3은 ALIS 방식의 PDP의 동작 원리를 설명하기 위한 도면으로서, 도 3a는 홀수 라인의 방전(표시) 시의 동작을 나타내고, 도 3b는 짝수 라인의 방전(표시) 시의 동작을 나타내고 있다.
도 3a에 나타낸 바와 같이, 홀수의 표시 라인(표시 라인 <1>, <3>, …)에서 안정되게 방전을 일으키기 위해, 예를 들어, 홀수의 X전극(X1, X3, …)을 접지(예를 들어, 0V)시켜 홀수의 Y전극(Y1, Y3, …)에 대하여 전압(Vs)을 공급하며, 짝수의 X전극(X2, X4, …)에 대하여 전압(Vs)을 공급하여 짝수의 Y전극(Y2, Y4)을 접지시킨다. 이것에 의해, 홀수의 표시 라인(<1>, <3>, …)에 방전을 발생시키고, 짝수의 표시 라인(<2>, <4>, …)에는 방전을 발생시키지 않도록 한다. 즉, 첫 번째의 표시 라인(<1>)에서는, 접지된 첫 번째의 X전극(X1)과 전압(Vs)이 인가된 첫 번째의 Y전극(Y1) 사이의 전압(Vs)에 의해 방전이 발생하며, 세 번째의 표시 라인(<3>)에서도, 전압(Vs)이 인가된 두 번째의 X전극(X2)과 접지된 두 번째의 Y전극(Y2) 사이의 전압(Vs)에 의해 방전이 발생한다. 이 때, 두 번째의 표시 라인(<2>)에서는, 전압(Vs)이 인가된 첫 번째의 Y전극(Y1)과 전압(Vs)이 인가된 두 번째의 X전극(X2)에 의해 전위차가 생기지 않기 때문에 방전은 일어나지 않으며, 네 번째의 표시 라인(<4>)에서도, 접지된 두 번째의 Y전극(Y2)과 접지된 세 번째의 X전극(X3)에 의해 전위차가 생기지 않기 때문에 방전은 일어나지 않는다.
한편, 도 3b에 나타낸 바와 같이, 짝수의 표시 라인(표시 라인 <2>, <4>, …)에서 안정되게 방전을 일으키기 위해, 예를 들어, 홀수의 X전극(X1, X3) 및 홀수의 Y전극(Y1, Y3, …)에 대하여 전압(Vs)을 공급하며, 짝수의 X전극(X2, X4, …) 및 짝수의 Y전극(Y2, Y4, …)을 접지시킨다. 이것에 의해, 짝수의 표시 라인(<2>, <4>, …)에 방전을 발생시키고, 홀수의 표시 라인(<1>, <3>, …)에는 방전을 발생시키지 않도록 한다. 즉, 두 번째의 표시 라인(<2>)에서는, 전압(Vs)이 인가된 첫 번째의 Y전극(Y1)과 접지된 두 번째의 X전극(X2) 사이의 전압(Vs)에 의해 방전이 발생하며, 네 번째의 표시 라인(<4>)에서도, 접지된 두 번째의 Y전극(Y2)과 전압(Vs)이 인가된 세 번째의 X전극(X3) 사이의 전압(Vs)에 의해 방전이 발생한다. 이 때, 첫 번째의 표시 라인(<1>)에서는, 전압(Vs)이 인가된 첫 번째의 X전극(X1)과 전압(Vs)이 인가된 첫 번째의 Y전극(Y1)에 의해 전위차가 생기지 않기 때문에 방전은 일어나지 않으며, 세 번째의 표시 라인(<3>)에서도, 접지된 두 번째의 X전극(X2)과 접지된 두 번째의 Y전극(Y2)에 의해 전위차가 생기지 않기 때문에 방전은 일어나지 않는다.
상기의 도 3a에 나타낸 홀수 라인의 방전 및 도 3b에 나타낸 짝수 라인의 방전을 번갈아 반복함으로써, 홀수 라인의 방전 및 짝수 라인의 방전이 합성되어 전체 화상이 표시되게 된다.
도 4는 ALIS 방식의 PDP의 표시 순서의 일례를 나타낸 도면이다.
상술한 바와 같이, ALIS 방식의 PDP에 있어서는, 전체 화면의 표시는 홀수 라인의 표시(방전)와 짝수 라인의 표시로 나누어 실행되기 때문에, 도 4에 나타낸 바와 같이, 1 프레임은 홀수 필드와 짝수 필드로 나뉜다. 이들 홀수 및 짝수 필드는 각각 복수(n개)의 서브필드(1SF∼nSF)로 분할된다. 여기서, 각 필드를 복수의 서브필드로 분할하는 것은 계조(階調) 표시를 행하기 위해 필요하나, 통상, 50∼300 정도의 계조를 실현하기 위해 8∼12개 정도의 서브필드(SF)로 분할된다.
각 서브필드(1SF∼nSF)는, 방전 셀의 상태를 초기화하기 위한 리셋 기간(도 4에서는 생략:어드레스 기간의 전에 있다), 표시 데이터에 따라 점등 셀에 대한 기록을 행하기 위한 어드레스 기간, 및 어드레스 기간에서 선택된 셀에 의한 표시를 행하기 위한 표시 기간(서스테인 기간)으로 분할된다. 또한, 표시 기간에서는 반복 방전(유지 방전)이 실행되는데, 그 회수에 따라 각 서브필드의 휘도의 정도가 결정된다.
도 5는 ALIS 방식의 구동 파형의 일례를 나타낸 제 1 도면(홀수 필드)이고, 도 6은 ALIS 방식의 구동 파형의 일례를 나타낸 제 2 도면(짝수 필드)이며, 각각 1 서브필드의 구동 파형을 나타낸 것이다.
도 5에 나타낸 바와 같이, 홀수 필드에서의 1 서브필드의 구동 파형에 있어서, 리셋 기간은 모든 인접하는 X전극(X1, X2, …)과 Y전극(Yl, Y2, …) 사이에 전압 펄스를 인가하여 초기화 방전(리셋 방전)을 행하며, 어드레스 기간은 Y전극(Yl, Y2, …)에 대하여 차례로 선택 펄스(스캔 펄스)를 인가하고, 선택 셀에 대응하는 어드레스 전극(A1, A2, …)에 어드레스 펄스를 인가하여 기록 방전(어드레스 방전)을 실행한다. 이들 리셋 방전 및 기록 방전을 모든 화면에 걸쳐 실행한 후, 서스테인 펄스를 X전극과 Y전극에 번갈아 인가하여 서스테인 방전(유지 방전)을 행한 다. 도 5는 홀수 라인(홀수의 표시 라인 <1>, <3>, …)의 표시를 행하는 홀수 필드의 구동 파형을 나타내고 있으며, 홀수의 표시 라인에만 어드레스 방전 및 서스테인 방전이 발생하는 것과 같은 연구가 이루어지고 있다.
도 6은 짝수 라인(짝수의 표시 라인 <2>, <4>, …)의 표시를 행하는 짝수 필드의 구동 파형을 나타내고 있으며, 도 5에 나타낸 홀수 필드에서의 구동 파형에 대응하고 있다. 또한, 도 6에서는 짝수의 표시 라인에만 어드레스 방전 및 서스테인 방전이 발생하는 것과 같은 연구가 이루어지고 있다.
도 7은 본 발명이 적용되는 ALIS 방식의 PDP(PDP 장치)의 일례를 나타낸 블록회로도이다. 도 7에 있어서, 참조부호 101은 제어 회로, 121은 홀수 X전극용 서스테인 회로(PX1), 122는 짝수 X전극용 서스테인 회로(PX2), 131은 홀수 Y전극용 서스테인 회로(PYl), 132는 짝수 Y전극용 서스테인 회로(PY2), 104는 어드레스 회로(어드레스 드라이버), 105는 주사 회로(스캔 드라이버), 106은 표시 패널(PDP)을 나타내고 있다.
제어 회로(101)는, 외부로부터 공급되는 표시 데이터(DATA)를 표시 패널(106)용의 데이터로 변환시켜 어드레스 회로(104)에 공급하며, 외부로부터 공급되는 클록(CLK), 수직 동기 신호(VSYNC) 및 수평 동기 신호(HSYNC)에 따라 다양한 제어 신호를 발생시켜, 각종 회로(121, 122, 131, 132, 104, 105)를 제어한다. 또한, 상술한 도 5 및 도 6에 나타낸 바와 같은 전압 파형을 각 전극에 인가하기 위해, 전원 회로(도시 생략)로부터 홀수 X전극용 서스테인 회로(121), 짝수 X전극용 서스테인 회로(122), 홀수 Y전극용 서스테인 회로(131), 짝수 Y전극용 서스테인 회 로(132), 어드레스 회로(104), 및 주사 회로(105)에 대하여 각각 소정의 전압이 공급된다.
도 8은 ALIS 방식의 PDP에서의 패널 구조의 일례를 나타낸 도면이다. 표시 패널(106)은 컬러 또는 단색이나, 도 8은 컬러의 표시 패널을 나타내고 있다.
도 8에 나타낸 바와 같이, 앞면 유리 기판(161)에는, ITO막 등의 투명 전극(1631, 1632, 1633, …) 및 구리 등의 금속 전극(1641, 1642, 1643, …)으로 구성된 X전극 및 Y전극(X1, Yl, X2, …)이 번갈아 평행하게 형성되어 있다. 여기서, 예를 들어, X전극(X1)에 있어서, 금속 전극(1641)은 투명 전극(1631)에 의한 전압 저하를 저감시키기 위해, 그 투명 전극(1631)의 길이 방향을 따라 형성되어 있다. 또한, X전극 및 Y전극(X1, Yl, X2, …)을 구성하는 투명 전극(1631, 1632, 1633, …) 및 금속 전극(1641, 1642, 1643, …)의 표면, 및 앞면 유리 기판(161)의 내면에는, 전체에 걸쳐 벽전하 유지용 유전체 및 MgO 등의 보호막(도시 생략)이 형성되어 있다.
뒷면 유리 기판(162)에 있어서, 앞면 유리 기판(161)의 MgO 보호막과 대향하는 면에는, X전극 및 Y전극(X1, Y1, X2, …)과 직교하는 방향으로 어드레스 전극(A1, A2, A3, …)과 이들 각 어드레스 전극을 둘러싸는 격벽(1650)이 형성되어 있다. 그리고, 격벽(1650)으로 둘러싸인 어드레스 전극(Al, A2, A3, …) 상에는, 방전에 의해 발생한 자외선이 입사하여 각색(적색(R), 녹색(G), 청색(B))을 나타내는 형광체(1651, 1652, 1653, …)가 피착되어 있다. 또한, 앞면 유리 기판(161)의 MgO 보호막(내면)과 뒷면 유리 기판(162)의 형광체(내면) 사이의 방전 공간에는, 예를 들어, Ne+Xe 페닝(Penning) 혼합 가스가 봉입(封入)된다.
여기서, 앞면 유리 기판(161)에서의 홀수의 X전극(X1, X3, X5, …)은 도 7에 나타낸 홀수 X전극용 서스테인 회로(121)에 접속되고, 짝수의 X전극(X2, X4, X6, …)은 짝수 X전극용 서스테인 회로(122)에 접속되며, 홀수의 Y전극(Yl, Y3, Y5, …)은 주사 회로(주사 구동용 IC)(105)를 통하여 홀수 Y전극용 서스테인 회로(131)에 접속되고, 그리고, 짝수의 Y전극(Y2, Y4, Y6, …)은 주사 회로(105)를 통하여 짝수 Y전극용 서스테인 회로(132)에 접속되어, 상술한 ALIS 방식의 구동이 실행된다.
도 9는 한쪽 필드(홀수 필드)에 의해 고정 표시를 행하고 있는 상태를 나타낸 도면이고, 도 10은 도 9에 나타낸 한쪽 필드만에 의한 고정 표시의 점등 순서의 일례를 나타낸 도면이다.
상술한 바와 같이, 예를 들어, ALIS 방식의 PDP는, 도 4에 나타낸 바와 같이, 홀수 라인과 짝수 라인을 다른 필드에서 점등시켜 구동하고 있다. 즉, ALIS 방식의 PDP에서의 표시 순서는 인터레이스 표시와 유사한 표시 형태이기 때문에, 1 라인의 점등일 경우, 예를 들어, 30㎐의 플리커가 발생한다. 통상, 영상 표시일 경우에는 브라운관과 동일하게 그다지 문제가 되지 않으나, PDP를 문자 등의 정보 표시에 사용할 경우에는 플리커가 없는 것이 바람직하고, 그러한 용도에서는 표시하는 라인을 고정시키며, 즉, 항상 홀수 또는 짝수 필드의 반복에 의해 표시를 행한다.
즉, ALIS 방식의 PDP에 있어서, 해상도는 반분(半分)으로 충분하지만 플리커 를 피하고 싶다는 요구가 있을 경우(예를 들어, 문자 등의 정보 표시의 경우)에는, 예를 들어, 도 10에 나타낸 바와 같이, 한쪽 필드(예를 들어, 홀수 필드)만을 반복하여 표시를 행한다. 이 경우, 도 9로부터도 명확히 알 수 있듯이, 표시할 수 있는 라인 수는 전체 라인 수의 반분으로 된다.
도 11 내지 도 15는 ALIS 방식의 PDP에서의 고정 표시의 과제를 설명하기 위한 도면이다. 도 11 내지 도 15에 있어서 참조부호 161은 앞면 유리 기판을 나타내고, 162는 뒷면 유리 기판을 나타내고 있다.
상술한 바와 같이, 예를 들어, ALIS 방식의 PDP에 있어서, 한쪽 필드(예를 들어, 홀수 필드)만을 사용하여 표시(예를 들어, 문자 등의 정보 표시)를 행할 경우, 도 11에 나타낸 바와 같이, 어드레스 방전의 방향은 항상 동일한 방향으로 되기 때문에, 이러한 구동(표시)을 반복함으로써 표시 패널 상에 도 12a에 나타낸 바와 같은 전하의 편중이 발생한다.
즉, 도 11은 어드레스 방전의 상태를 나타낸 것으로서, 예를 들어, 어드레스 기간의 방전은 뒷면 유리 기판(162)에 형성된 어드레스 전극(A)과 앞면 유리 기판(161)에 형성된 Y전극 사이의 방전을 트리거로 하여, 앞면 유리 기판(161)의 X전극과 Y전극 사이에서 방전이 발생한다. 이 때, 어드레스 전극에는 50∼80V 정도의 펄스를 표시 데이터에 따라 인가하며, Y전극에는 -150V∼-200V 정도의 스캔 펄스를 인가한다. 이것에 의해, 어드레스 전극과 Y전극 사이의 전압이 방전 개시 전압을 초과하여 방전이 개시된다. 또한, X전극에는 50∼100V 정도의 전압을 인가해 놓음 으로써, 어드레스 전극과 Y전극 사이에서 발생한 방전이 X전극과 Y전극 사이에 확장되어, 벽전하의 축적에 의해 그 방전이 수렴된다. 방전에 의해 발생한 전자와 이온은 방전 공간 내의 전계에 의해 이동하고, 전자는 양극인 X전극 측으로, 또한, 이온은 음극인 Y전극 측으로 이동한다. 어드레스 방전 후의 유지 방전에서는 반대 극성에서도 방전이 실행되나, 어드레스 시의 X전극과 Y전극 사이의 전위차인 200V 정도에 대하여 보다 낮은 150∼180V 정도의 전압에 의해 유지 방전을 실시하기 때문에, 어드레스 시에 이동한 전하를 완전하게 되돌릴 수는 없다.
상기의 동작을 반복함으로써, 예를 들어, 전자는 도 12a에서의 왼쪽(표시 패널의 위쪽)으로 이동하며, 전자가 제거된 오른쪽(표시 패널의 아래쪽)은 이온이 과잉 상태로 된다. 이러한 현상의 세부적인 것은 충분히 해명되어 있지 않으나, 이온에 비하여 전자의 이동도가 큰 것도 요인으로 생각된다.
그리고, 상기의 표시 동작이 반복적으로 실행되어 퇴적된 전하량이 어느 정도 이상으로 되면, 도 12b에 나타낸 바와 같이, X전극과 Y전극의 쌍을 초과한 상당한 거리에서 대규모의 이상 방전이 발생하는 경우가 있다. 이러한 이상 방전은 그 후의 정상적인 동작을 저해하거나, 대전류에 의해 절연막을 파괴하여 회로를 손상시키는 경우도 있을 수 있다.
또한, 도 13에 나타낸 바와 같이, 편중이 발생한 전하가 뒷면 유리 기판(162)의 어드레스 전극(A) 측에 축적되는 경우 또는 앞면 유리 기판(161)의 서스테인 전극(X전극, Y전극) 측에 축적되는 경우도 있다. 그러한 상태는 구동 순서 상의 시간에 따라서도 상이하나, 예를 들어, 상술한 도 5에 나타낸 구동 파형의 경 우, 서스테인 기간 중의 어드레스 전극은 항상 0V이기 때문에, 서스테인 기간 종료 시점에서는 어드레스 전극 측에 편중된 양의 전하가 유지된다. 이 경우, 다음의 서브필드에서 어드레스 방전을 실행(실시)할 때에, 어드레스 전극 측의 인가 전압에 중첩되는 형태로 벽전하가 작용하기 때문에, 어드레스 방전이 거대화되는 경우가 있다. 정상적인 어드레스 방전에 비하여 큰 방전일 경우에는, 인접 셀에 대한 기록을 행하게 되는 등의 표시 이상을 일으키게 된다.
또한, 도 14에 나타낸 바와 같이, 인접하는 셀을 구획하기 위한 장벽(격벽)에 결함이 있으면, 이상 방전을 일으킬 경우가 있다. 도 14에 있어서 참조부호 165는 형광체(R(1651), G(1652), B(1653))를 나타내고, 1650은 격벽을 나타낸다. 또한, 도 15a 및 도 15b는 상기 이상 방전이 발생하는 상태를 나타내고 있다.
도 14에서의 중앙의 셀(CE2)에서 어드레스 방전을 행하며, 그 양측에 인접하는 셀(CE1, CE3)이 오프(off) 상태(즉, 어드레스 방전을 실시하지 않는다)일 경우, 격벽(1650)에 결함(F)이 있으면, 예를 들어, 어드레스 방전이 실행된 셀(CE2)과 그 오른쪽 근방의 셀(CE3)과의 공간이 결합하게 되어, 셀(CE2)의 어드레스 방전에 의해 발생한 전하가 인접 셀(CE3)로 이동하여 방전시키게 되는 경우가 있다. 이 현상은, 예를 들어, 격벽(1650)의 결함(F)이 5㎛ 정도의 갭일지라도 발생하는 경우가 있고, 상술한 바와 같은 편중된 전하의 축적에 의해 어드레스 방전이 거대화된 경우에는 보다 적은 갭일지라도 인접 셀의 방전을 일으킨다. 또한, 앞면 유리 기판(161)과 뒷면 유리 기판(162)과의 공극(空隙)은, 예를 들어, 100∼150㎛ 정도이다.
그 결과, 예를 들어, 도 15a에 나타낸 바와 같은 선택 셀에서의 정상적인 어드레스 방전을 행한 후, 도 15b에 나타낸 바와 같은 인접 셀로부터의 전하 누설에 의한 잘못된 방전이 연속적으로 발생하게 된다. 여기서, 도 15a는 어드레스 전극(A2)과 유지 전극(X전극(X2), Y전극(Y2))으로 구성되는 셀(CE2)을 나타내고, 도 15b는 어드레스 전극(A3)과 유지 전극(X2, Y2)으로 구성되는 셀(CE3)을 나타내고 있다.
본 발명은, 상술한 종래의 플라즈마 디스플레이 패널의 구동 기술이 갖는 과제를 감안하여, 표시 패널 상에서의 편중된 전하의 축적을 없애 이상 방전을 방지하는 것을 목적으로 한다. 또한, 본 발명은, 어드레스 기간에 있어서, 어드레스 펄스가 인가되지 않더라도 소거 펄스만에 의해 방전을 개시하는 것과 같은 잘못된 어드레스를 방지하는 것을 목적으로 한다.
본 발명의 제 1 형태의 플라즈마 디스플레이 패널의 구동 방법은, 제 1 전극 및 제 2 전극을 번갈아 인접시켜 복수 배치하고, 상기 제 1 및 제 2 전극에 교차하도록 제 3 전극을 형성한다. 또한, 제 2 전극과 제 3 전극과의 사이에서 어드레스 방전을 실행한 후로서 상기 제 1 및 제 2 전극에 번갈아 유지 펄스를 인가하여 유지 방전을 행하기 전에, 유지 방전을 의도하지 않은 표시 셀에 축적된 벽전하를 유지 방전이 일어나지 않도록 하는 양으로 감소시키는 보조 방전을 행하도록 되어 있다.
본 발명의 제 2 형태의 플라즈마 디스플레이 패널의 구동 방법은, 제 1 전극 및 제 2 전극을 번갈아 인접시켜 복수 배치하고, 상기 제 1 및 제 2 전극에 교차하도록 제 3 전극을 형성한다. 또한, 제 2 전극과 제 3 전극과의 사이에서 어드레스 방전을 실행하고, 제 1 및 제 2 전극에 번갈아 유지 펄스를 인가하여 유지 방전을 행한 후에, 직전에 실시했었던 유지 방전 이상 규모의 보조 방전을 행하도록 되어 있다.
본 발명의 제 3 형태의 플라즈마 디스플레이 패널의 구동 방법은, 제 1 전극 및 제 2 전극을 번갈아 인접시켜 복수 배치하고, 상기 제 1 및 제 2 전극에 교차하도록 제 3 전극을 형성하며, 스캔 펄스를 인가하는 상기 제 2 전극에 대하여 경사가 완만한 소거 펄스를 리셋 시에 인가한다. 또한, 소거 펄스의 최종 단계에서, 스캔 펄스와 동등한 전압으로 될 때까지 펄스 전압을 급격하게 변화시키도록 되어 있다.
본 발명의 제 4 형태의 플라즈마 디스플레이 패널은, 복수의 제 1 전극과, 상기 각 제 1 전극과 번갈아 인접하여 배치된 복수의 제 2 전극과, 제 1 및 제 2 전극에 교차하도록 배치된 복수의 제 3 전극과, 제 2 전극과 제 3 전극과의 사이에서 어드레스 방전을 실행시키는 제어 회로를 구비한다. 이 제어 회로는, 유지 방전을 의도하지 않은 표시 셀에 축적된 벽전하를 유지 방전이 일어나지 않도록 하는 양으로 감소시키는 보조 방전을 행하도록 되어 있다.
본 발명의 제 5 형태의 플라즈마 디스플레이 패널은, 복수의 제 1 전극과, 상기 각 제 1 전극과 번갈아 인접하여 배치된 복수의 제 2 전극과, 제 1 및 제 2 전극에 교차하도록 배치된 복수의 제 3 전극과, 제 2 전극과 제 3 전극과의 사이에서 어드레스 방전을 실행시키는 제어 회로를 구비한다. 이 제어 회로는, 직전에 실시했었던 유지 방전 이상 규모의 보조 방전을 행하도록 되어 있다.
즉, 본 발명의 제 1 형태는, 예를 들어, 3전극 면방전형의 플라즈마 디스플레이 패널에 있어서, 제 2 전극과 제 3 전극과의 사이에서 어드레스 방전을 실행한 후에 제 1 전극과 제 3 전극 사이에서 방전을 일으킴으로써, 어드레스 방전을 행하지는 않지만 인접 셀의 영향을 받아 방전하게 된 셀의 벽전하를 유지 방전이 일어나지 않도록 하는 양으로 감소시킬 수 있기 때문에, 잘못된 표시를 회피할 수 있다. 또한, 본 발명의 제 2 형태는, 유지 방전이 종료된 후에, 제 1 전극과 제 2 전극 사이를 주체(主體)로 한 비교적 규모가 큰 유지 방전을 실시하기 때문에, 주로 어드레스 전극 측에 축적된 전하를 소거시켜, 그 이후의 동작에 주는 악영향을 회피할 수 있다.
본 발명의 제 1, 제 2, 제 4 및 제 5 형태에 의하면, 전하의 편중된 축적에 의한 이상 방전을 회피할 수 있다. 또한, 본 발명의 제 3 형태에 의하면, 어드레스 기간에 있어서, 어드레스 펄스가 인가되지 않더라도 소거 펄스만에 의해 방전을 개시하는 것과 같은 잘못된 어드레스를 방지할 수 있다.
이하, 본 발명에 따른 플라즈마 디스플레이 패널(PDP)의 구동 방법의 각 실시예를 도면을 참조하여 상세히 설명한다.
먼저, 본 발명의 PDP의 구동 방법의 제 1 실시예에서의 구동 파형을 종래의 PDP의 구동 방법에서의 구동 파형과 비교하여 설명한다.
도 16은 종래의 PDP의 구동 방법에서의 구동 파형의 일례를 나타낸 도면이고, 도 17은 본 발명에 따른 PDP의 구동 방법의 제 1 실시예에서의 구동 파형을 나타낸 도면이다. 도 16 및 도 17에 있어서 참조부호 A는 어드레스 전극(A2)에 인가되는 파형을 나타내고, X는 X전극(X2)에 인가되는 파형을 나타내며, Y는 Y전극(Y2)에 인가되는 파형을 나타내고 있다.
도 16과 도 17과의 비교로부터 명확히 알 수 있듯이, 본 제 1 실시예에서는, 어드레스 기간 종료 후로서 서스테인 방전을 개시하기 전(서스테인 기간 전)에, 어드레스 전극(A:A2) 및 X전극(X:X2)에 대하여 추가 펄스(P1, P2)를 인가하고, 잘못된 방전이 발생한 셀의 벽전하를 보조 방전에 의해 소멸시키도록 되어 있다.
즉, 도 17에 나타낸 바와 같이, 본 제 1 실시예에서는, 어드레스 기간(어드레스 방전 기간)과 서스테인 기간(서스테인 방전 기간) 사이의 추가 펄스 기간에 있어서, 어드레스 전극에 대하여 양의 극성의 펄스(P1)(여기서는, 회로의 간소화를 위해 어드레스 펄스와 동일한 전압(예를 들어, 50V)으로 하고 있다)를 인가하고, X전극에 음의 극성의 펄스(예를 들어, -50V)를 인가한다. 이러한 펄스(추가 펄스)를 인가함으로써, 잘못 방전하게 된 셀에만 보조 방전을 일으킬 수 있다.
도 18은 도 17에 나타낸 PDP의 구동 방법의 동작을 설명하기 위한 도면이다. 여기서, 도 18a는 상술한 도 15a의 정상적인 어드레스 방전을 행한 후에 도 17에 나타낸 추가 펄스를 인가한 직후의 상태를 나타내고, 도 18b는 추가 펄스의 인가에 의한 동작을 설명하기 위한 도면이다.
도 18a에 나타낸 바와 같이, 정상적인 어드레스 방전을 행한 셀(CE2)은, 그 어드레스 방전에 의해 어드레스 전극(A2) 측에 음의 벽전하가 형성되어 있기 때문에, 방전을 일으키지는 않는다. 한편, 상술한 도 15b에 나타낸 바와 같이, 인접 셀(CE2)로부터의 영향에 의해 어드레스 기간에서 방전하게 된 셀(CE3)은, 그 방전 시의 어드레스 전극이 비(非)선택 전위인 0V이기 때문에 X전극(X2)과 Y전극(Y2)과의 사이에서 방전하여도, 비교적 전하를 형성하지 않는 상태로 되어 있다.
그래서, 본 제 1 실시예에서는, 도 17 및 도 18b에 나타낸 바와 같이, 어드레스 전극(A2)에 대하여 양의 극성의 펄스(P1)(예를 들어, 50V)를 인가하는 동시에, X전극(X2)에 대하여 음의 극성의 펄스(P2)(예를 들어, -50V)를 인가하여, 어드레스 전극(A2)과 X전극(X2)과의 사이에서 방전을 개시한다. 방전 개시 후, 벽전하의 형성이 진행됨에 따라 방전이 수렴되나, X전극(X2)과 Y전극(Y2) 사이의 전위차가 50V 정도이기 때문에, 이 방전은 정상적인 유지 방전에 비하여 용이하게 수렴되며, 형성되는 벽전하도 미량으로 된다.
그리고, 상기 미량의 벽전하에서는 다음에 유지 펄스가 인가되어도 유지 방전을 개시하지 않기 때문에, 소등 상태를 실현할 수 있다. 또한, X전극에 인가하는 음의 극성의 펄스(P2)의 전압값은, 지나치게 크면 정상적인 어드레스 방전을 실시한 셀에서도 방전을 일으켜 전하를 소거하게 될 가능성이 있기 때문에, 적절한 값으로 할 필요가 있어, 본 제 1 실시예에서는 -50V 정도가 한계였다. 또한, 본 제 1 실시예의 효과가 나타나는 음의 극성의 펄스(P2)의 최소값은 -30V 정도였다.
도 19는 본 발명에 따른 PDP의 구동 방법의 제 2 실시예에서의 구동 파형을 나타낸 도면이다.
상술한 도 17에 나타낸 제 1 실시예에서는 Y전극(Y2)의 전압이 0V이나, 도 18a 및 도 18b에 나타낸 바와 같이, Y전극(Y2) 상에는 양의 전하가 존재하기 때문에, 정상적으로 어드레스 방전한 셀(CE2)에서 X전극(X2)에 음의 전압을 인가한 경우, X전극(X2)과 Y전극(Y2)과의 사이에서 방전을 개시하여, 어드레스 방전에 의해 형성한 벽전하를 소멸시키는 경우를 생각할 수 있다. 그래서, 본 제 2 실시예에서는, 이러한 벽전하의 소멸을 방지하기 위해, Y전극(Y2)에 대해서도 음의 극성의 펄스(P3)를 인가하도록 되어 있다. 또한, 큰 음의 극성 펄스를 X전극에 인가하여도 정상적인 어드레스 방전을 실시한 셀에 대한 악영향을 회피하여, 본 발명의 효과를 보다 한층 더 높일 수 있었다. 실험에 있어서는, Y전극에 인가되는 음의 극성의 펄스(P3)의 전압은 어드레스 기간 중의 Y전극의 비선택 전위와 동등(예를 들어, -50V)하게 했다.
상술한 제 1 및 제 2 실시예는, 어드레스 기간에서는 잘못된 방전의 발생을 방지하는 것이 불가능하지만, 서스테인 기간에 들어가기 전에 잘못 방전한 셀의 벽전하를 소멸시킴으로써, 잉여 점등을 방지할 수 있다.
다음으로, 어드레스 기간의 잉여 점등 그 자체를 방지하는 방법에 관한 실시예에 대해서 설명한다.
상술한 도 11 내지 도 14에 나타낸 바와 같이, 어드레스 방전의 거대화는, 항상 일정한 방향에서 어드레스 방전을 행할 경우, 전하가 일정 방향에 편중되어 형성되기 때문에 발생하는 현상으로서, 특히, 도 13 및 도 14에 나타낸 바와 같이, 양의 전하가 어드레스 전극 측에 형성된 경우에 발생하기 쉽다. 어드레스 전극(A) 측에는 형광체(165)가 있고, 서스테인 전극(X전극 및 Y전극) 측의 MgO막(보호막)과 상이하여, 형광체(165)는 그 재료에 따라 다양한 형태를 한 수㎛의 입자이다. 즉, 형광체(165)는 수㎛의 입자가 몇겹이나 중첩되어 10 마이크론 전후의 막으로 되어 있기 때문에, 공동(空洞)도 도처에 존재해서, 그 표면적의 합계는 Mg0면에 비하여 큰 것으로 되어 있다. 그리고, 상기 도처에 공동이 존재하는 형광체(165)에 전자 또는 이온 등의 하전입자(荷電 粒子)가 잠입 부착되면, 그 하전 입자는 미약한 리셋 방전 또는 서스테인 방전의 영향 등에 의해서는 제거할 수 없어, 결과적으로, 거대한 방전을 일으키게 된다.
그래서, 상기의 하전 입자를 제거하도록 한 실시예를 다음에 설명한다.
도 20은 본 발명에 따른 PDP의 구동 방법의 제 3 실시예에서의 구동 파형을 나타낸 도면이다.
도 20과 도 16과의 비교로부터 명확히 알 수 있듯이, 본 제 3 실시예에서는, 통상의 유지 방전 기간(서스테인 기간)이 종료된 후, Y전극(Y2)에 대하여 스캔 펄스와 동등한 전압(예를 들어, -150V 정도)의 음의 극성의 펄스(P5)를 인가하고, 어드레스 전극(A2)에는 어드레스 펄스와 동등한 전압(예를 들어, 50V 정도)의 양의 극성의 펄스(P4)를 인가한다. 이들 추가 펄스(P4, P5)는 Y전극의 양의 극성의 서스테인 펄스에 의해 방전한 후에 삽입되기 때문에, X전극과 Y전극 사이의 방전과 함께 어드레스 전극과 Y전극 사이의 방전을 발생시키게 되고, 큰 방전(보조 방전)이 일어나 어드레스 전극 측에 퇴적된 양의 전하를 제거하는 것이 가능해진다.
도 21은 본 발명에 따른 PDP의 구동 방법의 제 4 실시예에서의 구동 파형을 나타낸 도면이다.
도 21과 도 2와의 비교로부터 명확히 알 수 있듯이, 본 제 4 실시예에서는, 상술한 제 3 실시예에 대하여, 서스테인 기간의 종료 후의 추가 펄스 기간에 있어서, X전극(X2)에 대해서도 양의 극성의 펄스(P6)를 인가하도록 되어 있다. 이로서, 추가 펄스 기간에서 보다 한층 더 큰 방전(보조 방전)을 일으켜, 어드레스 전극 측에 퇴적된 전하를 보다 한층 더 효과적으로 제거하도록 되어 있다. 또한, X전극에 부가하는 추가 펄스(P6)의 전압으로서는, 예를 들어, 어드레스 기간에 인가되는 X전극의 전압과 동일한 전압(예를 들어, 50V 정도)으로 할 수 있다.
도 22는 본 발명에 따른 PDP의 구동 방법의 제 5 실시예에서의 구동 파형을 나타낸 도면이다.
상술한 도 20의 제 3 실시예 및 도 21의 제 4 실시예는, 어드레스 전극(A2)에 대하여 추가 펄스(P4)를 인가하기 때문에, 그 때의 어드레스 전극(A2)과 Y전극(Y2) 사이의 전압에 따라서 소등되어 있던 모든 셀에서 방전이 발생하는 경우가 있다.
그런데, 어드레스 전극에 인가되는 추가 펄스(P4)를 어드레스 기간에서의 어드레스 펄스와 동일한 전압(예를 들어, 50V 정도)으로 하고, Y전극(Y2)에 인가되는 추가 펄스(P5)를 스캔 펄스와 동일한 전압(예를 들어, -150V 정도)으로 한 경우에는, 모든 셀에서 확실하게 방전이 발생한다. 즉, 소등 화면(흑색 표시)이었다고 하더라도, 모든 셀에서 방전하기 때문에, 흑색의 휘도가 상승하여 콘트라스트를 저하시키게 된다.
그래서, 본 제 5 실시예는, 도 22에 나타낸 바와 같이, 어드레스 전극(A2)에 대한 추가 펄스(P4)를 인가하지 않고, X전극(X2) 및 Y전극(Y2)에 대하여 추가 펄스(P6, P5)를 인가하며, X전극과 Y전극 사이에서만 강한 방전을 실시하도록 되어 있다. 본 제 5 실시예의 경우에도, 예를 들어, 제 4 실시예에서는 없었을지라도, 추가 펄스 기간에서의 보조 방전에 의해, 어드레스 전극 측에 퇴적된 전하를 제거하여 이상 방전을 방지하는 효과는 얻을 수 있다.
상술한 본 발명의 제 3 실시예 내지 제 5 실시예의 구동 방법(추가 펄스)은, 모든 서브필드에서 실시할 수도 있으나, 상술한 바와 같이 콘트라스트의 저하를 초래하기 때문에, 예를 들어, 1 필드에 1회만 실시하도록 하여도 효과가 있다.
이상의 설명에 있어서는, 본 발명의 적용을 주로 ALIS 방식의 PDP(특히, 홀수 라인의 표시)를 예로 들어 설명했으나, 본 발명은 ALIS 방식의 PDP에 한정되는 것이 아니라, 방전이 실행되는 셀의 피치가 짧고 인접(예를 들어, 상하 인접)하는 셀 사이에서 전하의 이동이 일어나기 쉬운 것과 같은 PDP에 대해서도 폭넓게 적용시킬 수 있다.
도 23은 종래의 PDP의 구동 방법에서의 구동 파형의 다른 예를 나타낸 도면으로서, 도 24를 참조하여 후술하는 실시예에 대응하는 종래예를 나타낸 것이다.
도 23에 나타낸 종래예에서 특징적인 점은 리셋의 펄스 형상에 있다. 즉, 리셋펄스로서 경사가 완만한 펄스를 인가하고, 모든 셀에 걸쳐 기록 방전을 실시하며, 그 후, 상기와 동일하게 경사가 완만한 소거 펄스를 인가하여 벽전하의 소거를 행하는 방법이다. 이 특징은, 펄스의 경사가 완만하기 때문에 방전 강도가 매우 작고 발광량도 작아지기 때문에, 모든 셀에서 모든 서브필드에서의 리셋(기록/소거) 방전을 실행하여도, 그 휘도는 적기 때문에 암실(暗室) 콘트라스트를 저하시키지 않고, 그 결과, 안정 동작과 높은 표시 품질을 얻을 수 있다. 또한, 이 구동 기술의 상세한 설명은, 예를 들어, 일본국 특개평10-170825호 공보에 개시되어 있다.
그러나, 이 소거 파형은 경사가 완만하기 때문에, 방전의 규모가 작아져, 셀 내의 전체에 걸쳐 벽전하의 소거가 불충분해진다는 문제가 있다. 즉, X전극(X) 또는 Y전극(Y), 더 나아가서는 어드레스 전극(A)의 바로 위의 형광체 부분은 충분한 소거가 가능하다고 하여도, 장벽(격벽) 측면의 형광체 부분 등은 벽전하가 부착되어도 충분히 소거할 수 없고, 그 결과, 어드레스 기간에 있어서, 어드레스 펄스가 인가되지 않더라도 소거 펄스만에 의해 방전을 개시하게 되는 등의 과제가 있었다.
도 24는 본 발명에 따른 PDP의 구동 방법의 제 6 실시예에서의 구동 파형을 나타낸 도면이다.
본 제 6 실시예에서는, 도 24에 나타낸 바와 같이, 소거 펄스의 종료 시에 스캔 펄스와 동일한 전압(예를 들어, -150V 정도)의 추가 펄스(P7)를 수㎳의 단시간에 인가한다. 이것에 의해, 어느 정도 대규모의 방전이 발생하여 벽전하의 중화가 실행되어, 잘못된 어드레스를 회피할 수 있다.
구체적으로, 예를 들어, 소거 펄스의 종료 시에서의 급격하게 인가되는 추가 펄스(P7)의 전압 변화분은, 예를 들어, 5∼10V 정도이며, 추가 펄스(P7)를 인가하는 시간으로서는, 예를 들어, 1∼5㎲ 정도로 하여도 효과가 확인되었다.
상술한 소거 펄스의 종료 시에 인가되는 추가 펄스(P7)의 조건은, 셀 구조 또는 어드레스 기간 및 서스테인 기간에서의 전압의 인가 방법 등에 따라 상이한 것이며, 그에 따라 다양하게 변화시킬 수 있다.
이와 같이, 본 제 6 실시예에 의하면, 리셋 동작(소거 방전)을 확실하게 행함으로써, 어드레스 기간에 있어서, 어드레스 펄스가 인가되지 않더라도 소거 펄스만에 의해 방전을 개시하는 것과 같은 잘못된 어드레스를 방지할 수 있다.
(부기 1) 제 1 전극 및 제 2 전극을 번갈아 인접시켜 복수 배치하고, 상기 제 1 및 제 2 전극에 교차하도록 제 3 전극을 형성한 플라즈마 디스플레이 패널의 구동 방법에 있어서, 상기 제 2 전극과 상기 제 3 전극과의 사이에서 어드레스 방전을 실행한 후로서 상기 제 1 및 제 2 전극에 번갈아 유지 펄스를 인가하여 유지 방전을 행하기 전에, 유지 방전을 의도하지 않은 표시 셀에 축적된 벽전하를 유지 방전이 일어나지 않는 것과 같은 양으로 감소시키는 보조 방전을 행하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
(부기 2) 부기 1에 기재된 플라즈마 디스플레이 패널의 구동 방법에 있어서, 상기 제 3 전극 측을 제 1 극성으로 하고, 상기 제 2 전극 측을 제 2 극성으로 하여 전압 펄스를 인가함으로써 선택 셀에 방전을 일으키며, 상기 제 1 전극 측을 상기 제 2 전극에 대하여 제 1 극성으로 하고, 적어도 상기 제 2 전극에는 제 1 극성의 벽전하를 형성하는 동시에, 상기 제 1 전극 측에는 제 2 극성의 벽전하를 형성하도록 어드레스 방전을 실행하며, 상기 제 3 전극 측을 제 1 극성으로 하는 동시에, 상기 제 1 전극 측을 제 2 극성이 되도록 하는 전압 펄스를 상기 제 1 또는 제 3 전극 또는 그의 모두에 인가함으로써, 상기 제 3 전극에 어드레스 방전을 일으키는 전압 펄스를 인가하지 않더라도 방전을 개시하게 된 방전 셀에서 방전을 일으키는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
(부기 3) 부기 1에 기재된 플라즈마 디스플레이 패널의 구동 방법에 있어서, 상기 보조 방전을 실시할 때에 상기 제 3 전극에 인가되는 전압은, 어드레스 방전을 행하기 위한 어드레스 펄스와 동등한 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
(부기 4) 부기 1에 기재된 플라즈마 디스플레이 패널의 구동 방법에 있어서, 상기 보조 방전을 실시할 때에 상기 제 2 전극에 인가되는 전압은, 상기 제 1 전극에 인가되는 추가 펄스의 전압에 대하여 전극 사이의 전위차가 적어지는 것과 같은 전압인 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
(부기 5) 부기 4에 기재된 플라즈마 디스플레이 패널의 구동 방법에 있어서, 상기 보조 방전을 실시할 때에 상기 제 2 전극에 인가되는 전압은, 어드레스 기간에 있어서 비선택의 상기 제 2 전극의 전압과 동등한 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
(부기 6) 제 1 전극 및 제 2 전극을 번갈아 인접시켜 복수 배치하고, 상기 제 1 및 제 2 전극에 교차하도록 제 3 전극을 형성한 플라즈마 디스플레이 패널의 구동 방법에 있어서, 상기 제 2 전극과 상기 제 3 전극과의 사이에서 어드레스 방전을 실행하고, 상기 제 1 및 제 2 전극에 번갈아 유지 펄스를 인가하여 유지 방전을 행한 후에, 직전에 실시했었던 유지 방전 이상 규모의 보조 방전을 행하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
(부기 7) 부기 6에 기재된 플라즈마 디스플레이 패널의 구동 방법에 있어서, 상기 제 3 전극 측을 제 1 극성으로 하고, 상기 제 2 전극 측을 제 2 극성으로 하여 전압 펄스를 인가함으로써 선택 셀에 방전을 일으키며, 상기 제 1 전극 측을 상기 제 2 전극에 대하여 제 1 극성으로 하고, 적어도 상기 제 2 전극에는 제 1 극성의 벽전하를 형성하는 동시에, 상기 제 1 전극 측에는 제 2 극성의 벽전하를 형성하며, 상기 제 3 전극 측을 제 1 극성으로 하는 동시에, 상기 제 2 전극 측을 제 2 극성으로 되도록 하는 전압 펄스를 상기 제 3 또는 제 2 전극 또는 그의 모두에 인가하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
(부기 8) 부기 6에 기재된 플라즈마 디스플레이 패널의 구동 방법에 있어서, 상기 보조 방전을 실시할 때에 상기 제 3 전극에 인가되는 전압은, 어드레스 기간에 어드레스 방전을 실행하기 위해 상기 제 3 전극에 인가되는 전압 펄스와 동등한 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
(부기 9) 부기 6에 기재된 플라즈마 디스플레이 패널의 구동 방법에 있어서, 상기 보조 방전을 실시할 때에 상기 제 3 전극에 인가되는 전압은, 유지 방전 기간에서의 상기 제 2 및 제 3 전극의 전위와 반대 극성인 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
(부기 10) 부기 6에 기재된 플라즈마 디스플레이 패널의 구동 방법에 있어서, 상기 보조 방전을 실시할 때에 상기 제 2 전극에 인가되는 전압은, 어드레스 방전을 실행할 때에 상기 제 2 전극에 선택적으로 인가되는 전압과 동등한 것을 특 징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
(부기 11) 부기 6에 기재된 플라즈마 디스플레이 패널의 구동 방법에 있어서, 상기 보조 방전을 실시할 때에 상기 제 1 전극에 인가되는 전압은, 상기 제 2 전극과는 반대 극성의 전압인 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
(부기 12) 부기 11에 기재된 플라즈마 디스플레이 패널의 구동 방법에 있어서, 상기 보조 방전을 실시할 때에 상기 제 1 전극에 인가되는 전압은, 어드레스 방전을 실행할 때에 상기 제 1 전극에 인가되는 전압과 동등한 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
(부기 13) 부기 6에 기재된 플라즈마 디스플레이 패널의 구동 방법에 있어서, 상기 보조 방전을 복수의 서브필드에 대하여 1회 실시하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
(부기 14) 부기 13에 기재된 플라즈마 디스플레이 패널의 구동 방법에 있어서, 상기 보조 방전을 1 프레임 또는 1 필드에 1회 실시하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
(부기 15) 제 1 전극 및 제 2 전극을 번갈아 인접시켜 복수 배치하고, 상기 제 1 및 제 2 전극에 교차하도록 제 3 전극을 형성하며, 스캔 펄스를 인가하는 상기 제 2 전극에 대하여 경사가 완만한 소거 펄스를 리셋 시에 인가하는 플라즈마 디스플레이 패널의 구동 방법에 있어서, 상기 소거 펄스의 최종 단계에서, 상기 스캔 펄스와 동등한 전압으로 될 때까지 펄스 전압을 급격하게 변화시키는 것을 특징 으로 하는 플라즈마 디스플레이 패널의 구동 방법.
(부기 16) 부기 1, 6 및 15 중의 어느 한 항에 기재된 플라즈마 디스플레이 패널의 구동 방법에 있어서, 상기 제 1 전극 및 상기 제 2 전극은 번갈아 평행하게 배치되며, 상기 제 3 전극은 상기 제 1 및 제 2 전극에 직교하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
(부기 17) 복수의 제 1 전극과, 상기 각 제 1 전극과 번갈아 인접하여 배치된 복수의 제 2 전극과, 상기 제 1 및 제 2 전극과 교차하도록 배치된 복수의 제 3 전극과, 상기 제 2 전극과 상기 제 3 전극과의 사이에서 어드레스 방전을 실행시키는 제어 회로를 구비하고, 상기 제어 회로는, 유지 방전을 의도하지 않은 표시 셀에 축적된 벽전하를 유지 방전이 일어나지 않도록 하는 양으로 감소시키는 보조 방전을 행하는 것을 특징으로 하는 플라즈마 디스플레이 패널.
(부기 18) 복수의 제 1 전극과, 상기 각 제 1 전극과 번갈아 인접하여 배치된 복수의 제 2 전극과, 상기 제 1 및 제 2 전극에 교차하도록 배치된 복수의 제 3 전극과, 상기 제 2 전극과 상기 제 3 전극과의 사이에서 어드레스 방전을 실행시키는 제어 회로를 구비하고, 상기 제어 회로는, 직전에 실시했었던 유지 방전 이상 규모의 보조 방전을 행하는 것을 특징으로 하는 플라즈마 디스플레이 패널.
(부기 19) 부기 17 또는 부기 18 중의 어느 한 항에 기재된 플라즈마 디스플레이 패널에 있어서, 상기 제 1 전극 및 상기 제 2 전극은 번갈아 평행하게 배치되며, 상기 제 3 전극은 상기 제 1 및 제 2 전극에 직교하는 것을 특징으로 하는 플라즈마 디스플레이 패널.
이상, 상세하게 설명한 바와 같이, 본 발명에 의하면, PDP의 표시 패널 상에서의 편중된 전하의 축적을 없애서 이상 방전을 방지할 수 있다. 또한, 본 발명에 의하면, 어드레스 기간에 있어서 소거 펄스만에 의해 방전을 개시하는 것과 같은 잘못된 어드레스를 방지할 수 있다.

Claims (7)

  1. 제 1 전극 및 제 2 전극을 번갈아 복수 배치하고, 상기 제 1 및 제 2 전극에 제 3 전극을 교차시켜 형성한 플라즈마 디스플레이 패널의 구동 방법으로서,
    상기 제 2 전극과 상기 제 3 전극 사이에서 어드레스 방전을 실행하고,
    상기 제 1 전극을 상기 제 2 전극에 대해 제 1 극성의 유지 펄스를 인가하여 유지 방전을 실행하고,
    상기 유지 방전 후에 상기 제 3 전극을 상기 제 1 극성으로 하고, 또한 상기 제 2 전극을 상기 제 1 극성과 다른 제 2 극성으로 하는 전압 펄스를 상기 제 2 전극과 상기 제 3 전극에 인가하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 전압 펄스의 인가는 복수의 서브필드에 대하여 1회 실행하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
  4. 복수의 제 1 전극과,
    상기 각 제 1 전극과 번갈아 배치된 복수의 제 2 전극과,
    상기 제 1 및 제 2 전극에 교차하도록 배치된 복수의 제 3 전극과,
    상기 제 2 전극과 상기 제 3 전극 사이에서 어드레스 방전을 실행하고, 상기 제 1 전극을 상기 제 2 전극에 대해 제 1 극성의 유지 펄스를 인가하여 유지 방전을 실행시키는 제어 회로를 구비하고,
    상기 제어 회로는, 상기 유지 방전 후에 상기 제 3 전극을 상기 제 1 극성으로 하고, 또한 상기 제 2 전극을 상기 제 1 극성과 다른 제 2 극성으로 하는 전압 펄스를 상기 제 2 전극과 상기 제 3 전극에 인가하는 것을 특징으로 하는 플라즈마 디스플레이 패널.
  5. 제 1 항에 있어서,
    상기 유지 펄스의 전위차 보다 큰 전위차의 펄스를 상기 전압 펄스로서 인가하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
  6. 제 4 항에 있어서,
    상기 유지 펄스의 전위차 보다 큰 전위차의 펄스를 상기 전압 펄스로서 인가하는 것을 특징으로 하는 플라즈마 디스플레이 패널.
  7. 제 4 항에 있어서,
    상기 전압 펄스의 인가는 복수의 서브필드에 대하여 1회 실행하는 것을 특징으로 하는 플라즈마 디스플레이 패널.
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