KR100726324B1 - 산화막 구경을 갖는 장파장 표면방출 레이저 소자 및 그제조방법 - Google Patents

산화막 구경을 갖는 장파장 표면방출 레이저 소자 및 그제조방법 Download PDF

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Abstract

본 발명은 반도체 광 소자 중 표면방출 레이저 소자(vertical cavity surface emitting lasers, VCSEL)에 관한 것으로, 특히 InP 기판에서 성장하는 장파장 표면방출 레이저에서 효과적인 전류감금을 수행할 수 있도록 화합물 반도체 기판(1) 위에 차례대로 반도체 하부 거울층(2), 제1 반도체 전극층(3), 이득 활성층(4), 반도체 양 전극층(5)이 성장되고, 이 반도체 양 전극층(5) 위에 10~100㎛폭(L1)으로 재성장 패턴이 식각에 의해 형성되되 그 식각 깊이는 반도체 양 전극층(5)의 두께를 넘지 않으며, 상기 패턴 위에 제1 저온성장된 양 반도체 완충층(61), 제2 저온성장 및 산화막 형성을 위한 양 반도체층(62), 터널결합을 위한 양 반도체층(63), 터널결합을 위한 음 반도체층(7), 전자주입을 위한 제2 반도체 전극층(8)이 형성되고, 이 제2 반도체 전극층(8) 위에 상부 거울층(91 또는 92)이 형성된 것으로, 양 반도체층으로 AlGaAs와 같은 산화막 제작이 용이한 물질을 재성장하는 과정을 거쳐 습식 산화방법에 의해 효과적인 전류 감금을 수행하게 된다.
표면방출 레이저, 저온성장, 화합물 반도체, 유전체 거울층, 반도체 거울층,

Description

산화막 구경을 갖는 장파장 표면방출 레이저 소자 및 그 제조방법 {Oxide aperture long-wavelength vertical cavity surface emitting lasers and method of manufacturing the same}
도 1 내지 도 10은 본 발명에 의한 표면방출 레이저 소자를 제조하는 공정을 순차적으로 도시한 것으로,
도 1은 화합물 반도체 기판 위에 반도체 거울층 및 전류주입을 위한 반도체 음 전극층 및 광학 이득 활성층, 반도체 양 전극층을 형성한 상태의 단면도.
도 2는 도 1의 에피 위에 재 성장을 위해 일정 크기로 식각 방법으로 패턴된단면도.
도 3은 도 2 위에 재 성장을 실시한 것으로, 양극성을 가지며 저온 성장된 완충층, 산화막 형성을 위한 저온성장 양 반도체층, 터널결합을 위한 양 반도체층 및 음 반도체층, 반도체 음 전극층이 차례대로 성장된 상태의 단면도,
도 4는 도 3의 시료에서 패터닝 한 후 식각 방법으로 임의의 크기를 갖는 소자 메사 형성을 예시한 단면도.
도 5는 도 4의 실시 예에서 얻어진 구조에서 습식 산화방법에 의해 산화막을 형성함으로써 전류흐름을 제한하는 전류감금 방법을 도시한 단면도.
도 6은 도 5의 실시 후 최종적으로 유전체 반사경 형성과, 전류주입을 위한 오믹 금속막층을 형성한 표면방출 레이저 구조의 단면도.
도 7은 도 1과 다른 실시 예로 도 2의 구조 위에 반도체 상부 거울층을 포함한 재성장된 상태의 단면도.
도 8은 도 7로부터 식각 방법에 의한 상부 거울층 메사와 소자 메사 형성 과정의 실시 예를 도시한 단면도.
도 9는 도 5와 동일한 방법에 의한 습식 산화방법에 의한 전류제한방법을 적용한 또 다른 실시 예를 도시한 단면도.
도 10은 반도체 상부 거울층을 갖는 표면방출 레이저 구조에서 도 9의 방법을 적용한 실시 예를 도시한 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 기판 2 : 반도체 하부 거울층
3 : 제1 반도체 음 전극층 4 : 광학 이득 활성층
5 : 반도체 양 전극층 61 : 제1 저온 성장된 양 반도체 완충층
62 : 제2 저온 성장 및 산화막 형성을 위한 양 반도체 층
62a : 전류주입층 62b : 전류 차단막
63 : 터널결합을 위한 양 반도체층 7 : 터널결합을 위한 음 반도체층
8 : 전자 주입을 위한 제2 반도체 전극층
91: 유전체 상부 거울층 92 : 반도체 상부 거울층
10: 제1 금속층 11 : 제2 금속층
L1 : 재성장을 위한 패턴 크기 L2 : 소자 메사 크기
L3 : 전류주입 구경 L4 : 반도체 상부거울 층 메사 크기
본 발명은 산화막 구경을 갖는 장파장 표면방출 레이저 소자 및 그 제조방법에 관한 것으로, 상세히는 400℃ 이하의 저온 및 짧은 시간의 공정으로 매우 효과적인 전류감금법을 실시함으로써, 종래 기술인 공기층 전류제한, InAlAs 산화막, 이온주입법, 웨이퍼 접합 방식 등이 갖는 두께/크기 조절의 어려움, 공정의 복잡성, 고온 및 장시간 습식 산화공정의 문제점 등 공정의 복잡성과 내재적인 산란손실(scattering loss) 발생으로 인한 레이저 효율 저하문제를 줄일 수 있도록 한 것이다.
통상적으로 표면방출 레이저 소자는 기존의 측면발광소자(edge emitting laser diode)에 비하여 낮은 문턱전류(threshold current), 구형의 빔 모양(circular beam shape)에 따른 높은 광섬유 결합효율(coupling efficiency)의 우수한 소자특성과 이차원 어레이 소자 제작의 용이성, 웨이퍼 상태에서 소자 테스트가 가능하여 기존의 전자소자가 갖는 양산성을 지니고 있어 우수한 성능과 저렴한 소자가격으로 광 통신망과 광 센서 등에서 기존 광 소자를 대체할 수 있는 유력한 소자로 연구 개발되고 있다.
기술적으로 표면방출 레이저 소자를 제작하기 위해서는 높은 반사율을 갖는 거울층(mirror layer)이 필요하고, 높은 광학이득(optical gain) 물질이 요구되며, 효과적인 전류감금(current confinement)기술 등이 요구된다. 특히, 레이저 빛을 이용하는 레이저의 경우 응용 분야에 따라서 파장(wavelength)을 달리해야 하며, 따라서 응용 파장에 따라서 효과적인 물질의 조합을 고려하여야 한다.
일례로써, 850nm 대역의 파장에서 표면방출 레이저는 GaAs를 기판으로 GaAs/AlGaAs 물질의 조합을 이용하여 높은 반사율의 반도체 거울층과 높은 이득물질의 활성층, 우수한 열특성, AlGaAs 물질에 의한 산화막 전류제한방법 등으로 성공적으로 상용화되었다.
하지만 통신용으로 주로 활용되는 1.3㎛ 와 1.5㎛ 파장 대역의 경우, GaAs/AlGaAs물질이 활용되는데 어려움이 많으며, 주로 InP기판에 InGaAsP나 InAlGaAs물질 등이 주로 활용되고 있다. 이 경우 높은 반사율을 얻기 위해서 많은 층의 성장이 필요하며, 또한 일반적인 InGaAsP, InAlGaAs와 같은 4기(quaternary) 물질들은 GaAs와 같은 2원(binary) 물질에 비하여 1/10 이상의 낮은 열전도도로 소자특성을 제한하며, 효과적인 전류감금방법의 어려움으로 많은 문제점을 가지고 있다.
따라서, 이러한 문제를 극복하고 장파장 대역의 표면방출레이저를 개발하고자 다양한 기술적 방법이 시도되고 있다. 표면방출 레이저 소자의 제작 기술은 크게 반도체 에피 성장법을 이용하여 거울층과 활성층으로 구성된 구조를 한번에 성장한 후 반도체 소자 제조공정을 이용하여 제작하는 모노리식(monolithic) 방법과 광학 적 이득 활성층과 거울층을 개별적으로 성장한 후 제작과정에서 조합하는 혼성(hybrid) 방법으로 크게 분류된다. 전자의 경우 성장을 통하여 구조를 이미 완성한 후, 소자 제작을 수행함으로써 매우 단순화된 제조공정의 장점을 지니지만, 두꺼운 거울층 성장의 어려움과 4기(quaternary) 물질로 인하여 열 특성의 단점이 개선되어야 한다. 후자의 경우 개별구조를 분리해 성장을 함으로써 장파장 이득물질은 4기(quaternary) 물질을 쓰지만, 거울층은 GaAs/AlAs같은 2원(binary) 물질을 사용함으로써 우수한 열적·광학적 특성을 얻을 수 있다. 하지만 구성요소를 개별적으로 에피 성장 후 표면방출 레이저 구조로 결합하기 위한 복잡한 공정(예로써, 웨이퍼 본딩)은 제작시 접합결함 등으로 소자의 신뢰성 저하 및 양산성 저하로 인한 칩 가격이 상승하는 문제점 등이 있다.
또한, AlGaAs 물질 사용의 제한으로 InGaAsP, InAlGaAs 물질계의 경우, 효과적인 전류감금 방법을 사용하기 위하여 이온주입법(ion-implantation), 공기층(air-gap)감금법, 매립터널결합(buried tunnel junction)법, 기판접합(wafer-bonding)에 의한 공기층 감금법 등이 사용되며, InAlAs 층을 이용한 산화막 방법 등이 이용되고 있다. 그러나 장파장 표면방출 레이저의 경우 이온 주입법, 재성장방법이나, 공기층 전류감금법, InAlAs 물질의 산화막 구경 전류 감금법 등은 전류제한 구경을 제작하는데 있어서 공정이 복잡하고 전류 제한층 두께조절의 어려움 등의 문제점을 가지고 있다.
본 발명은 상기한 바와 같은 종래의 각 기술에서 표면방출 레이저 소자가 가지는 구조 및 제작과정의 문제점을 극복하기 위한 안출된 것으로, 본 발명의 목적은 제작의 용이성 및 제품의 신뢰성을 높일 수 있는 표면방출 레이저 소자 및 그 제조방법을 제공하는데 있다.
이와 같은 목적을 달성하기 위하여 본 발명에서는 종래의 기술을 바탕을 둔 장파장 표면방출 레이저에서의 기술적 복잡성, 예를 들면 메타모픽(metamorphic)하게 InP 기반물질에 거울층 물질과 활성층 물질을 달리 성장하고, AlGaAs 산화막층을 제작하거나, 제작시 웨이퍼를 서로 접합(wafer bonding)하는 방식이나, 선택적 식각방법에 의해 공기층 전류감금(current confinement)법 등에서 발생하는 전류 제한층의 크기, 두께에서 발생하는 산란손실(scattering loss) 등과 같은 문제를 크게 개선하고자 하였다. 특히, 표면방출 레이저의 동작시 성능에 큰 영향을 주는 전류감금방법을 개선하고자 하였으며, 종래에 사용된 방법들이 주로 GaAs-InAlGaAs같은 이종 물질계간의 웨이퍼 결합(wafer bonding) 방법이나, 메타모픽한 성장을 통한 방법들에서 접합부가 레이저 구조에서 전기적이나 광학적 역할에 매우 민감한 역할을 할 뿐만 아니라, 웨이퍼 접합으로 말미암아 결함을 내재하게 되어 소자제작 공정이 복잡해질 뿐만 아니라 내재된 결함에 의한 신뢰성 저하 등의 문제를 일으키는 단점을 가지고 있다. 또한 공기층 전류감금법의 경우 습식 선택 식각에 따른 물질의 식각 선택비(etching selectivity), 공기층 두께에 의한 산란손실(scattering loss), 공기층(air-gap)으로 인한 낮은 열 전달 특성의 단점이 있으며, InAlAs 물 질의 습식산화에 의한 산화막 전류감금법의 경우 산화 공정을 위한 온도가 600℃에서 6시간 이상으로 고온공정 및 소요시간이 매우 긴 단점 등을 가지고 있다.
따라서, 본 발명의 표면방출 레이저 소자의 구조에서는 안정된 동종 물질계를 기반으로 하고 습식산화에 민감한 물질, 일 례로 Al 조성이 풍부한 층을 성장하여 격자결함을 최소화하며 저온 재 성장함으로써 에피 성장에 의존하여 전류 차단 막의 두께조절이 용이하고, AlGaAs층을 산화시킴으로써 400℃ 정도의 낮은 공정온도와 수분의 짧은 제작공정이 가능하도록 한 것으로, 특히 AlGaAs 산화막을 가짐으로써 매우 용이한 제작과정과 신뢰성 높은 안정된 소자를 제공할 수 있게 된다.
본 발명에 따른 표면방출 레이저 소자 및 이의 제조방법에 대하여 본 발명을 한정하지 않는 바람직한 실시 예들을 첨부된 도면에 의하여 상세히 설명하기로 한다.
본 발명에 의한 표면방출 레이저 소자의 제조방법의 일례는 먼저 도 1에서 처럼, InP 기판(1) 상에 화합물 반도체 에피 성장법을 이용하여 기판 위에 InAlGaAs/InAlAs 혹은 InAlGaAs/InP와 같은 반도체 하부 거울층(2)을 성장하고, 그 위에 차례대로 n-InP로 이루어진 제1 반도체 전극층(3), InAlGaAs 다중 양자 우물층으로 구성된 광학 이득 활성층(4) 및 p-InP로 이루어진 반도체 양 전극층(5)을 성장한다.
이때, n-InP, p-InP 반도체 전극층(3,5)은 양자 우물층인 광학 이득 활성층(4)에 전류주입을 위한 전극 역할과 우수한 열 특성에 의한 열 방출 기능을 수행하고, 광학 이득 활성층(4)은 레이저 동작을 위한 이득층의 역할을 수행한다.
도 2에는 도 1에서 준비된 구조로부터 표면방출 레이저 소자를 완성하기 위한 재성장 전 단계의 준비 구도를 도시하였다. 도 2에서 L1 크기로 p-InP로 이루어진 반도체 양 전극층(5)을 얇게 패터닝 식각하는 과정을 나타내었다.
이 반도체 양 전극층(5)의 식각시 마스크는 SiOx 나 SiNx를 사용하며, 식각은 습식이나 건식방법을 사용하여 식각에 의한 손상을 최소화 할 수 있도록 한다.
식각 패터닝 폭은 다음 단계의 격자 부정합층의 저온 재성장을 고려하여 충분한 격자 이완을 고려하여 10~100㎛ 크기로 하며, 식각 깊이(etching depth)는 p-InP 반도체 전극층(5)의 두께를 넘지 않도록 한다.
도 3에서 저온 재성장(low-temperature regrowth)을 위한 기판준비가 완료되었으며, 본 발명에서 일례로 실시한 표면방출 레이저 구조를 완성하기 위하여 도 2에 도시된 바와 같은 상태에서 p-InP 반도체 전극층(5) 위에 p-InAlAs로 이루어진 제1 저온성장 양 반도체 완충층(61), p-AlGaAs로 이루어진 제2 저온성장 및 산화막 형성을 위한 양 반도체층(62), p-InAlAs로 이루어진 터널 결합을 위한 양 반도체층(63), n-InP로 이루어진 터널 결합을 위한 음 반도체층(7), n-InP로 이루어진 전자주입을 위한 제2 반도체 전극층(8)이 차례로 성장되며, 성장두께는 전체 레이저 구조의 발진파장을 고려하여 공진두께로 성장된다. 이때 p-InAlAs로 이루어진 제1 저온성장 양 반도체 완충층(61)은 도 1의 구조와 달리 낮은 성장온도에 성장되는데, 통상 350~550℃ 부근에서 성장되고 그 성장두께는 수십 nm정도가 된다. 이렇게 성장함으로써 그 위에 성장된 p-AlGaAs로 이루어진 제2 저온성장 및 산화막 형성을 위한 양 반도체층(62)에서 발생하는 InP 기반 물질과의 격자 부정합(lattice mismatch)을 완화하도록 하였다.
상기 p-AlGaAs로 이루어진 제2 저온성장 및 산화막 형성을 위한 양 반도체층(62)은 통상 30nm 이하의 두께로 성장되며, 산화막 형성조건에 따라 Al조성은 90~100%로 조절된다.
상기 제2 저온성장 및 산화막 형성을 위한 양 반도체층(62)의 위에는 도핑농도가 5x1019이상을 갖는 p++-InAlAs로 이루어진 터널결합을 위한 양 반도체층(63)과 n++-InP로 이루어진 터널 결합을 위한 음 반도체층(7)을 성장하여 터널결합층을 갖도록 하였다. 이때, 도핑농도가 클수록, 레이저 동작에서 역방향으로 작동하는 터널결합층의 저항을 낮출 수 있게 된다. 마지막으로 전극형성을 위한 n-InP로 이루어진 전자주입을 위한 제2 반도체 전극층(8)이 성장된다.
도 4는 재성장(regrowth)된 기판으로부터 식각 방법에 의한 소자 메사(mesa)형성 과정을 예시하였다. L2 크기를 갖는 메사는 CH4-H2-Ar-Cl2 혼합기체 식각 및 습식 선택식각 방법에 의해 형성되며, 이 단계에서 n-InP로 이루어진 제1 반도체 전극층(3)까지 노출시킨다. 통상적으로 L2의 크기는 L1 보다 작아 L1 크기의 패턴 내에 메사가 놓이게 제작되도록 한다.
도 5는 재성장 및 제작된 메사 구조의 습식 산화막 형성과정의 일례를 나타낸다. 삽입된 AlGaAs층 즉, 양 반도체층(62)은 통상적인 AlGaAs 물질기반의 850nm 표면방출 레이저에서처럼 400℃ 온도에서 질소와 수증기의 습식분위기에서 산화되어 AlOx 산화층 전류 차단막(62b)을 형성하여 레이저 구조의 전류감금효과를 일으킨다. 특히, AlGaAs에서 산화막 형성속도는 Al조성에 매우 민감하며, 본 발명의 경우 Al조성을 90~100%로 하였으며 노출된 다른 반도체 층들과 산화 선택성(oxidization selectivity)을 높이며, 공정 온도 및 시간을 최적화 하였다. 이때 L3는 L2 메사 크기에서 전류가 주입되는 전류주입층(62a)의 크기로 통상 L2보다 작게 제작된다.
도 6은 본 발명에서 제시한 방법을 적용한 하이브리드(hybrid)형 표면방출 레이저 소자의 일 실시 예를 도시한 것이다.
이는 습식산화에 의해 전류 산화 구경(oxide aperture)을 형성한 후 전류주입을 위한 금속 전극막(10,11)을 각각 상 하부의 제1,2 반도체 전극층(3,8)에 형성한 후, 유전체 거울층(91)을 구성함으로써 최종적으로 표면방출 레이저 소자를 완성한 것이다.
상기 금속 전극막(10,11)은 n-InP의 경우 AuGe/Ni/Au 혹은 Cr/Au층을 사용하 며, 오믹(ohmic)형성을 위하여 열처리과정을 수행한다.
도 7은 본 발명의 또 다른 실시예를 도시한 것으로, 레이저 소자의 제조시 상부 거울층 형성과정에서 도 6과 달리 도 1의 구조에서 도 2의 에피 재성장과정에서 상부 거울층을 반도체 거울층(92)으로 구성하는 일례를 나타낸다. 이 상부 반도체 거울층(92)은 하부 거울층(2)과 동일하게 InAlGaAs/InAlAs, InAlGaAs/InP 등의 반도체 다층막으로 생성한다.
도 8은 도 7에서 재성장된 에피 구조로부터 반도체 소자 형성을 위한 메사 제조과정이 도시되어 있다. 먼저, 상부 반도체 거울층(92)을 정의하기 위하여 식각 방법에 의해서 L4 크기의 메사를 형성함과 동시에 상부의 제2 반도체 전극층(8)을 노출시킨다. 다음으로 L2크기의 소자 2차 메사를 형성하면서 하부의 제1 반도체 전극층(3)을 노출시키는 2단계의 메사 형성과정을 실시한다. 이때 상부 반도체 거울층(92)의 메사 크기 L4는 2차 메사 L2보다 내측에 존재하게 하며, 2차 메사 내측에는 저온 재성장된 AlGaAs로 이루어진 양 반도체층(62)이 포함되도록 한다.
도 9는 도 8에서 제작된 메사 구조를 습식 산화법에 의해 양 반도체층(62)을 산화시키는 과정을 예시한 도면이다. 이때 전류주입 구경(62a)의 크기(L3)는 상부 반도체 거울층(92)의 메사 크기(L4)보다 작게 형성되도록 한다.
도 10은 도 9의 과정에서 산화 구경을 형성한 후 완성된 모노리식(monolithic) 표면방출 레이저 소자를 도시한 것이다. 도 10의 실시 예에서 전류주입을 위한 금속 전극막(10,11)이 각각 상/하부의 제1, 제2 반도체 전극층(3,8)에 증착된다. 상부 금속층(10)을 통하여 주입된 전류는 전자주입을 위한 제2 반도체 전극층(8)을 통하여 전자(electron)형태로 진행하다 터널결합을 위한 음 반도체층(7)에서 터널링(tunneling)에 의해 양공(hole)으로 바뀌고, 전류 차단막(62b)에 의해 제한되어 L3의 전류주입 구경을 통하여 반도체 양 전극층(5)을 통하여 이득 활성층(4)으로 양공이 주입되며, 하부의 제1 반도체 전극층(3)으로 유입된 전자와 결합(recombination)하여 레이징(lasing)을 유발시킨다.
본 발명의 실시 예인 도 6 또는 도 10에 따라 산화막 구경 표면방출 레이저의 기능을 설명하면 다음과 같다.
상부의 금속 전극막(10)에 전원의 양극을 접속하고 하부의 금속 전극막(11)에 전원의 음극을 접속하여 전기를 가하여 주면 전류는 제2 반도체 전극층(8), 터널결합을 위한 음 반도체층(7), 터널결합을 위한 양 반도체층(63)을 거쳐 전류 주입층(62a)으로 전류가 주입된다. 이때 전류 주입층(62a) 옆의 산화막 형성에 의한 전류 차단막(62b)은 절연층이므로 전류가 흐르지 않게 되어 전류주입 구경(L3)에만 전류가 흐르게 된다.
이와 같이 전류주입 구경(L3)에만 전류가 흐르게 되고 이 전류는 반도체 완충층(61)과 반도체 양 전극층(5)을 거쳐 이득 활성층(4)으로 전류가 주입된다. 따 라서 전체 소자 중 전류주입 구경(L3) 영역에만 선택적으로 전류를 흐르게 할 수 있다. 그러므로 전류주입 구경(L3) 영역에서 빛이 발생하고 여기서 발생된 빛은 상부 거울층(91,92)과 하부 거울층(2) 사이를 반복하여 반사되면서 증폭되어 상부 거울층(91,92) 위쪽과 하부 거울층(2)의 아래 쪽으로 레이저 발진 빛을 방출하게 되는 표면방출 레이저의 기능을 갖게 되는 것이다.
이와 같이 본 발명으로 형성된 산화막 구경은 제조방법이 간단하고, 산란 등의 손실이 적어 고효율의 표면방출 레이저 특성을 갖는다.
위에서는 본 발명의 바람직한 예를 들어 설명하였으나, 본 발명은 상기한 실시 예에만 한정되지는 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 많은 변형이 가능함은 명백하다.
이상 설명한 바와 같이 본 발명은 화합물반도체 성장법으로 InP 기판 위에 반도체 하부 거울층, 제1 반도체 전극층, 활성층, p-InP 반도체 전극층(5)을 성장한 후, 일정 크기의 재성장 패턴을 실시한 후, 저온 재성장 방법으로 p-InAlAs 완충층, p-AlGaAs 산화막 형성층, p++-InAlGaAs, n++-InP 터널결합층, n-InP 상부 전극층을 구성하며, 그 위에 상부 거울층으로 유전체 다층막 혹은 반도체 다층 거울막을 구비한 것으로, 본 발명은 InP-InAlGaAs 물질을 기반으로 한 장파장 표면방출 레이저 이지만 AlGaAs 산화층을 내재하고 있으므로, 400℃ 이하의 저온 및 짧은 시간의 공정으로 매우 효과적인 전류감금법을 실시함으로써, 종래 기술인 공기층 전류제한, InAlAs 산화막, 이온주입법, 웨이퍼 접합 방식 등이 갖는 두께/크기 조절의 어려움, 공정의 복잡성, 고온 및 장시간 습식 산화공정의 문제점 등 공정의 복잡성과 내재적인 산란손실(scattering loss) 발생으로 인한 레이저 효율 저하문제를 줄이는 효과를 얻을 수 있다. 이는 표면방출 레이저가 갖는 양산성에 기반을 둔 저렴한 가격과 열 특성으로 인한 특성저하를 크게 개선할 수 있는 소자구조 및 그 제작기술이 된다.

Claims (7)

  1. 화합물 반도체 기판(1) 위에 차례대로 반도체 하부 거울층(2), 제1 반도체 전극층(3), 이득 활성층(4), 반도체 양 전극층(5)이 성장되고, 이 반도체 양 전극층(5) 위에 10~100㎛ 폭(L1)으로 재성장 패턴이 식각에 의해 형성되되 그 식각 깊이는 반도체 양 전극층(5)의 두께를 넘지 않으며, 상기 패턴 위에 제1 저온성장된 양 반도체 완충층(61), 제2 저온성장 및 산화막 형성을 위한 양 반도체층(62), 터널결합을 위한 양 반도체층(63), 터널결합을 위한 음 반도체층(7), 전자주입을 위한 제2 반도체 전극층(8)이 형성되고, 이 제2 반도체 전극층(8) 위에 상부 거울층(91 또는 92)이 형성된 것을 특징으로 하는 표면방출 레이저 소자.
  2. 청구항 1에 있어서,
    상기 거울층(2,92)으로는 InP/InAlGaAs, InAlAs/InAlGaAs 물질을 사용한 것을 특징으로 하는 표면방출 레이저 소자.
  3. 청구항 1에 있어서,
    상기 상부 거울층(91)으로 유전체 거울층을 사용한 것을 특징으로 하는 표면방출 레이저 소자.
  4. 청구항 1에 있어서,
    상기 이득 활성층(4)으로는 InAlGaAs 물질을 사용한 것을 특징으로 하는 표면방출 레이저 소자.
  5. 청구항 1에 있어서,
    상기 산화막 형성을 위한 양 반도체층(62)으로 산화에 민감한 물질인 AlGaAs나 Al을 포함하는 반도체를 사용한 것을 특징으로 하는 표면방출 레이저 소자.
  6. 화합물 반도체 기판 위에 차례대로 반도체 하부 거울층, 제1 반도체 전극층, 이득 활성층, 반도체 양 전극층을 성장하는 단계;
    상기 반도체 양 전극층 위에 식각으로 10~100㎛ 폭으로 반도체 양전극층의 두께를 넘지 않도록 재성장 패턴을 형성하는 단계;
    상기 재성장 패턴 위에 차례대로 제1 저온성장된 양 반도체 완충층, 제2 저온성장 및 산화막 형성을 위한 양 반도체층, 터널결합을 위한 양 반도체층, 터널결합을 위한 음 반도체층, 전자주입을 위한 제2 반도체 전극층을 형성하는 단계;
    상기 제2 반도체 전극층 위에 상부 거울층을 형성하는 단계;를 포함하여 이루어지는 것을 특징으로 하는 표면방출 레이저 소자의 제조방법.
  7. 청구항 6에 있어서,
    상기 저온 재성장온도는 350 ~ 550℃인 것을 특징으로 하는 표면방출 레이저 소자의 제조방법.
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