KR100724660B1 - 플라즈마 처리 장치와 이것을 이용한 반도체 장치의 제조방법 - Google Patents

플라즈마 처리 장치와 이것을 이용한 반도체 장치의 제조방법 Download PDF

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가부시키가이샤 히타치세이사쿠쇼
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Abstract

평행 평판형 ECR 플라즈마 처리 장치에 있어서, 연속하여 균일한 상태가 확보될 수 있는 플라즈마 밀도 영역을 확대한다.
솔레노이드 코일에 의해 형성되는 제1 자장 형성 수단에 대해, 제2 자장 형성 수단을 도입하여, 이 제1 및 제2 자장 형성 수단에 의한 합성 자장에서 평면판 표면에서의 자력선 방향의 분포를 제어하고, 자장과 전자파의 상호 작용량 분포를 제어한다. 이에 따라, 고밀도 플라즈마 형성 시에도 플라즈마 균일성을 확보할 수 있고, 저밀도로부터 고밀도의 넓은 영역에 걸쳐서 연속 플라즈마 형성이 가능해져, 고밀도 조건에 의한 고속 가공을 포함하는 광범위한 플라즈마 조건에서의 처리를 가능하게 하는 플라즈마 처리 장치를 실현한다.
플라즈마, 저밀도, 고밀도, 플라즈마 균일성, 자장, 전자파

Description

플라즈마 처리 장치와 이것을 이용한 반도체 장치의 제조 방법{PLASMA PROCESSING SYSTEM AND METHOD FOR MANUFACTURING A SEMICONDUCTOR DEVICE BY USING THE SAME}
도 1은 본 발명의 제1 실시예에 있어서의 플라즈마 처리 장치를 도시한 도면.
도 2는 본 발명의 제2 실시예에 있어서의 제2 자장 형성 수단의 구체적인 구성도.
도 3은 도 13에 도시하는 플라즈마 처리 장치에 있어서의 평면판 아래의 자장 분포를 도시한 도면.
도 4는 본 발명의 제1 실시예에 있어서의 평면판 아래의 자장 분포를 도시한 도면.
도 5는 웨이퍼면 내에서의 위치와 실리콘 산화막의 에칭 속도의 관계를 나타내는 특성도.
도 6은 본 발명의 제3 실시예에 있어서의 제2 자장 형성 수단의 구체적인 구성도.
도 7은 본 발명의 제4 실시예에 있어서의 플라즈마 처리 장치를 도시한 도면.
도 8은 본 발명의 제4 실시예에 있어서의 플라즈마 처리 장치를 도시한 도면.
도 9는 본 발명의 제5 실시예에 있어서의 플라즈마 처리 장치를 도시한 도면.
도 10은 본 발명의 제6 실시예에 있어서의 반도체 장치를 도시하는 단면도.
도 11은 본 발명의 제6 실시예에 있어서의 반도체 장치의 제조 공정을 나타내는 부분 단면도.
도 12는 본 발명의 제6 실시예에 있어서의 반도체 장치의 다른 제조 공정을 나타내는 부분 단면도.
도 13은 본 발명자 등에 의해서 검토된 플라즈마 처리 장치를 도시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : 처리실
2 : 평면판
3 : 유전체
4 : 접지
5 : 가스 도입구
9 : 처리대
10 : 샤워플레이트
13 : 튜너
17 : 솔레노이드 코일
18 : 자석
본 발명은 원료 가스를 플라즈마화하여, 활성화한 입자의 물리 또는 화학 반응에 의해 반도체 기판(반도체 웨이퍼) 등의 표면을 처리하기 위한 플라즈마 처리 장치에 관한 것이다.
UHF(Ultra High Frequency)를 이용한 평행 평판형 ECR(Electron Cyclotron Resonance) 플라즈마 장치가 특개평9-321031호 공보에 개시되어 있다.
상기 공보에 기재된 발명에 따르면, 고속, 고 선택비, 고 애스팩트 가공, 장시간 안정된 에칭 특성을 달성하는 것을 과제로 하고 있다. 그리고, 그 해결 수단은, UHF대 전원(電源)에 의한 전자파로 전자 사이클로트론 공명 현상을 이용하여 플라즈마 형성하고, 또한 전자파를 피처리 기판에 대면하는 위치에 배치한 원형 도체판으로부터 방사시키는 것이다.
또, 영구 자석을 이용한 에칭 장치로서는, 예를 들면 1988 DRY PROCESS SYMPOSIUM pp54-57에 개시되어 있다. 이 문헌에 개시된 에칭 장치는, 마그네트론 RIE 장치라 불리며, 처리실 위에 영구 자석을 배치하고, 웨이퍼에만 RF 파워(13.54㎒)를 가해, 웨이퍼 주면 상에 플라즈마를 생성하는 것이다.
발명자 등은 상기 공보에 개시된 플라즈마 처리 장치에 기초하여, 도 13에 도시하는 구체적인 플라즈마 에칭 장치를 검토하였다.
도 13은, 피처리 기판(반도체 웨이퍼)을 에칭 가공하기 위한 평행 평판형 ECR 플라즈마 처리 장치의 구성도를 나타낸다. 도 13에 있어서, 처리실(1)은 내부에, 샤워플레이트(10)를 구비한 평면판(2), 유전체(3), 및 처리대(9)가 설치되어 있다. 프로세스 가스(프로세스 가스)는, 평면판(2)에 설치된 가스 도입구(5)보다 샤워플레이트(10)를 통해서 처리실(1)로 도입된다. 고주파 전원(11)에 있어서 생성한 300㎒ 내지 1㎓ 사이의 UHF대 전자파는, 튜너(13)를 통해, 평면판(2)으로부터 에칭 처리실로 도입되어, 가스를 플라즈마화한다. 효율적으로 처리실(1)에 UHF대 전자파가 전파하도록, 평면판(2)과 접지(4)의 사이에서 고주파가 원하는 모드(여기서는, TM01 모드)로 공명하도록 평면판(2)의 외부 직경과 유전체(3)의 재질이 정해지고 있다.
UHF대 전자파는, 평면판(2)과 접지(4)의 사이에서 공명하고, 유전체(3)의 주변부로부터 처리실(1)로 전파된다. 고효율 방전을 위해 자장 발생용의 솔레노이드 코일(17)을 처리실(1)의 주변에 배치하고, 0 가우스 내지 360 가우스 사이의 자장이 샤워플레이트(10)의 바로 아래에 오도록 코일 전류를 제어하며, 전자 사이클로트론 공명(ECR)을 이용하여 전자 밀도가 1011개/cm3 이상의 고밀도 플라즈마를 발생시킨다. 처리대(9) 상에 피처리 기판(8)을 설치하고, 플라즈마에 의해 에칭 처리한다. 에칭 가스는, 가스 도입구(5)를 통해서 에칭 처리실(1)에 도입되어, 배기 펌프에 의해 에칭 처리실의 밖으로 배기된다.
피처리 기판(8)을 설치하는 처리대(9)에는, 고주파 전원(15)에 의해 100㎑에 서 15㎒까지의 고주파 바이어스가, 튜너(16)를 통해서 인가된다. 피처리 기판(8)과 샤워플레이트(10)의 거리는, 처리대(9)의 상하 기구에 의해 거리가 20㎜에서 150㎜의 범위로 변화시킬 수 있다. 처리대(9)에는, 피처리 기판(8)의 주변에 폭 30㎜ 정도의 포커스 링(7)을 설치할 수 있는 구조로 되어 있다. 이 포커스 링(7)에는, 피처리 기판(8)에 인가되는 고주파 전원(15)으로부터 고주파 전력의 10% 내지 50% 정도를 분기하여 인가되는 구조로 되어있다. 통상, 포커스 링(7)은, 하부가 알루미늄(Al)이고, 상측이 결정 실리콘(Si)이지만, 상측에는 불순물 도핑된 Si, 탄화 실리콘(SiC), Al을 설치할 수도 있다.
평면판(2)에는, 고주파 전원(11)과는 다른 주파수(10㎑ 내지 27㎒)를, 고주파 전원(12)으로부터 튜너(14)를 통해 인가할 수 있다. 샤워플레이트(10)의 재질은 Si 이다. 이 샤워플레이트(10)는, 평면판(2)에 접하고 있고, 냉매 입구(6)로부터, 냉매를 평면판(2)내로 도입함으로써, 샤워플레이트(10)의 온도 조정을 행한다.
도 13에 도시하는 장치는, 주로 솔레노이드 코일(17)에 흐르는 전류를 변화시키고, ECR 조건이 되는 자장 강도 위치를 조정함으로써 균일성을 최적화하고 있다.
이상의 구성에 의해, 고효율로 플라즈마를 생성하고, 또한, 생성한 플라즈마를 자장에 의해 효율적으로 피처리 기판 표면에 수송하여, 고효율인 가공을 가능하게 하고 있다. 또한 자장에 의해, 플라즈마가 처리 용기벽에 도달하는 것을 억제하여, 처리 용기벽 상태의 변화에 따른 가공 조건의 변동 억제도 가능하게 하고 있다.
발명자 등의 검토에 따르면, 상기 플라즈마 처리 장치에 있어서, 추가로 더 해결하여야 할 과제를 밝혔다.
도 13에 도시하는 플라즈마 처리 장치는, 이온 전류 밀도가 저-중밀도 영역에 있어서 균일성에 문제가 없게 투입 전력에 대하여 선형인 특성을 나타내고 있었다. 그러나, 투입 전력을 증가시켜, 플라즈마 밀도(구체적으로는 1011개/cm3 또는 그 이상)를 얻고자 하면, 에칭 속도의 웨이퍼면내 균일성은 10% 이상이 되고, 한층 더 개선이 필요하였다. 즉, 에칭 속도 분포는, 도 5에 도시된 바와 같이, 웨이퍼 중심 부근만 속도가 늦어진다. 이것은, 플라즈마 밀도의 균일성에 기인한 것이고, 해결하여야 할 과제이다.
도 3에, 도 13에 도시한 에칭 장치에 있어서의 평면판 바로 아래에서의 솔레노이드 코일(17)에 의한 자장 벡터(a)와, 전자파의 전계 벡터(b)를 도시한다. 도 13에 도시한 에칭 장치에 따르면, 전기력선 방향(전계 벡터(b))과 자력선(자장 벡터(a))의 교차 각도가, 평면판 중심에서 작고, 플라즈마 생성 효율이 낮은 것이 분명해졌다. 즉, 평면판 중심에서는 자장 벡터(a)와 전장(전계) 벡터(b)가 일치한 부분이 있다. 이것이 상기한 고 플라즈마 밀도시의 불균일성의 요인으로 되고 있는 것으로 생각된다.
본 발명의 목적은, 평행 평판형 ECR 플라즈마 장치에 있어서, 저밀도 내지 고밀도인 플라즈마 상태에서도 피처리 기판에 균일한 가공을 실시할 수 있는 플라 즈마 처리 장치를 제공하는 것에 있다.
본 발명의 다른 목적은, 반도체 웨이퍼의 면내 변동을 저감시키는 것을 가능하게 한 에칭 공정을 포함하는 반도체 장치의 제조 방법을 제공하는 것에 있다.
본 발명의 평행 평판형 ECR 플라즈마 장치에 따르면, 솔레노이드 코일을 제1 자장 형성 수단으로 하여, 평면판 근방에 국소적인 자장을 형성하는 제2 자장 형성 수단이 배치된다. 제1 자장 형성 수단에 의해 형성되는 자장은, 그 제2 자장 형성 수단에 의한 자장의 영향을 받아, 전자파에 의한 전기력선과 자력선이 교차하는 각도가 국소적으로 변화한다. 그 결과로서, 전자파와 자장의 상호 작용이 평면판 아래 전면에서 거의 같아져 균일한 플라즈마 생성이 가능해진다.
이때, 제1 자장 형성 수단에 의해 형성되는 자장의 극성과, 제2 자장 형성 수단에 의해 형성되는 자장의 극성이 역이면, 상기 각도를 크게 하는 효과가 증가한다.
이에 따라, 평면판 중심 아래에서의 자장과 전자파의 상호 작용량이 커지고, 고 플라즈마 밀도(1 × 1012/cm3 이상)이더라도 10% 이하의 균일성을 달성할 수 있다. 또한, 플라즈마 생성에 이용하는 전자파 주파수를 80㎒에서 500㎒로 하는 것으로, 대구경(직경 300㎜)의 피처리 기판에 대하여도 전자파 전계의 강도 분포를 균일하게 할 수 있게 되어, 이전의 자장 제어와 정합하여 균일한 플라즈마 생성을 가능하게 한다.
다음에, 본 발명의 특징을 이하에 열거한다.
본 발명은 처리 용기 내에 피처리 기판을 올려두는 처리대와, 피처리 기판과 대면하는 위치에서 전자파를 방사하는 평면판과, 처리 용기의 외부 또는 내부에 있어 상기 전자파와 상승(相乘)하여 소정의 가스를 플라즈마화 하기 위한 자장을 형성하는 제1 자장 형성 수단과, 평면판의 근방에서 제1 자장 형성 수단에 의한 자장과는 다른 자장을 형성하는 제2 자장 형성 수단을 구비하고, 제1 자장 형성 수단에 의한 자장과 제2 자장 형성 수단에 의한 자장의 합성에 의해, 평면판의 근방에서의 자력선 방향을 제어하도록 구성한 것을 특징으로 한다.
또한, 본 발명은, 처리 용기 내에 피처리 기판을 올려두는 처리대와, 피처리 기판과 대면하는 위치에서 전자파를 방사하는 평면판과, 처리 용기의 외부 또는 내부에서 상기 전자파와 상승하여 플라즈마를 생성하기 위한 자장을 형성하는 자장 형성 수단과, 평면판의 표면에 형성되는 전자파 전계 벡터의 크기와 방향에 따라서 자장 형성 수단으로 형성되는 자장의 평면판 위에서의 방향을 제어하는 수단을 구비하고, 소정의 가스를 플라즈마화하여 피처리 기판에 처리를 실시하도록 구성한 것을 특징으로 한다.
또한, 본 발명은 처리 용기 내에 피처리 기판을 올려두는 처리대와, 피처리 기판과 대면하는 위치에서 전자파를 방사하는 평면판과, 처리 용기의 외부 또는 내부에서 상기 전자파와 상승하여 플라즈마를 생성하기 위한 자장을 형성하는 자장 형성 수단과, 평면판의 표면에 형성되는 전자파 전계와 자장 형성 수단에 의한 자장의 상호 작용으로 형성되는 플라즈마 생성 효율이, 평면판의 전면의 50% 이상의 영역에서 ±20% 이내의 차가 되도록, 평면판의 표면에서의 전자파 전계 분포에 따라서 평면판의 표면의 자장 분포를 제어하는 수단을 구비하여, 소정의 가스를 플라즈마화하여 피처리 기판에 처리를 실시하도록 구성한 것을 특징으로 한다.
또한, 본 발명은, 처리 용기 내에 피처리 기판을 올려두는 처리대와, 피처리 기판과 대면하는 위치에서 전자파를 방사하는 평면판과, 상기 전자파와 상승하여 플라즈마를 생성하기 위한 자장을 형성하는 자장 형성 수단과, 평면판에서의 상기 전자파 전계 벡터와 자장 형성 수단으로 형성되는 자장 벡터가 이루는 각도의 사인값과, 평면판의 표면에 형성되는 전자파 전계 벡터의 크기의 곱이, 평면판의 전면의 50% 이상의 영역에서 ±20% 이내의 차가 되도록, 평면판 상에서의 자장의 분포를 제어하는 수단을 갖고, 소정의 가스를 플라즈마화하여 상기 피처리 기판에 처리를 실시하도록 구성한 것을 특징으로 한다.
또한, 본 발명은 처리 용기 내에 반도체 웨이퍼를 올려두기 위한 처리대와, 반도체 웨이퍼와 대면하는 위치에서 전자파를 방사하는 평면판과, 처리 용기의 외부 또는 내부에 있어 상기 전자파와 상승하여 소정의 가스를 플라즈마화하기 위한 자장을 형성하는 제1 자장 형성 수단과, 평면판의 근방에서 제1 자장 형성 수단에 의한 자장과는 별도의 다른 자장을 형성하는 제2 자장 형성 수단을 구비하고, 제1 자장 형성 수단에 의한 자장과 제2 자장 형성 수단에 의한 자장의 합성에 의해, 평면판의 근방에서의 자력선 방향을 제어하는 플라즈마 처리 장치를 이용하여, 반도체 웨이퍼 주면에 형성된 절연막을 에칭하는 공정을 포함하는 반도체 장치의 제조 방법을 제공한다.
그리고, 또한, 본 발명의 반도체 장치의 제조 방법은, (a) 반도체 기판 주면에 절연막을 형성하는 공정과, (b) 상기 절연막 상에 소정의 패턴을 갖는 마스크를 형성하는 공정과, (c) 처리 용기 내이고, 상기 마스크가 형성된 반도체 기판을 처리대에 설치하여, 상기 마스크가 형성된 반도체 기판면과 대면하는 평면판으로부터 전자파를 방사시키고, 상기 반도체 기판면과 상기 평면판 사이에 상기 전자파와 상승하여 플라즈마를 생성하기 위한 자장을 형성하고, 상기 평면판 상에서의 상기 자장의 방향을 제어하여, 상기 마스크가 형성되어 있지 않은 곳의 상기 절연막을 에칭하여, 상기 절연막에 개구부를 형성하는 공정과, (d) 상기 개구부 내에 도체층을 매립하는 공정을 포함한다.
<제1 실시예>
도 1에 본 발명의 제1 실시예인 플라즈마 에칭 장치를 도시한다. 처리실(1)은 내부에, 샤워플레이트(10)를 구비한 평면판(2), 유전체(3), 및 처리대(9)가 설치되어 있다. 본 실시예에서는, 평면판(2)의 직경을 처리대(9)에 설치되는 피처리 기판의 직경과 동일하게 하였다. 프로세스 가스는, 평면판(2)에 설치된 가스 도입구(5)로부터 실리콘(Si)으로 형성된 샤워플레이트(10)를 통해서, 처리실(1)에 도입된다. 이 샤워플레이트(10)는 웨이퍼 전면에 대하여 가스의 흐름을 균일하게 하기 위한 것이며, 복수의 가스 도입 구멍(도시하지 않음)이 형성된다. 고주파 전원(11)에서 생성한 전자파는, 튜너(13)를 통해, 평면판(2)으로부터 처리실(1)로 도입되어, 가스를 플라즈마화한다. TM01 모드로 공명하도록 평면판(2)의 외부 직경 과 유전체(3)의 재질이 정해지고 있다. 본 실시예에 따르면, 고주파 전원(11)에 의해 100㎒의 전자파를 평면판에 공급하였다.
고효율 방전을 위해, 제1 자장 형성 수단으로서 솔레노이드 코일(17)이 에칭 처리실(1)의 주변에 배치된다. 이 솔레노이드 코일(17)의 코일 전류는, 0 가우스로부터 360 가우스 사이의 자장이 샤워플레이트(10)의 바로 아래에 배치되도록 제어된다. 그리고, 피처리 기판(8)과 샤워플레이트(10) 사이에 전자 사이클로트론 공명(ECR)자장을 형성함으로써, 이들의 사이에는 1011/cm3 이상의 고밀도 플라즈마가 된다.
솔레노이드 코일(17)에 의해 형성되는 자장의 주된 방향은, 평면판(2)으로부터 피처리 기판(8)의 방향이다. 처리대(9) 상에 피처리 기판(8)을 설치하여, 플라즈마에 의해 에칭 처리한다. 에칭 처리 동안, 에칭 가스는, 가스 도입구(5)를 통해서 처리실(1) 내에 도입되고, 배기 펌프에 의해 처리실(1)의 밖으로 배기된다. 가스 유량은 예를 들면, 500 cc/min.이고, 처리실(1) 내의 압력은 대개 2.0Pa로 유지된다.
이온의 인입 에너지를 바꿔 피처리 기판 표면에서의 반응을 촉진시키는 것을 목적으로 하여, 피처리 기판을 설치하는 처리대(9)에는, 고주파 전원(15)에 의해 100㎑에서 15㎒까지의 고주파 전계를, 튜너(16)를 통해서 인가한다. 처리대(9)와 샤워플레이트(10) 사이의 거리는, 처리대의 상하 기구에 의해 20㎜에서 90㎜의 범위로 변화시킬 수 있다. 처리대(9)는, 피처리 기판(8)의 주변에 폭 30㎜ 정도의 포 커스 링(7)을 설치할 수 있는 구조로 되어 있다.
포커스 링(7)에는, 피처리 기판(8)에 인가되는 고주파로부터 분기된 10% 내지 50% 정도의 고주파가 인가되도록 되어 있다. 통상, 포커스 링(7)은, 하부가 Al이고, 상측이 결정 Si이지만, 상측에는 불순물 도핑된 Si, SiC 또는 Al을 설치할 수도 있다.
샤워플레이트(10)의 재질은 Si이다. 이 샤워플레이트(10)는, 평면판(2)에 접하고 있고, 냉매 입구(6)로부터, 냉매를 평면판(2) 내로 도입함으로써, 샤워플레이트(10)의 온도 조정을 행한다.
또한, 평면판(2)에는, 고주파 전원(11)과는 다른 주파수(라디오파 대역:50㎑ 내지 15㎒)를, 고주파 전원(12)으로부터 튜너(14)를 통해 인가한다. 이 목적은, 샤워플레이트(10) 표면에서의 반응성을 제어하기 위해서이다. 고주파 전원(12)에 의해 실리콘(Si)으로 이루어지는 샤워플레이트(10)와 플라즈마 내의 지나친 이온(예를 들면, 불소 이온)의 반응을 제어할 수 있다. 이 때문에, 피처리 기판(8)측에서의 에칭 선택비를 용이하게 제어할 수 있다.
그리고, 평면판(2)의 중심부 이면에는, 제2 자장 형성 수단으로서, 자석(18)(예를 들면, 영구 자석)이 배치되어 있다.
도 2를 참조하며, 본 제1 실시예에 있어서의 전자파 방사부를 이하에 자세히 설명한다. 도 2에 있어서, 평면판(2)에 접하게 샤워플레이트(10)가 배치되어 있다. 평면판(2)의 상측에는, 고주파를 전달하기 위한 동축선(同軸線)인 코어선이 결합하고 있다. 그 결합부는 원추형 타입을 하고 있고, 내부에는 자석(18)이 배치 되어 있다. 자석(18)은, 솔레노이드 코일(17)에 의해 형성되는 자장과 역의 극성이 되는 자장을 발생하도록 설치되어 있다. 본 실시예에서는, 자석(18)의 상측이 N극이고, 그 하측이 S극이다. 자석(18)은, 직경 20㎜, 두께 10㎜의 원주형을 이루고 있고, 표면의 자속 밀도가 4500 가우스이다. 이 자석(18)에 의해 형성되는 자장은, 매우 좁은 공간에 밖에 영향을 주지 않고, 피처리 기판(8) 상에서의 자속 밀도는, 약 20 가우스 이하이다.
다음에, 도 13에 도시한 평면판과 본 제1 실시예에 있어서의 평면판의 작용의 비교를 이하에 설명한다.
도 3은, 도 13에 도시한 평면판(2) 근방에서의 자장 벡터와 전계 벡터의 관계를 나타내는 설명도이다. 평면판(2)에 접하여 배치한 샤워플레이트(도시하지 않음) 바로 아래에서의 솔레노이드 코일(17)에 의한 자장 벡터(a)와, 고주파 전원(11)으로부터 공급한 전자파의 전계 벡터(b)는 도 3에 도시하는 대로이다. 전자파의 전계 벡터(b)와 솔레노이드 코일(17)에 의한 자장 벡터(a)가 이루는 각도 θ의 사인값과 전계 벡터의 크기의 곱이 평면판(2)의 면내 각부에서의 플라즈마 생성의 효율에 대응한다. 즉, 전계 중의 전자는 자장 벡터의 작용에 의해 충분한 에너지가 주어지는 것으로 된다. 도 3에 도시한 평면판의 경우에는, 전계 벡터(b)와 자장 벡터(a)의 교차하는 각도 θ가 평면 중심부에서 작다. 이것은, 평면판(2)의 중앙부에서는 솔레노이드 코일(17)로부터 떨어져 있기 때문에, 솔레노이드 코일(17)에 의한 자장 벡터(a)는, 전계 벡터(b)와 거의 일치하는 것 같은 평면판(2)의 면에 대하여 수직인 방향에 있다. 따라서, 전계 성분과 자장 성분의 상호 작용이 발생하기 어렵게 되어, 플라즈마 생성 효율이 낮게 된다. 한편, 평면판(2)의 주변부에서는, 솔레노이드 코일(17)에 근접하고 있기 때문에, 자장 벡터(a)와 전계 벡터(b)의 각도 θ가 커진다. 즉, 평면판(2)의 주변부는 중앙부에 비해 전계 성분과 자장 성분의 상호 작용에 의해, 플라즈마 생성의 효율이 커진다. 이 결과, 평면판(2) 아래에는 불균일한 플라즈마 생성이 이루어진다고 생각된다.
도 4는, 본 제1 실시예에 있어서의 평면판(2) 근방에서의 자장 벡터와 전계 벡터의 관계를 나타내는 설명도이다. 도 3에 도시한 평면판 구조와 비교하면, 평면판(2)의 중심부에서, 자석(18)에 의해 전계 벡터(b)와 자장 벡터(a)의 교차하는 각도 θx를 크게 할 수 있게 된다. 이 결과, 중심부의 플라즈마 생성 효율을 높일 수 있다. 자석(18)에 의해 샤워플레이트(10) 표면에 형성되는 자장 강도는 50 가우스 내지 600 가우스의 사이로 설정함으로써, 필요한 효과를 얻을 수 있다. 600 가우스를 넘는 자장에서는, 플라즈마에 주어지는 영향이 지나치게 커서, 역으로, 플라즈마의 불균일을 유발한다. 이 때문에, 제2 자장 형성 수단인 자석(18)으로 생성하는 자장 강도는, 샤워플레이트(10) 표면에서 50 가우스 내지 600 가우스가 유효하다.
평면판(2)에 공급하는 플라즈마 생성용 전자파에 대해서는, 본 실시예에서는 100㎒를 이용하였지만, 80㎒ 이상, 500㎒ 이하의 범위의 전자파를 이용하는 것으로, 평면판 표면에 균일한 전계 강도 분포가 형성된다. 즉, 플라즈마 처리장치보다도 낮춘 것에 의해 전계의 강도차가 평면판(2)의 중앙부와 주변부에서 균일하게 되었다. 그리고, 이 전계와 자석(18)에 의한 자장의 상호 작용의 균일화에 의해, 웨이퍼 전체에 미치는 균일한 플라즈마 형성이 가능해진다. 특히, 직경 8인치 이상의 피처리 기판(반도체 웨이퍼)에 대하여는, 80㎒에서 200㎒의 범위에서 매우 균일한 전계 분포와 높은 자장의 상호 작용에 의한 플라즈마 형성이 양립하여 얻어진다. 전자파의 주파수를 도 13에 도시하였다.
다음에, 본 제1 실시예에 있어서의 에칭 속도의 웨이퍼면내 분포를 설명한다. 도 5는 본 제1 실시예의 경우 및 도 13에 도시한 플라즈마 처리 장치를 사용한 경우의 각각에서의 실리콘 산화막(SiO2)의 에칭 속도의 웨이퍼 면내 분포를 나타내는 특성도이다. 피처리 기판은, 직경 8인치의 실리콘 웨이퍼 표면에 실리콘 산화막(SiO2)이 형성된 것이다. 그리고, 도면 중, 횡축은 웨이퍼 면내에서의 중심부에서의 위치, 세로축은 SiO2막의 에칭 속도를 나타낸다.
도 5에 도시한 바와 같이, 도 13에 도시하는 플라즈마 처리 장치(B)에서는, 웨이퍼 중심부의 에칭 속도가 주변부에 비해 느리다. 이것은, 도 3을 참조하여 설명한 이유에 기인하고 있다.
한편, 자석(18)을 이용한 본 제1 실시예 (A)에 의하면, 도 4를 참조하여 설명한 이유에 의해, 중심부의 에칭 속도가 향상되어, 웨이퍼 면내에서 균일하게 에칭하는 것이 가능해졌다. 이에 따라, 고 플라즈마 밀도의 조건하에서도 웨이퍼면내에서의 균일한 플라즈마 분포를 유지할 수 있다. 이 결과, 저 플라즈마 밀도에 의한 에칭 프로세스로부터 고 플라즈마 밀도에 의해서 고속화를 도모한 에칭 프로 세스까지의 넓은 범위의 플라즈마 조건을 제공하는 플라즈마 처리 장치를 실현할 수 있다.
또한, 도 5에 도시하는 에칭 속도의 분포로부터, 자석(18)에 의해 전계와 자장의 상호 작용의 효율을 평면판 면내에서 균일하게 하면, 매우 균일한 대구경 플라즈마를 형성할 수 있음을 알 수 있다. 또, 실제로는 평면판면의 50% 이상의 영역에서, 상기한 플라즈마 생성 효율이 ±20% 이내가 되도록 자장을 제어하면, 확산 등의 효과에 의해 피처리 기판(8)면에서 필요한 균일 플라즈마를 생성할 수 있다.
또한, 평면판(2)에 설치되는 샤워플레이트(10)의 표면을 기준으로 하여, 그 상하 각각 50㎜ 이내의 범위에 제1 자장 형성 수단과 제2 자장 형성 수단에 의한 합성 자장의 강도가, 평면판(2)에 공급하는 플라즈마 생성용 전자파의 주파수에 대하여 전자 사이클로트론 공명 조건(본 실시예에서는 100㎒의 전자파를 이용하였기 때문에, 약 40 가우스)이 되도록 함으로써 플라즈마 생성 효율을 높일 수 있다.
그리고 또한, 전자 사이클로트론 공명 자장의 위치를, 솔레노이드 코일(17)에 흘리는 전류치 또는 자석(18) 설치 위치에서 조정함으로써 플라즈마 생성 분포를 조절할 수 있다.
본 제1 실시예에서는, 평면판(2)의 표면에 배치한 샤워플레이트(10)의 재질에 실리콘을 이용하였지만, 다른 재료로서 석영, 산화 알루미늄, 알루미늄, 탄화 실리콘, 탄소, 질화 실리콘, 스테인레스를 이용하여도 마찬가지의 효과가 있다.
본 제1 실시예에서는, 평면판(2)의 직경을 피처리 기판(2)의 직경과 동일하게 하였지만, 피처리 기판의 직경의 0.7 내지 2배의 직경이라도 마찬가지의 효과를 기대할 수 있다. 즉, 도 3을 참조하여 설명한 바와 같이, 플라즈마의 생성 효율의 저하는 평면판(2)의 중앙부에서 생긴다. 이 때문에, 그 중앙부에서의 플라즈마의 생성 효율을 높이는 것으로, 처리 가능한 피처리 기판(반도체 웨이퍼)의 직경의 크기의 범위가 넓어진다.
본 제1 실시예에서는, 평면판(2)에 플라즈마를 형성하기 위한 100㎒ 전자파 외에, 개별의 고주파 전원(12)에 의해 50㎑ 내지 15㎒의 고주파 전계를 인가하였다. 그러나, 피처리 기판에 인가하는 고주파 전원(15)으로부터의 출력의 일부를 분기하고, 또한 그 분기하여 인가하는 고주파 전계의 위상을, 피처리 기판(8)에 인가하는 고주파 전계에 비해, 160도 내지 200도로 빗겨서 인가함으로써, 평면판(2) 및 피처리 기판(8)에의 바이어스 인가의 효과를 높일 수 있다.
본 제1 실시예에 있어서는, 에칭 가스로서 아르곤(500 cc/min. ∼ 1000 cc/min.)과 C5F8(10 cc/min. ∼ 30 cc/min.) 및 산소의 혼합 가스를 이용하였다. 그러나, C5F8 외에 다른 탄화 불소 가스를 이용하여 마찬가지의 실리콘 산화막(또는, 실리콘 산화막을 주된 성분으로 하는 박막) 에칭이 가능해진다. 또한, 아르곤과 탄화 불소 가스와 일산화탄소 및 산소의 혼합 가스를 이용하여도 마찬가지의 실리콘 산화막(또는 실리콘 산화막을 주된 성분으로 하는 박막) 에칭이 가능해진다. 본 제1 실시예에 따르면, 에칭 가스로서 사용되는 주 가스는 아르곤 및 탄화 불소를 포함하는 것이다.
본 제1 실시예에 있어서의 플라즈마 처리 장치를 이용하여, 수소와 질소 또 는 암모니아를 주된 반응 가스로서 이용하는 것으로, 저유전률을 갖는 유기계막으로 이루어지는 절연막의 에칭이 가능해진다.
또한, 본 제1 실시예에 있어서의 플라즈마 처리 장치를 이용하여, 염소, 염소와 염화 붕소, 염소와 염화 붕소와 산소, 염소와 탄화수소 가스 중 어느 1 종류의 가스계를 이용하는 것으로 실리콘, 알루미늄, 텅스텐, 루테늄을 주로 하는 재료의 에칭이 가능해진다.
<제2 실시예>
도 6은 제2 실시예에 있어서의 전자파 방사부의 설명도를 도시한다.
본 제2 실시예는, 제1 실시예에서의 자석(18)으로 치환하여, 코일(19)과 요크(20)에 의해 평면판(2)의 중앙 근방에, 그 평면판의 면에 따르는 방향의 자장 벡터를 제공하고 있다. 즉, 코일(19)과 요크(20)를 평면판(2)의 중앙부 상에 배치시키는 것에 의해, 평면판(2)의 중앙 근방에서 도 4에 도시한 바와 같이 전계 벡터(a)와 자장 벡터(b)의 교차하는 각도 θx를 크게 할 수 있게 된다.
따라서, 본 제2 실시예에 있어서도, 상기 제1 실시예와 마찬가지인 효과를 얻을 수 있어, 피처리 기판에 대하여 면내에서 균일한 가공을 할 수가 있다.
본 제2 실시예에 따르면, 코일(19)은 처리실(1)의 외측에 배치된다. 이 때문에, 상기 제1 실시예에 비해, 평면판(2)은 간단한 구성으로 된다.
또, 본 제2 실시예에 따르면, 자석(18)을 평면판 바로 위쪽에 배치한 상기 제1 실시예에 비교하면, 코일(19)은 평면판(2)과의 거리가 멀어진다. 이 때문에, 본 제2 실시예에서는, 요크(20)를 이용함으로써 코일(19)의 자장을 강화하여, 코일(19)에 흘리는 전류를 적게 할 수 있도록 하고 있다. 요크(20)의 개량에 의해, 코일(19)의 자장을 더욱 강화시키는 것이 가능하다.
<제3 실시예>
도 7a, 도 7b는 본 발명에 있어서의 제3 실시예를 나타낸다. 도 7a는 플라즈마 처리 장치 전체의 단면도이고, 도 7b는 본 제3 실시예에 있어서의 영구 자석 배치의 설명도이다. 본 제3 실시예는, 상기 제1 실시예에 있어서의 제1 자장 형성 수단으로서, 솔레노이드 코일 대신에, 동심원형으로 배치된 환형 영구 자석(26, 27)이 이용되고 있다.
도 7a, 도 7b에 있어서, 환형 영구 자석(26, 27)은 상하 방향으로 자화하고 있어, 그 배치는 중심에 설치한 제2 자장 형성 수단인 영구 자석(18)의 극성을 포함하여 교대로 배치하는 구조로 하였다. 즉, 제2 자장 형성 수단인 중심으로 배치한 영구 자석(28)의 하부(하측 표면)가 S극인 경우, 그 영구 자석(28)의 외측에 배치된 환형 영구 자석(26)은, 하부(하측 표면)를 N극, 상부(상측 표면)를 S극으로 한다. 그리고 또한, 그 환형 영구 자석(26)의 외측에 배치하는 환형 영구 자석(27)은 하부를 S극, 상부를 N극으로 한다. 이 배치에 의해 평면판 아래에 상기 평면판 면과 평행 방향 성분을 갖는 동심원형의 축대칭 자장 성분을 만들 수 있어, 균일하고 또한 고효율인 플라즈마 형성이 가능해진다. 또한, 솔레노이드 코일을 이용하지 않기 때문에 장치의 소형화가 가능해진다. 또, 도 7a에 있어서, 가스의 배기는 배기 속도를 조정하기 위한 배기 컨덕턴스(30)를 통해서 행해진다.
본 제3 실시예에 따르면, 자장 형성에 영구 자석만을 이용하고 있기 때문에 매우 국소적인 자장 형성이 되고, 플라즈마 형성에 필요한 평면판 바로 아래에서는 필요한 자장이 형성 가능함과 동시에 피처리 기판인 웨이퍼 면에서는 거의 자장이 없는 상태를 실현할 수 있다. 피처리 기판 부근에 자장이 있는 경우에는 전자와 이온의 운동차(運動差) 등에 기인하여 발생하는 디바이스 손상이 걱정되지만, 본 제3 실시예는, 효율적인 플라즈마 형성과 양립하여 낮은 손상성이 얻어진다.
또, 환형 영구 자석(26, 27)은, 그 반대의 극성으로 교대로 배치하더라도 상기와 마찬가지의 효과가 있다. 또한, 환형 영구 자석(26, 27)을 2중으로 배치하였지만 또한 복수의 환형 영구 자석을 동심원형으로 배치하여도 된다.
<제4 실시예>
도 8a, 도 8b에 본 제4 실시예인 플라즈마 처리 장치를 도시한다. 본 실시예는 상기 제3 실시예에 있어서 중심부에 배치한 제2 자장 형성 수단인 영구 자석을 이용하지 않은 경우의 실시예이다. 도 8b는 영구 자석 배치의 상세한 설명도이다. 도 8b에 도시한 바와 같이, 내측의 환형 영구 자석(26)은 N극이 하측을, S극이 상측을 향하여 배치된다. 한편, 외측의 환형 영구 자석(27)은 S극이 하측을, N극이 상측을 향하여 배치된다. 이 배치에 의해 평면판 하면에 상기 평면판면과 평행 방향 성분을 갖는 동심원상(狀)의 축대칭 자장 성분을 만들 수 있어, 균일하고 또한 고효율인 플라즈마 형성이 가능해진다.
또, 본 제4 실시예에 있어서, 환형 영구 자석(26, 27)은, 그 반대의 극성으로 교대로 배치하여도 된다. 또한, 환형 영구 자석(26, 27)을 2중으로 배치하였지만 또한 복수의 환형 영구 자석을 동심원형으로 배치하여도 된다.
<제5 실시예>
도 9a, 도 9b는, 제5 실시예에 있어서의 플라즈마 처리 장치를 도시한다. 본 실시예는, 상기 제3 실시예를 기본 구성으로 하여, 안테나(즉, 평면판;2)에 인가하는 고주파 전력의 공급 방식에 특징이 있다.
도 9a에 도시한 바와 같이, 평면판(2)에 인가하기 위한 고주파 전력은 웨이퍼에 인가하기 위한 바이어스용 전원(15)으로부터 분기하여, 전력 분배 수단(28)을 통해 그 평면판(2)에 공급된다. 영구 자석(26, 27)은, 도 9b에 도시한 바와 같이, 상기 제3 실시예와 마찬가지인 배치를 이루고 있다.
본 실시예에 따르면, 안테나에의 바이어스 인가용 고주파 전원, 코일 및 코일용 전원이 불필요해져 비용이 저렴한 장치 구성이 가능해진다.
또, 본 실시예는, 상기 제4 실시예에 적용 가능하다.
<제6 실시예>
본 발명의 플라즈마 처리 장치를 이용한 반도체 장치의 제조 방법을, 도 10 내지 도 12를 참조하여 이하에 설명한다.
도 10은, 예를 들면, 256 메가비트 다이내믹 랜덤 액세스 메모리(DRAM)로 대표되는 반도체 장치의 부분 단면도이다. 도 10에 있어서, P형 실리콘 반도체 기판(23)의 주면에는 메모리셀 어레이(MCA)와 주변 회로(PC)로 형성되어 있다. 메모리셀 어레이(MCA)는, P형 웰 영역(P-Well)안에 형성된 N 채널형 MOSFET M1(M2)과, 층간절연막(21A) 내에 형성된 캐패시터 C1(C2)으로 이루어지는 셀이, 어레이형으로 복수 배열되어 있다. 비트선 BL은 인접하는 메모리셀 사이의 MOSFET M1(M2)의 N+ 공통 영역(소스 드레인 영역)에 전기적 접속되어 있다. 캐패시터 C1(C2)은, 용량을 증대시키기 위해서, 비트선 BL 상에 위치한 층간절연막(21A)이 깊은 구멍에 형성되어 있다. 주변 회로 PC는 복수의 N 채널형 MOSFET Mn이 배치되어 있다. 또, 도시하지 않지만, 이 주변 회로에는 복수의 P 채널형 MOSFET이 배치되어, N 채널형 MOSFET Mn과 동시에 CMOS 회로를 구성하고 있다. 그리고, 층간절연막(21A) 상에는 회로 사이를 접속하기 위한 상층 배선층 L2가 패턴 형성되어 있다.
본 발명은, 도 10에 도시하는 반도체 장치의 제조 과정에서, 층간절연막(21 A)에 대한 고 애스팩트비의 관통 구멍 TH의 형성, 또한 층간절연막(21B)에 대한 자기 정합 컨택트홀 SAC(self aligned contact hole)의 형성에 유효하게 적용할 수 있다.
도 11은, 예를 들면 도 1에 도시한 플라즈마 처리 장치를 이용하여, 도 10에 도시하는 관통 구멍 TH의 형성 예를 설명하는 부분 단면도이다. 층간절연막(21A) 상에 포토레지스트 마스크막(22)이 패턴 형성된 반도체 웨이퍼를 도 1에 도시한 플라즈마 처리 장치 내에 배치한다. 그리고, 포토레지스트 마스크막(22)을 마스크로 하여 층간절연막(21A)을 선택적으로 에칭하고, 하층 배선층 L1의 일부가 노출된 구멍 직경(d) 0.15 ∼ 0.1μm이고, 깊이(h) 1 ∼ 3μm의 고 애스팩트비(h/d)의 스루홀 TH를 형성한다.
본 실시예에 따르면, 도 1에 도시한 플라즈마 처리 장치를 이용한 것에 의해, 반도체 웨이퍼의 면내 변동을 저감한 에칭 가공이 가능하게 된다. 즉, 반도체 웨이퍼 중앙부와 주변부의 에칭 가공의 변동을 저감할 수 있다. 이 때문에, 칩(IC 단위) 사이에서의 에칭의 변동이 저감되어, 반도체 장치의 제조 수율이 향상된다.
또한, 깊이는 가공 시간을 결정하는 요소로서 크고, 2μm 이상의 깊이를 가공하는 데에는, 800 nm/분 이상의 고속 가공을 실현하지 않으면, 양산 비용의 상승으로 연결된다. 본 발명을 이용하는 것으로, 에칭 속도를 800 ∼ 1000 nm/분의 고속 가공이 가능해진다. 이 때문에, 반도체 장치의 저비용 제조가 실현할 수 있다.
관통 구멍 TH를 형성 공정의 뒤, 도 10에 도시한 바와 같이, 그 관통 구멍 TH 내에는 도체 플러그 P가 형성된다. 그리고, 그 도체 플러그 P에 접속된 상층 배선 L2가 층간절연막(21A) 상에 패턴 형성된다.
본 발명에 있어서는 도 10에 도시한 관통 구멍 TH의 형성 전에서의 자기 정합 컨택트홀(SAC)의 형성에도 적용 가능하다.
도 10에 있어서, 층간절연막(21B)에는 자기 정합 컨택트홀(SAC)이 형성되고, 이 자기 정합 컨택트홀 내에 플러그라 불리는 도체막이 매립된다. 이 자기 정합 컨택트홀(SAC)의 형성에 관해서 이하에 설명한다.
도 12는, 도 1에 도시한 플라즈마 처리 장치를 이용하여, 자기 정합 컨택트홀(SAC)의 형성 예를 설명하는 부분 단면도이다.
패턴 형성된 포토레지스트 마스크막(22)을 마스크로 하여, 그 마스크막이 형성되어 있지 않은 산화막(구체적으로는 실리콘 산화막)(21)을 플라즈마 에칭함으로써, 산화막(22)에 컨택트홀을 형성한다.
SAC 형성으로서는 구멍 바닥부의 질화막(구체적으로는 실리콘 질화막)(24)의 에지부(25)를 에칭하지 않도록 컨택트를 형성하는 것이 요구되어, 질화막(24)의 에지부(25)에 대한 산화막(실리콘 산화막)(21)의 에칭 선택성 향상이 중요하여진다. 질화막(24)의 에지부(25)는, 형상적으로 물리 스퍼터링의 영향을 받기 쉽고, 플라즈마로부터의 이온의 입사 에너지가 높을수록 선택성이 불리하여진다. 한편, 이온의 입사 에너지를 웨이퍼에 제공하는 바이어스(고주파 전원;15)에 의해 저하시키면, 산화막의 에칭 속도도 저하하여 버리기 때문에 양산성이 저하한다. 그렇기 때문에, 산화막의 에칭 속도를 저하시키지 않고서, 산화막(21B)과 질화막(24)의 에지부(25)의 선택비를 향상시키기 위해서는, 이온 전류 밀도, 즉 플라즈마 밀도의 향상이 유효하다. 본 실시예에 따르면, 고 플라즈마 밀도가 얻어짐과 함께 반도체 웨이퍼면내에의 플라즈마 밀도의 균일화를 도모할 수 있다. 이 때문에, 도 12에 도시하는 SAC의 형성에 있어서, 산화막(21B)과 질화막(24)의 견부(25)의 선택비를 20 이상으로 하는 것이 가능해진다. 그리고, 반도체 웨이퍼내의 칩 사이에서 에칭의 변동을 저감한 SAC 형성이 가능해진다. 따라서, 반도체 장치의 제조 수율의 향상을 도모할 수 있다.
이상 설명한 바와 같이, 본 발명에 따르면, 평행 평판형 ECR 플라즈마 장치에 있어서, 평면판 아래에서의 전자파와 자장의 상호 작용을 제어하여, 저밀도로부터 고속 가공이 가능한 고밀도 영역까지 광범한 플라즈마 상태에서 피처리 기판에 균일한 가공을 실시할 수 있는 플라즈마 처리 장치를 제공할 수가 있고, 또한 반도체 장치 등의 제조 방법에 유효하게 적용할 수 있다.

Claims (27)

  1. 처리 용기 내에 피처리 기판을 올려두는 처리대와,
    상기 피처리 기판과 대면하는 위치에서 전자파를 방사하는 평면판과,
    상기 처리 용기의 외부 또는 내부에서 상기 전자파와 상승(相乘)하여 소정의 가스를 플라즈마화하기 위한 자장을 형성하는 제1 자장 형성 수단과,
    상기 평면판의 근방에서 상기 제1 자장 형성 수단에 의한 자장과는 역극성의 자장을 형성하는 제2 자장 형성 수단
    을 포함하고,
    상기 제1 자장 형성 수단에 의한 자장과 상기 제2 자장 형성 수단에 의한 자장의 합성에 의해, 상기 평면판의 근방에서의 자력선 방향을 제어하도록 구성한 것을 특징으로 하는 플라즈마 처리 장치.
  2. 제1항에 있어서, 상기 제1 자장 형성 수단은, 상기 평면판의 상하 각각 50㎜ 이내의 영역에, 상기 평면판에 공급하는 전자파의 주파수에 대하여 전자 사이클로트론 공명 조건을 만족하는 자장 강도를 생성하도록 구성한 것을 특징으로 하는 플라즈마 처리 장치.
  3. 제1항에 있어서, 상기 제1 자장 형성 수단으로 형성되는 자장의 자력선의 방향이, 주로 상기 평면판으로부터 상기 피처리 기판의 방향으로 향하는 자력선 분포인 것을 특징으로 하는 플라즈마 처리 장치.
  4. 제1항에 있어서, 상기 제2 자장 형성 수단이, 상기 평면판의 바로 위에 형성되어 이루어지는 것을 특징으로 하는 플라즈마 처리 장치.
  5. 제1항에 있어서, 상기 제2 자장 형성 수단이, 상기 처리 용기의 외부에서 이루어지도록 구성한 것을 특징으로 플라즈마 처리 장치.
  6. 제1항에 있어서, 상기 제2 자장 형성 수단이, 영구 자석, 코일 또는 이들의 조합 중 어느 하나를 이용하여 구성된 것을 특징으로 하는 플라즈마 처리 장치.
  7. 제1항에 있어서, 상기 제1 자장 형성 수단이, 영구 자석, 코일 또는 이들의 조합 중 어느 하나를 이용하여 구성된 것을 특징으로 하는 플라즈마 처리 장치.
  8. 제6항에 있어서, 상기 제2 자장 형성 수단을 상기 평면판의 중심부 이면에 배치한 것을 특징으로 하는 플라즈마 처리 장치.
  9. 제1항에 있어서, 상기 평면판은, 80㎒ 이상, 500㎒ 이하의 고주파가 인가되어 이루어지는 것을 특징으로 하는 플라즈마 처리 장치.
  10. 제1항에 있어서, 상기 제2 자장 형성 수단에 의해 형성되는 자장의 강도가, 상기 평면판과 플라즈마의 경계에서 50 내지 600 가우스인 것을 특징으로 하는 플라즈마 처리 장치.
  11. 제1항에 있어서, 상기 평면판의 직경이, 상기 피처리 기판의 직경에 대하여 0.7 내지 2배인 것을 특징으로 하는 플라즈마 처리 장치.
  12. 제1항에 있어서, 상기 평면판과 상기 피처리 기판의 간격이, 20㎜ 이상, 90㎜ 이하인 것을 특징으로 하는 플라즈마 처리 장치.
  13. 제1항에 있어서, 상기 피처리 기판의 주위에 실리콘, 탄화 실리콘, 알루미늄, 산화 알루미늄, 석영 중 어느 1 종류의 재료로 형성된 둥근 환형(円環狀)의 부재를 설치하고, 상기 둥근 환형의 부재에 상기 피처리 기판에 인가하는 전자파를 분기하여 인가하도록 구성한 것을 특징으로 하는 플라즈마 처리 장치.
  14. 제1항에 있어서, 상기 피처리 기판에 인가하는 고주파와, 상기 피처리 기판에 인가하는 고주파로부터 분기하여 상기 평면판에 인가하는 고주파의 위상이 160도 내지 200도의 범위로 다르도록 구성한 것을 특징으로 하는 플라즈마 처리 장치.
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  21. 처리 용기 내에 반도체 웨이퍼를 올려두기 위한 처리대와, 반도체 웨이퍼와 대면하는 위치에서 전자파를 방사하는 평면판과, 처리 용기의 외부 또는 내부에서 상기 전자파와 상승하여 소정의 가스를 플라즈마화하기 위한 자장을 형성하는 제1 자장 형성 수단과, 평면판의 근방에서 제1 자장 형성 수단에 의한 자장과는 역극성의 자장을 형성하는 제2 자장 형성 수단을 포함하고, 제1 자장 형성 수단에 의한 자장과 제2 자장 형성 수단에 의한 자장의 합성에 의해, 평면판의 근방에서의 자력선 방향을 제어하는 플라즈마 처리 장치를 이용하여, 반도체 웨이퍼 주면에 형성된 절연막을 에칭하는 공정을 포함하는 반도체 장치의 제조 방법.
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