KR100724156B1 - 고 전압 오프셋 검출 회로 및 방법 - Google Patents

고 전압 오프셋 검출 회로 및 방법 Download PDF

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Abstract

고전압 오프셋 검출 회로는 스위칭 하프-브리지의 중간점에 전압을 레지스터(register)하여, 중간점 전압이 소정값에 도달하는 때를 결정하며, 이에 따라 하프-브리지 스위치의 하드-스위칭을 피하게 한다. 스위칭 하프-브리지의 중간점 전압은 버퍼를 통해 MOSFET에 인가되며, MOSFET은 스위칭 하프-브리지의 중간점 전압을 나타내는 전압을 발생하기 위해 전류 제한된다. MOSFET에 의해 발생된 전압은 드레쉬홀드 입력을 갖는 비교기에 공급되어, 스위칭 하프-브리지의 스위치가 턴-온되는 때를 표시하는 신호를 얻게 되며, 이에 따라 하드-스위칭을 피하게 한다. MOSFET은 전압을 선택적으로 검출하는 것이 가능하다. 버퍼는 전압이 로우 사이드 복귀 전압보다 낮은 MOSFET에 인가되는 것을 방지하여, 이에 따라 로우 사이드 서플라이 전압과 로우 사이드 복귀 사이의 IC의 단락을 방지하게 된다. 오프셋 검출 회로는 스위칭 하프-브리지 구동기를 갖는 집적 회로상에 완전히 구현되거나, 하프-브리지에 결합된 개별 회로이거나 하프-브리지 구동기 외부에 있을 수 있다.
하프 브리지 회로, 버퍼.

Description

고 전압 오프셋 검출 회로 및 방법{HIGH VOLTAGE OFFSET DETECTION CIRCUIT AND METHOD}
관련출원
본 출원은 '통합된 고전압 오프셋 검출 회로'라는 명칭으로 2003년 3월 24일 출원된 미국가출원 제 60/457,820호에 기초한 것으로서 본원에서 우선권 이익을 주장하고 있다.
본 발명은 일반적으로 스위칭 하프-브리지의 동작에 관한 것으로서, 특히 고전압 오프셋 검출을 갖는 하프-브리지 게이트 구동기에 관한 것이다.
고전압 하프-브리지 구동 회로는 모터 구동, 형광등을 위한 전자 안정기 및 파워 서플라이와 같은 다양한 응용에 사용된다. 하프-브리지 회로는 고전압 DC 파워 서플라이(power supply) 양단에 놓여진 트랜지스터에 연결된 한 쌍의 토템 폴(totem pole)을 이용한다. 도 1의 개략도는 단순 하프-브리지 회로를 도시한다. 트랜지스터(M1 및 M2)는 중간점 연결, 노드 "A"를 갖는 파워 장치이며, 여기서 노드 "A"는 부하(loading)에 연결된 출력을 제공한다. 각 트랜지스터(M1 및 M2)는 트랜지스터(M1 및 M2)를 턴-온 또는 턴-오프하기 위해 게이트 신호를 제공하는 게이트 구동 버퍼(DRV1 및 DRV2 각각)를 갖는다.
다양한 응용에서, 노드(A)가 언제 하이 상태에서 로우 상태로 또는 로우 상태에서 하이 상태로 전이되는지를 결정하기 위해 하프-브리지 출력의 중간점, 노드(A)를 관찰하는 것이 바람직하다. 예시적 응용은 형광등을 위한 전자 안정기이다. 전자 안정기(20)의 단순 개략도가 도 2에 도시된다. 안정기(20)는 노드(A)에서 하프-브리지에 연결된 부하(load)에 파워를 공급하며, 여기서 부하는 인덕터(L1), 캐패시터(C1) 및 형광등(LAMP1)을 포함하는 공진 회로로 구성된다. 동작 중에, 안정기(20)는 트랜지스터(M1 및 M2)를 구동하여, 교대로 스위치 온 및 오프시키며, 전류가 노드(A)에 연결된 공진 부하 회로에 구축되도록 한다. 예컨대, 트랜지스터(M1)이 턴-온(turn-on)될 때에, 노드(A)의 전압은 높은 DC 버스 전압의 전위로 풀(pull)되며, 전류는 공진 부하에 구축되기 시작한다. 트랜지스터(M1)가 스위치 오프될 때에, 공진 부하에 흐르는 전류는 노드(A)의 전압이 낮은 전위로 슬루(slew)되도록 한다. 하프-브리지는 부하 회로의 공진 주파수보다 큰 주파수에서 스위칭되는 것으로 가정한다. 약간의 "데드-타임(dead-time)" 지연 이후, 트랜지스터(M2)는 턴온되며, 노드(A)의 전압은 전형적으로 제로 볼트인 낮은 DC 버스 전압으로 풀된다. 데드-타임 지연은 트랜지스터(M1 및 M2)가 둘 다 동시에 온 되어 단락되는 것을 방지한다.
트랜지스터(M2)의 턴-온 이전에, 노드(A) 전압의 슬루는 높은 DC 버스 전압을 낮은 DC 버스 전압으로 완전하게 전이하는데 일정 유한 시간이 걸리게 할 것이다. 특정 조건 하에서, 노드(A)의 전압은 트랜지스터(M2)가 턴-온되는 시간에 완전히 낮은 전위로 전이되지 않을 것이다. 이 경우에, 트랜지스터(M2)는 노드(A)의 전 압을 낮은 DC 버스 전압으로 풀할 것이다. 이런 소위 "하드-스위칭(hard-switching)"은 스위칭 손실의 원인이며, 이는 하프-브리지 트랜지스터(M1 및 M2)의 발열을 발생시키며, 결과적으로 트랜지스터(M1 및 M2)를 파손하게 할 것이다.
스위칭 손실은, 트랜지스터(M2)의 턴-온 이전에 노드(A)의 전압을 낮은 DC 버스 전압으로 완전히 전이되게 하는 것을 보장함으로써 최소화될 수 있다. 노드(A)의 전압의 완전한 전이를 보장함으로써 하드-스위칭을 제거하는 한가지 방법은 트랜지스터M1(M2)의 턴-오프와 트랜지스터M2(M1)의 턴-온 사이의 데드-타임 지연을 증가시키는 것이다.
하드-스위칭을 제거하기 위한 또 다른 가능성은 노드(A)에서의 용량성 부하(capacitive loading)을 효과적으로 줄이는 것이다. 그러나, 상기 언급한 이러한 두가지 대안은 중요한 결점을 보여주고 있는데, 즉 스위칭 속도가 잠재적으로 줄어든다든지, 또는 램프 정격(rating)이 잠재적으로 줄어든다는 결점이 나타난다.
본 발명은 하프-브리지 스위칭 회로의 중간점에서 전압 전위를 검출하는 방법 및 회로를 제공한다. 본 발명의 일 실시 예에 따르면, 본 발명에 따른 방법은, 램프 안정기(lamp ballast)를 제어하는 집적회로에 관한 해결책을 제안한다. 상기 집적 회로는 부가적인 외부 구성요소를 요구하지 않기 때문에, 최종 어플리케이션 회로를 단순화할 수 있다. 상기 집적회로는 고전압 하프-브리지 게이트 드라이버 IC에 통합될 수 있다. 고전압 하프-브리지 게이트 드라이버 IC의 예들 들면, 인터네셔널 렉티파이어 사에서 제작한 IR 2153 칩이 있는데, 이 칩은 하프-브리지 구동을 위한 고전압 자기-발진 회로를 포함하고 있다. 상기 IR 2153 칩은 단일 집적회로 내에 고전압 하프-브리지 게이트 드라이브 버퍼링 및 레벨 전이를 제공한다. 상기 IR 2153 칩에서, 노드 "A"에 연결된 상기 하이측 게이트 드라이브 버퍼 DRV1은, 상기 상위 DC 버스 전압 전위까지 부유(float)할 수 있는 절연 하이측 웰(well)에서 구현된다.
*본 발명의 일 특징에 따르면, 하프-브리지에서 하드-스위칭을 피하도록 스위칭에 대해 안정한 임계값을 나타내는 신호가 제공된다. 상기 신호는 프로그램 가능한 임계값 레벨과의 비교에 기초하여 제공될 수 있는데, 여기서 프로그램 가능한 임계값 레벨은 선택적으로 특정 어플리케이션들의 특정 스위치 파라미터들을 위하여 제공될 수 있는 것이다.
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본 발명의 또 다른 특징에 따르면, 고전압 스위치가 제공되어, 상기 하프-브리지의 노드(A)의 전압을 감지한다. 상기 고전압 스위치를 온(on) 또는 오프(off)로 제어하여, 상기 하프-브리지 노드(A)의 전압을 측정할 수 있다.
본 발명의 또 다른 특징에 따르면, 고전압을 견딜 수 있는 저전압 감지 회로를 공급하면서, 하프-브리지 노드(A) 전압이 하프-브리지의 로우 측 전압에 의해 전력을 공급받는 고전압 감지 회로로 전달된다.
본 발명의 또 다른 특징에 따르면, 전압 측정 회로는 스위치의 턴온과 임계치 비교에 기초하여 전압을 감지하고, 하프-브리지에서 스위치들을 교호로(alternately) 스위칭하는 것에 관련된 데드-타임(dead-time)에 영향을 주지 않고, 그리고 하프-브리지 회로의 중앙의 용량성 부하(loading)에 영향을 주지 않는다.
본 발명의 또 다른 특징에 따르면, 스위칭 하프-브리지의 중간점의 전압 오프셋을 검출하는 방법이 제공된다. 상기 방법은 상기 스위칭 하프-브리지 상기 중간점의 전압 오프셋과 관련된 검출 전압을 고전압 장치상에 등록하도록, 상기 고전압 장치를 상기 스위칭 하프-브리지의 상기 중간점에 연결하는 단계와; 그리고 상기 스위칭 하프-브리지의 상기 중간점에서의 전압이 상기 스위칭 하프-브리지의 로우측 스위치가 턴온된 경우에 하드-스위칭을 피하기에 충분한 값에 도달한 때를 표시하도록, 상기 고전압 장치에 등록된 상기 검출 전압에 기초하여 신호를 공급하는 단계를 포함할 수 있다. 상기 방법은 상기 스위칭 하프-브리지의 하이측 스위치가 턴오프된 경우에 상기 검출 전압을 등록하도록 상기 고전압 장치를 가동시키는 단계를 더 포함할 수 있다. 상기 방법은 상기 스위칭 하프-브리지의 상기 중간점에서의 상기 전압으로부터 상기 고전압 장치를 버퍼링하는 단계를 더 포함할 수 있다. 상기 방법은 상기 고전압 장치에 인가된 전압이 상기 고전압 장치가 연결된 공통 기준 전압보다 더 낮은 레벨에 도달하는 것을 방지하는 단계를 더 포함할 수 있다. 상기 고전압 장치는 MOSFET을 포함할 수 있다. 마지막으로, 상기 방법은 상기 검출 전압을 등록하도록 상기 고전압 장치를 통하는 전류를 제한하는 단계를 더 포함할 수 있다.
본 발명의 다른 특징 및 장점은 첨부된 도면을 참조하는 하기의 발명의 설명으로부터 명백해질 것이다.
도 1은 부하에 연결된 스위칭 하프-브리지 회로의 동작의 관념적인 회로 다이어그램이다.
도 2는 램프에 연결된 스위칭 하프-브리지를 구비한 전자식 안정기(ballast)의 관념적인 회로 다이어그램이다.
도 3은 본 발명에 따른 고전압 오프셋 검출 회로의 회로 다이어그램이다.
도 3에서, 점선으로 둘러싸인 고전압 오프셋 검출 회로의 회로 다이어그램이 회로(30)로서 도시된다. 노드(A)는 DC 고전원의 전압을 취하기 때문에, 노드(A)에서 전압 오프셋 검출는 고전압을 견딜 수 있는 장치(device)를 필요로 한다. 고전압 측면 확산 MOSFET(LDMOS) 트랜지스터인 트랜지스터(M12)는 노드(A)에서의 고전압을 견딜 수 있다. 전압 오프셋 검출는 트랜지스터(M12) 양단의 전압을 감지하고, 상기 전압을 하드-스위칭으로부터 초래되는 스위칭 손실 없이 로우 측 스위칭(low side switching)을 하기 위해 적당한 임계값과 비교함으로써 동작한다. 따라서, 트랜지스터(M12)는, 트랜지스터(M2)가 턴오되기 전에, 하이측 트랜지스터(M1)가 오프된 때만 동작하여 노드(A)에서의 전압을 검출한다. 예를 들면, 버퍼(DRV1)로의 입력(HIN) 상의 적당한 신호를 통해 트랜지스터(M1)가 오프되면, 트랜지스터(M12)는 로우 로직 레벨이 인버터(INV1)로의 Sense in 입력상에 인가되어, 상기 트랜지스터(M12)의 게이트에 하이 로직 레벨이 공급됨으로써 턴온된다. 트랜지스터(M1)가 턴온되면, 하이 로직 레벨이 인버터(INV1)로의 Sense in 입력에 인가되어 트랜지스터(M12)의 게이트에 로우 로직 레벨 신호를 공급하여 트랜지스터(M12)가 턴오프된다.
하이 측 트랜지스터(M1)가 온되면, 노드(A)에서의 전압은 실제로 DC 고전압원과 동일하다. 만약 트랜지스터(M1)가 온된 동안에 트랜지스터(M12)가 온된다면, 트랜지스터(M12)가 전력을 소모하여 불필요한 전력 손실을 야기할 것이다. 만약 트랜지스터(M1)가 오프된다면, 노드(A)에서의 전압은 DC 고전원과 DC 저전압 복귀(return) 전압 사이의 임의의 레벨에 있다. DC 로우 측 복귀 레벨이 일반적으로는 0 전압 공통 전위(common voltage)라고 할지라도, 본 발명에 따른 하프-브리지 회로 및 전압 오프셋 검출에서는 어떠한 로우 측 전위라도 사용될 수 있음이 명백하다. 노드(A)에 연결된 부하는 노드(A)에서의 전압이 로우 측 복귀에 대해서 음의 값이 되도록 할 수 있는바, 이는 예컨대 도 2에 도시된 것과 같은 공진 소자로 인한 것이다.
본 발명에 따르면 노드(A)에서의 전압은 트랜지스터(M12)를 통해 로우 측 범위로 레벨 천이(shift)되어, 스위치(M12)가 온된 때 노드(D)가 노드(A)에서의 전압을 에뮬레이팅(emulate)하게 된다. 노드(D)에서의 전압은 로우 측 복귀 노드의 값 내지 VCC, 또는 로우 측 트랜지스터(M2)를 구동하는데 사용되는 로우 측 웰 공급 전압(low side well supply voltage),의 범위의 값을 갖는다. 트랜지스터(M12)가 로우 측 공급 전압으로 참조(referenced) 때문에, 노드(D)에서의 전압은 로우 측 전압 공급원(VCC)보다 클 수 없다. 따라서, 만약 트랜지스터(M1)가 오프되고 노드(A)에서의 전압이 로우 측 공급 전압(VCC)보다 크다면, 트랜지스터(M12)가 온된 노드(D)에서의 전압은 로우 측 공급 전압(VCC)으로 나타날 것이다.
만약 트랜지스터(M1)가 오프되고 노드(A)에서의 전압이 로우 측 공급 전압(VCC) 아래로 떨어지면, 노드(D)에서의 전압은 노드(A)에서의 전압에 에뮬레이팅된다. 노드(A)의 전압이, 상당한 스위칭 손실, 즉 하드-스위칭을 피하면서 트랜지스터(M2)를 스위칭하기에 적당한 레벨로 떨어지는 때를 결정하기 위해, 감소하는 노드(D) 전압이 측정된다.
회로(30)는 노드(D)에 연결된 비반전 입력(non-inverting input)을 구비한 슈미트 트리거 비교기(COMP1)를 도시한다. 비교기(COMP1)는 노드(D)에서의 전압을 비교기(COMP1)의 반전입력(inverting input)에 연결된 임계 전압과 비교한다. 비교기(COMP1)는 버퍼(DRV2)를 구동하여 트랜지스터(M2)에 게이트 신호를 제공하도록 하는 신호를 출력한다. 실용적인 목적을 위해 노드(A)에서의 전압이 하드-스위칭을 피할 만큼 충분히 낮은 레벨에 도달했음을 나타내도록 비교기(COMP1)의 출력이 사용되면, 트랜지스터(M2)는 안전하게 스위칭되어 노드(A)의 전압을 로우 측 복귀 전압으로 끌어당긴다(pull). 비교기(COMP1)의 출력은 하프-브리지 구동기를 구동하기 위한 제어 로직에서 사용되어, 정상적인 고속 동작이나 폴트 모드(fault mode)에서 발생하는 하프-브리지 트랜지스터에서의 하드-스위칭 손실을 방지하거나 최소화한다. 즉, 전압 오프셋 검출 회로는, 노드(A)에서의 전압을 검출함으로써, 예를 들어, 도 2에 도시된 것과 같은 램프나 전자식 안정기에서 발생하는 폴트에 응답할 수 있다.
비교기(COMP1)가 본 발명을 실현하기 위한 필수요소가 아니고, 본 발명의 목적을 달성하기 위해 트랜지스터(M12)가 로우 측 공급 전압에 반드시 인용될(referenced) 필요는 없음이 명백하다. 예를 들면, 트랜지스터(M12)는 별개의 전원에 인용되어 로우 측 공급 전압보다 큰 값을 갖는 전압을 검출할 수 있다. 또한, 트랜지스터(M12)의 동작은 트랜지스터(M1)가 오프될 때 온되는 것으로 한정될 필요는 없으며, 예컨대 폴트 상태와 같은 경우에 노드(A)에서의 전압을 측정하도록 선택적으로 온 될 수도 있다.
노드(A) 전압 대 노드(D)에서의 에뮬레이션(emulation)이 다음과 같이 전압 오프셋 검출 회로(30)에 따라서 달성된다. 인버터(1)에 대한 Sense In 입력이 하이 로직 레벨로 설정되면, 인버터(INV1)를 통해 트랜지스터(M12)의 게이트에 로우 로직 레벨이 공급된다. 선택적으로, 트랜지스터(M12)의 게이트는 0전압이나, 직접 로우 로직 레벨에 연결될 수 있다. Sense In 입력은 또한 트랜지스터(M13)의 게이트에 인가될 수 있으며, 상기 트랜지스터(13)는 온되어 트랜지스터(12)의 노드(D)에서의 전압을 로우 측 전압 복귀 레벨로 끌어당긴다. 이러한 상태에서, 트랜지스터(M12)는 오프되고 트랜지스터(M12)의 드레인에서는 전류가 흐르지 않으며, 이에 따라 트랜지스터(M1)가 온된 때 트랜지스터(M12)에서의 소모 손실을 피할 수 있다.
Sense In 입력을 로우 로직 레벨로 끌어당기거나 설정하여, 인버터(INV1)를 통해 트랜지스터(M12)의 게이트를 하이 로직 레벨이나 VCC로 설정함으로써 노드(A)에서의 전압 오프셋 검출가 시작된다. 또한 트랜지스터(M13)는 오프되어, 전류원(I1)의 동작에 의해 노드(D)는 로우 측 전압 복귀 레벨로 설정된다. 인버터(INV1)를 통한 신호 흐름 때문에, 트랜지스터(M13)의 오프와 트랜지스터(M12)의 온 사이에는 작은 지연이 발생함을 주의해야 한다.
트랜지스터(M12)가 온된 때, 노드(C)에서의 전압 크기는 로우 측 복귀에서의 전압 크기보다 커서, 온된 트랜지스터(M12)에서 노드(C)로부터 노드(D)로 전류가 흐를 것임이 추정된다. 트랜지스터(M12)는 소스 폴로우(source follower)로서 연결되고, 온되면, 노드(D)에서의 전압은 노드(C)에서의 전압과 거의 동일한 전압 크기로 증가하는바, 이는 노드(C)에서의 전압이 로우 측 복귀의 전압 크기보다 크기 때문이다. 전류원(I1)은 전류원(I1)에서의 전류의 크기에 의해 결정된 바와 같이 트랜지스터(M12)에서의 전류 흐름 양을 제한하여, 노드(C)에서의 전압과 등가인 노드(D)에서의 전압이 실현된다.
만일 노드(C)의 전압이 로우 측 공급 전압 VCC보다 큰 경우에, 노드(D) 전압은 로우 측 공급 전압 VCC로 상승한다. 노드(D) 전압이, 트랜지스터(M12)의 턴온 임계 전압을 뺀(minus), VCC에 근접함에 따라, 트랜지스터(M12)는 전류원(I1)에 의해 공급된 전류에 일치하는 전류 크기로 동작의 포화 영역에 들어간다. 포화 영역의 동작은 노드(D)의 전압을 로우 측 공급 전압(VCC)보다 낮은 전압 레벨로 제한한다. 노드(C)와 노드(D) 사이 전압 크기차이는 트랜지스터(M12) 양단에 나타나며, 이는 고전압 레벨일 것이다. 하지만, M12는 횡방향 확산 금속 산화물 반도체(LDMOS)와 같은 고전압 장치이기 때문에, 고전압 처리에 대한 요구가 충족된다.
회로(30)의 노드(C)의 전압은 트랜지스터(M10)에 연결된 소스 폴로우에 의해 제공된다. 노드(C)의 전압은 노드(B)의 전압에 트랜지스터(M10)의 턴-온 임계 전압을 뺀 값에 일치한다. 노드(B)의 전압은 다이오드 연결 트랜지스터(M11)로부터 발생된다. 트랜지스터(M11)는 노드(A)에 소스/바디 연결을 갖는다. 트랜지스터(M11)의 게이트/드레인 연결, 노드(B)의 전압은 전류원(I2)에 의해 하이로 풀된다. 따라서, 노드(B)의 전압은 노드(A)의 전압에 트랜지스터(M11)의 턴-온 임계 전압을 더한 값에 일치한다. 전류원(I1 및 I2)의 크기는 바람직하게 일치하도록 선택되며, 트랜지스터(M10 및 M11)는 특성상 매칭(matching)된다. 따라서, 일치하는 전류가 트랜지스터(M10 및 M11)의 드레인에 흐르며, 트랜지스터(M10 및 M11)의 턴-온 임계 전압은 등가이다. 추정에 의해, 노드(C)의 전압은 이 환경에서 노드(A)의 전압에 등가하다. 하이 측 웰 전원 전압은 대략 노드(A)의 전압과 일치하기 때문에, 고전압이 트랜지스터(M10) 양단에 나타날 가능성이 있다. 따라서, 다이오드(D1)는 트랜지스터(M10) 양단에 나타날 최대 전압을 제한하는 제너 클램프(zener clamp)로서 트랜지스터(M10)에 제공된다. 트랜지스터(M10)는 이 환경에서 고전압을 견딜 필요가 없으며, 회로(30)의 크기와 비용을 감소하기 위해 낮은 정격(rating)을 갖도록 선택된다.
트랜지스터(M10과 M11), 다이오드(D1) 및 전류원(I2)의 조합에 의해 트랜지스터(M12)가 드레인의 노드(A)에 직접 연결되는 것이 회피된다. 상기 하프-브리지 회로의 동작에 있어서, 상기 노드(A)에서의 전압을 상기 저전압 복귀 전압의 전위 아래로 끌어당기어, 기생(parasitic) NPN 트랜지스터(Q1)를 온시켜서, 상기 로우측 공급 전압이 상기 로우 측 복귀 노드로 쇼트되는 것이 가능하다. 트랜지스터(Q1)은 기생 NTN 트랜지스터이며, 이 기생 NTN 트랜지스터는 상기 하프-브리지 게이트 드라이버 IC의 모노리식(monolithic) 구조의 일부에 해당한다. 따라서, 트랜지스터(M12)의 드레인이 상기 로우측(low side) 복귀 노드의 전위 아래로 끌어당겨지는 것을 방지하여, 상기 로우측 공급 전압이 상기 저전압 복귀에 쇼트(short)되는 것을 피하여야만 한다. 트랜지스터(M10)과,(M11)과, 다이오드(D1)과, 그리고 전류원(I2)의 조합은 트랜지스터(M12)의 드레인에 공급되는 노드(A)로부터의 전압에 대한 버퍼링을 제공하여, 이와 같은 문제를 피하게 된다. 따라서, 트랜지스터(M12)의 드레인 상의 전압이 상기 로우측 공급과 상기 저전압 복귀 사이에 적당하게 유지되어, 노드(A)에서의 전압 오프셋이 검출된다.
본 발명이 제안하는 사항으로부터 고전압 오프셋 검출회로의 수많은 다른 구현이 가능하다는 사실은 자명하다. 예를 들면, 다른 회로들을 이용하여 노드(A)에서 트렌지스터(M12)의 드레인으로 전압 레벨을 전송하면서, 한편으론 상기 로우측 공급 전압이 줄어드는 것을 피할 수 있다. 게다가, LDMOS 트랜지스터(M12) 이외의 고전압 장치들을 이용하여 레벨 천이 전압 오프셋 검출 회로를 얻을 수 있다. 비록 본 발명에 따르는 회로(30)가, 바람직하게는 하프-브리지 게이트 드라이버 IC의 단일체 구조에 집적될지라도, 그 밖에도 회로(30)이 상기 하프-브리지 게이트 드라이버 IC의 외부에 독립 회로로 구현될 수도 있다.
비록 본 발명이 특정 실시 예들과 관련하여 설명하였을지라도, 수많은 변형 및 개량과 타용도가 있음은 본 발명의 통상의 기술자에게 있어서 자명한 사실이다. 따라서, 바람직하게는, 본 발명의 명세서에서 설명한 특정 기재 사항 및 첨부된 특허청구범위에 의하여 본 발명이 한정되지 않는다.

Claims (20)

  1. 스위칭 하프-브리지의 중간점에서의 전압을 검출하는 전압 오프셋 검출 회로로서,
    상기 스위칭 하프-브리지의 중간점에 연결되어 상기 스위칭 하프-브리지의 중간점에서의 전압과 관계된 검출 전압을 등록(register)하기 위한 고전압 장치와; 그리고
    상기 고전압 장치에 연결되어 상기 검출 전압을 수신하고 신호를 출력하여, 상기 하프-브리지 회로의 중간점에서의 상기 전압에 기초하여 상기 하프-브리지 회로의 동작시에 하드-스위칭을 피하도록 하는 전압 검출 출력 회로를 포함하며,
    여기서 상기 고전압 장치는 상기 스위칭 하프-브리지의 저전압 복귀 노드에 연결되는 것을 특징으로 하는 전압 오프셋 검출 회로.
  2. 삭제
  3. 제1항에 있어서, 상기 고전압 장치는 MOSFET을 포함하는 것을 특징으로 하는 전압 오프셋 검출 회로.
  4. 제1항에 있어서, 상기 고전압 장치에 연결되어, 상기 고전압 장치로 하여금 상기 검출 전압을 등록하도록 하는 제어신호를 더 포함하는 것을 특징으로 하는 전압 오프셋 검출 회로.
  5. 제4항에 있어서, 상기 제어신호는
    상기 스위칭 하프-브리지의 하이측 스위치가 턴오프될 때, 상기 고전압 장치가 가동되게 하는 것을 특징으로 하는 전압 오프셋 검출 회로.
  6. 제1항에 있어서, 상기 고전압 장치에 연결된 입력을 갖는 비교기를 더 포함하며,
    여기서 상기 비교기의 출력은, 상기 스위칭 하프-브리지의 중간점에서의 상기 전압이 상기 스위칭 하프-브리지의 로우측 스위치가 턴온될 경우에 하드-스위칭을 피하는 값에 도달했는지를 표시하는 것을 특징으로 하는 전압 오프셋 검출 회로.
  7. 제1항에 있어서, 상기 고전압 장치와 상기 스위칭 하프-브리지의 중간점 사이에 연결되어, 상기 고전압 장치에 인가되는 전압을 상기 저전압 복귀 노드의 전압 이상으로 유지시키는 버퍼 회로를 더 포함하는 것을 특징으로 하는 전압 오프셋 검출 회로.
  8. 제3항에 있어서, 상기 MOSFET의 게이트에 연결되어, 상기 MOSFET의 턴온 및 턴오프를 스위칭하는 인버터를 더 포함하는 것을 특징으로 하는 전압 오프셋 검출 회로.
  9. 제1항에 있어서, 상기 고전압 장치와 상기 저전압 복귀 노드 사이에 연결되는 스위치를 더 포함하며, 여기서 상기 스위치는 상기 스위치가 턴온될 때 상기 고전압 장치를 상기 저전압 복귀 노드의 전압으로 유지시키는 것을 특징으로 하는 전압 오프셋 검출 회로.
  10. 제1항에 있어서, 상기 고전압 장치와 상기 저전압 복귀 노드 사이에 연결되어, 상기 고전압 장치가 턴온될 경우에 상기 고전압 장치를 통하여 공급되는 전류를 제한하는 전류원을 더 포함하는 것을 특징으로 하는 전압 오프셋 검출 회로.
  11. 스위칭 하프-브리지의 중간점의 전압 오프셋을 검출하는 방법으로서:
    상기 스위칭 하프-브리지의 중간점의 상기 전압 오프셋과 관련된 검출 전압을 고전압 장치상에 등록하도록, 상기 고전압 장치를 상기 스위칭 하프-브리지의 상기 중간점에 연결하는 단계와;
    상기 스위칭 하프-브리지의 중간점에서의 전압이 상기 스위칭 하프-브리지의 로우측 스위치가 턴온된 경우에 하드-스위칭을 피하기에 충분한 값에 도달한 때를 표시하도록, 상기 고전압 장치에 등록된 상기 검출 전압에 기초하여 신호를 공급하는 단계와; 그리고
    상기 스위칭 하프-브리지의 하이측 스위치가 턴오프된 때, 상기 검출 전압을 등록하도록 상기 고전압 장치를 가동시키는 단계를 포함하는 것을 특징으로 하는 전압 오프셋을 검출하는 방법.
  12. 삭제
  13. 제11항에 있어서, 상기 스위칭 하프-브리지의 중간점에서의 상기 전압으로부터 상기 고전압 장치를 버퍼링하는 단계를 더 포함하는 것을 특징으로 하는 전압 오프셋 검출하는 방법.
  14. 제11항에 있어서, 상기 고전압 장치에 인가된 전압이 상기 고전압 장치가 연결된 공통 기준 전압보다 더 낮은 레벨에 도달하는 것을 방지하는 단계를 더 포함하는 것을 특징으로 하는 전압 오프셋 검출하는 방법.
  15. 제11항에 있어서, 상기 고전압 장치는 MOSFET을 포함하는 것을 특징으로 하는 전압 오프셋 검출하는 방법.
  16. 제11항에 있어서, 상기 검출 전압을 등록하도록 상기 고전압 장치를 통하는 전류를 제한하는 단계를 더 포함하는 것을 특징으로 하는 전압 오프셋 검출하는 방법.
  17. 청구항 제1항의 전압 오프셋 검출 회로를 이용하여 전자 안정기를 위한 스위칭 하프-브리지에서의 전압 오프셋을 검출하는 방법.
  18. 청구항 제1항의 전압 오프셋 검출 회로를 포함하는 것을 특징으로 하는 전자 안정기.
  19. 스위칭 하프-브리지에서 하드-스위칭을 방지하는 회로로서,
    상기 스위칭 하프-브리지의 고전압과 상기 스위칭 하프-브리지의 저전압 복귀 전압 사이에 연결되어, 상기 스위칭 하프-브리지의 중간점에서의 검출 전압을 등록하기 위한 고전압 장치와; 그리고
    상기 고전압 장치에 연결되어, 상기 고전압 장치에 등록된 상기 검출 전압이 폴트 상태를 나타내거나 상기 폴트 상태를 회피하기 위한 소정의 값에 도달한 때를 표시하는 검출 전압 레벨 검출기를 포함하는 것을 특징으로 하는 스위칭 하프-브리지에서 하드 스위칭을 방지하는 회로.
  20. 제19항에 있어서, 상기 고전압 장치는 상기 검출 전압을 선택적으로 등록할 수 있는 것을 특징으로 하는 스위칭 하프-브리지에서 하드 스위칭을 방지하는 회로.
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