KR100719053B1 - Driving circuit achieving fast processing and low power consumption, image display device with the same and portable device with the same - Google Patents
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Abstract
본 발명은 액정 표시부가 수평 방향을 따라 다수의 블록으로 분할된다. 구체적으로는, 24개씩 마다 소스 선을 갖는 블록으로 분할된다. 그리고 다수의 블록에 각각 대응하여 다수의 데이터 버스(DB)가 배치된다. 각 데이터 버스(DB)는, 데이터 단자(DQ)로부터의 화상 데이터의 입력을 받는다. 데이터 버스(DB) 끼리는 각각 서로 교차하지 않도록 배치되고, 각 블록이 하나의 데이터 버스(DB)로부터 화상 데이터의 공급을 받는다.In the present invention, the liquid crystal display is divided into a plurality of blocks along the horizontal direction. Specifically, every 24 blocks are divided into blocks having source lines. A plurality of data buses DB are disposed corresponding to the plurality of blocks, respectively. Each data bus DB receives input of image data from the data terminal DQ. The data buses DB are arranged so as not to intersect with each other, and each block is supplied with image data from one data bus DB.
데이터 버스, 데이터 단자, 액정표시부, 화상 표시장치 Data bus, data terminal, liquid crystal display, image display device
Description
도 1은 본 발명의 실시예 1에 따른 화상 표시장치의 전체구성을 도시하는 개략 블럭도,1 is a schematic block diagram showing an overall configuration of an image display apparatus according to
도 2는 도 1에 도시한 액정 표시부의 구성을 도시하는 회로도,FIG. 2 is a circuit diagram showing the configuration of the liquid crystal display shown in FIG. 1;
도 3은 본 발명의 실시예 1에 따른 수평주사 회로를 설명하는 개략 블럭도,3 is a schematic block diagram illustrating a horizontal scanning circuit according to
도 4는 본 발명의 실시예 1에 따른 제 1래치회로군 및 제 2래치회로군의 일부를 상세하게 설명하는 구성도,4 is a configuration diagram for explaining a part of the first latch circuit group and the second latch circuit group according to the first embodiment of the present invention;
도 5는 본 발명의 실시예 1에 따른 래치회로의 회로 구성도,5 is a circuit diagram of a latch circuit according to
도 6은 본 발명의 실시예 1에 따른 데이터 버스에 입력되는 입력 데이터의 입력 형식을 설명하는 타이밍 차트도,6 is a timing chart illustrating an input format of input data input to a data bus according to the first embodiment of the present invention;
도 7은 본 발명의 실시예 2에 따른 제 1 및 제 2래치회로군의 일부를 상세하게 설명하는 개념도,7 is a conceptual diagram for explaining a part of the first and second latch circuit group according to the second embodiment of the present invention;
도 8은 본 발명의 실시예 2의 변형예에 따른 제 1 및 제 2래치회로군의 일부 를 상세하게 설명하는 구성도,8 is a configuration diagram for explaining a part of the first and second latch circuit group according to the modification of the second embodiment of the present invention;
도 9는 본 발명의 실시예 2의 변형예에 따른 래치회로의 구성도,9 is a configuration diagram of a latch circuit according to a modification of
도 10a, 도 10b는 화상 표시장치를 탑재하는 전기 기기에 대하여 설명하는 도면이다.FIG. 10A and FIG. 10B are diagrams for describing an electric device on which the image display device is mounted. FIG.
본 발명은 구동회로에 관한 것으로, 특히 행렬 모양으로 배치된 다수의 화소가 구동 됨으로써 화상을 표시하는 화상 표시부를 구동하는 구동회로, 그것을 구비한 화상 표시장치 및 그것을 구비한 휴대 기기에 관한 것이다. BACKGROUND OF THE
최근, 정보기기 이외의 통신 기기나 오디오, 비주얼 기기 등에 있어서도 그 신호처리형태는 아날로그 신호처리에서 디지털 신호처리로 변천하고 있다. 또한, 이들의 기기는 소형 경량화 및 저소비 전력화되는 경향에 있다. 특히 휴대 전화기로 대표되는 휴대 기기에 있어서는, 저소비 전력의 표시 디바이스로서 액정 표시장치가 널리 이용되고 있다.In recent years, the form of signal processing has shifted from analog signal processing to digital signal processing as well as communication devices other than information equipment, audio and visual devices. In addition, these devices tend to be light in weight and low in power. In particular, in the portable apparatus represented by the portable telephone, a liquid crystal display device is widely used as a display device of low power consumption.
액정 표시장치는, 일반적으로, 다수의 화소가 행렬 모양으로 배치된 화상 표시부와, 화소에 대응하여 열 방향으로 배치된 다수의 소스 선에 표시 데이터에 대응한 표시 전압을 공급하는 수평주사 회로와, 화소에 대응하여 행 방향으로 배치된 다수의 게이트 선을 활성화하는 수직주사 회로를 구비한다. In general, a liquid crystal display includes an image display unit in which a plurality of pixels are arranged in a matrix, a horizontal scanning circuit for supplying a display voltage corresponding to display data to a plurality of source lines arranged in a column direction corresponding to the pixels; A vertical scanning circuit for activating a plurality of gate lines arranged in the row direction corresponding to the pixels is provided.
그리고, 수직주사 회로에 의해 순차적으로 게이트 선이 활성화되고, 주사 대상행에 접속되는 화소에 표시 데이터에 대응하여 표시 전압이 수평주사 회로에 의해 주사선을 통해 공급 됨으로써, 각 화소에 포함되는 액정 셀이 표시 전압에 대응한 표시 휘도에서 발광하고, 화상 표시부 전체에 원하는 화상이 표시된다. The gate line is sequentially activated by the vertical scanning circuit, and the display voltage is supplied through the scanning line by the horizontal scanning circuit in correspondence to the display data to the pixels connected to the scanning target row, thereby providing liquid crystal cells included in each pixel. Light is emitted at display luminance corresponding to the display voltage, and a desired image is displayed on the entire image display unit.
최근, 표시장치의 해상도의 상승에 따라 처리해야 할 데이터량은 방대해져 고속한 데이터 처리가 요구된다. 한편, 상기한 바와 같이 저소비 전력화가 요구되고 있다. 구체적으로는, 저소비 전력화를 도모하기 위해 장치의 구동 전압을 낮게 하는 것이 요구되지만, 고속한 데이터 처리와 구동 전압의 저전압화는 트레이드 오프 관계에 있다. In recent years, as the resolution of the display device increases, the amount of data to be processed is enormous, and fast data processing is required. On the other hand, low power consumption is demanded as mentioned above. Specifically, in order to achieve low power consumption, it is required to lower the driving voltage of the apparatus, but high-speed data processing and lowering of the driving voltage are in a trade-off relationship.
이 점에서, 데이터 처리를 위한 내부회로의 동작 시간과 데이터의 전달 속도에서는 데이터의 전달 속도 쪽이 고속이며, 데이터를 래치하는 다수의 래치 수단 예를 들면 제 1의 래치회로와 제 2래치회로 등을 배치하고, 데이터를 유지하여 내부회로의 동작 기간을 확보함으로써 고속한 처리와 함께 저소비 전력화를 실현하는 구성이 일반적으로 이용되고 있다.In this regard, in terms of the operation time and the data transfer speed of the internal circuit for data processing, the data transfer speed is higher, and a plurality of latch means for latching data, for example, a first latch circuit and a second latch circuit, are used. The arrangement for arranging the structure, retaining the data to secure the operation period of the internal circuit, and achieving a high power consumption and low power consumption is generally used.
일본국 특허공개 2000-356975호 공보에 있어서는, 제 1 및 제 2래치를 배치함과 동시에, 또한 데이터 공급 선과 데이터를 구동하기 위한 제어신호 선의 교차 영역에 있어서 생기는 부유 용량도 저감하는 구성을 개시하고 있다. Japanese Laid-Open Patent Publication No. 2000-356975 discloses a configuration in which the first and second latches are disposed and the stray capacitance generated in the intersection region of the data supply line and the control signal line for driving the data is also reduced. have.
부유 용량은 신호 선 끼리의 교차 영역의 포인트의 다소에 따라 그 부유 용량의 부하가 다르며, 그 부하의 차이로부터 예를 들면 데이터 공급 선의 전달 속도가 벗어나게 되어 정상적으로 화상 데이터를 전달할 수 없다는 문제도 발생한다. 또한, 중(重)부하인 경우에는 데이터 공급 선을 구동하는 회로의 소비 전력이 증대한다는 문제도 있으며, 상기 공보를 따르는 구성에 의해 고속한 처리 및 소비 전력을 더욱 저감 할 수 있다. The floating capacity has a different load of the floating capacity depending on the point of intersection of the signal lines, and a problem arises that the image data cannot be delivered normally due to the transfer speed of the data supply line deviating from the load difference, for example. . In addition, in the case of a heavy load, there is a problem that the power consumption of the circuit for driving the data supply line is increased, and the high-speed processing and power consumption can be further reduced by the configuration in accordance with the above publication.
그러나, 상기 공보에 있어서는 화상 데이터를 공급하는 데이터 공급 선과 제어신호를 구동하기 위한 제어신호 선의 교차 영역에서 생기는 부유 용량을 감소시키는 구성에 대해 설명하고 있지만, 제어신호 선 뿐만아니라 데이터 공급 선 끼리에 있어서도 그 교차 영역에 있어서 부유 용량이 생긴다. 또한 상기한 바와 같이, 표시장치의 해상도의 상승에 따라 방대한 데이터량을 고속으로 전송하기 위해서 데이터 공급 선(이하, 데이터 버스 라고도 칭함)의 전송 주파수도 상승하고 있다. However, in the above publication, the configuration for reducing the stray capacitance generated at the intersection of the data supply line for supplying the image data and the control signal line for driving the control signal is described. However, not only the control signal line but also the data supply line. In the intersection area, a floating capacity is generated. As described above, as the resolution of the display device increases, the transmission frequency of a data supply line (hereinafter also referred to as a data bus) has also increased in order to transfer a large amount of data at high speed.
따라서, 데이터 버스 간의 교차 영역에 생기는 부유 용량인 버스 용량의 증대를 위해 소비 전력의 증대를 초래하게 될 가능성이 있다. 또한, 상기한 바와 같이 전달 속도가 벗어남에 따라, 정상적으로 화상 데이터를 전달할 수 없게 될 가능성도 있다. Therefore, there is a possibility that an increase in power consumption is caused for an increase in bus capacity, which is a stray capacitance occurring in an intersection area between data buses. In addition, as described above, as the transfer speed deviates, there is a possibility that image data cannot be delivered normally.
본 발명은, 상기와 같은 문제를 해결하기 위해 행해진 것으로, 버스 용량을 저감함으로써, 고속한 처리 및 저소비 전력화를 도모할 수 있는 구동장치, 및 그것을 구비한 화상 표시장치 및 그것을 구비한 휴대 기기를 제공하는 것을 목적으로 한다. SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and provides a drive device capable of high speed processing and low power consumption by reducing the bus capacity, an image display device having the same, and a portable device having the same. It aims to do it.
본 발명에 관련되는 구동회로는, 행렬 모양으로 배치된 다수의 화상 표시 소자를 갖고, 다수의 화상 표시 소자가 다수의 블록으로 분할된 화상 표시부를 구동하는 구동회로에 있어서, 다수의 블록에 각각 대응하여 배치되어, 각각이, 화상 표시부로 표시하기 위한 화상 데이터를 구성하는 다수의 비트 데이터의 공급을 받는 다수의 화상 데이터 공급 선과, 각 화상 데이터 공급 선에 대응하여 배치되어, 제 1지시 신호에 응답하여 대응하는 화상 데이터 공급 선에 전달되는 화상 데이터를 래치하는 제 1래치회로부와, 각 제 1래치회로부에 대응하여 배치되어, 제 2지시 신호에 응답하여 대응하는 제 1래치회로부의 래치된 화상 데이터를 래치하는 제 2래치회로부와, 제 1 및 제 2지시 신호를 전달하는 제 1 및 제 2지시신호 선을 구비한다. 다수의 화상 데이터 공급 선은, 각각이 서로 교차하지 않도록 배치된다. A driving circuit according to the present invention has a plurality of image display elements arranged in a matrix shape, and a driving circuit for driving an image display unit in which a plurality of image display elements is divided into a plurality of blocks, each corresponding to a plurality of blocks. And a plurality of image data supply lines, each of which is supplied with a plurality of bit data constituting image data for display on an image display unit, and arranged in correspondence with each image data supply line, in response to the first instruction signal. Latched image data disposed in correspondence with each of the first latch circuit portions, the first latch circuit portion for latching image data transmitted to a corresponding image data supply line, and corresponding to the second instruction signal. And a second latch circuit portion for latching the control circuit and first and second instruction signal lines for transmitting the first and second instruction signals. The plurality of image data supply lines are arranged so that each does not cross each other.
바람직하게는, 화상표시장치는 화상표시부와, 상기한 구동회로를 구비한다.Preferably, the image display apparatus includes an image display portion and the above driving circuit.
특히 휴대 기기는 상기한 화상 표시장치를 구비한다.In particular, the portable device includes the image display device described above.
본 발명의 상기 및 다른 목적, 특징, 국면 및 이점은 첨부한 도면과 관련하여 이해되는 본 발명에 관한 다음의 상세한 설명으로부터 명백하게 될 것이다.These and other objects, features, aspects and advantages of the present invention will become apparent from the following detailed description of the invention which is understood in connection with the accompanying drawings.
이하 본 발명의 실시예에 대해서 도면을 참조하면서 상세하게 설명한다. 또, 도면 중 동일 또는 상당하는 부분에는 동일한 부호를 붙여, 그 설명은 반복하지 않는다. Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In addition, the same code | symbol is attached | subjected to the same or corresponding part in drawing, and the description is not repeated.
(실시예 1)(Example 1)
도 1을 참조하여, 본 발명의 실시예 1에 따른 화상 표시장치(1)는, 화상을 표시하는 액정 표시부(5)(화상 표시부)와, 수직주사 회로(2)와, 수평주사 회로(3)를 구비한다. 또, 화상 표시장치(1)는, 프레임 메모리(20)에서의 화상 데이터DTA를 구성하는 다수 비트의 디지털 신호의 입력을 받는 것으로 한다. Referring to Fig. 1, an
액정 표시부(5)는, 행렬 모양으로 배치된 후술하는 다수의 액정 셀을 포함한다. 각 액정 셀에는, R(빨강), G(초록) 및 B(파랑)의 삼원색 중 어느 한 칼라 필터가 설정되고 있으며, 열 방향으로 인접하는 액정 셀(R), 액정 셀(G) 및 액정 셀(B)에서 하나의 표시 단위 즉 화소를 구성한다. 또한 액정 셀의 행에 대응하여 다수의 게이트 선이 배치되고, 액정 셀의 열에 대응하여 다수의 소스 선이 배치된다. The liquid
수직주사 회로(2)는, 스타트 신호GST, 클록 신호GCLK를 받아 행 방향으로 배치된 다수의 게이트 선을 이들의 신호에 근거하여 소정의 타이밍에서 활성화한다. 구체적으로는, 수직주사 회로(2)는, 스타트 신호GST의 활성화를 원인으로 하여, 클록 신호GCLK에 동기하여 다수의 게이트 선을 순차적으로 활성화한다. The
수평주사 회로(3)는, 디멀티플렉서군(4)과, 아날로그 앰프군(6)과, D/A변환 회로군(8)과, 제 2래치회로군(10)과, 제 1래치회로군(12)과, 시프트 레지스터(14)와, 다수의 데이터 버스DB를 포함한다. The
프레임 메모리(20)로부터 입력되는 화상 데이터DTA가 데이터 버스(DB)를 통해 제 1래치회로군(12)에 입력된다. 제 1래치회로군(12)은, 시프트 레지스터(14)로부터의 지시에 응답하여 데이터를 래치하고, 제 2래치회로군(10)은, 시프트 레지스터(14)로부터의 지시에 응답하여 또한 데이터를 래치하여 D/A변환 회로군(8)에 출력한다. The image data DTA input from the
시프트 레지스터(14)는, 스타트 신호SST의 활성화를 원인으로 하여, 클록 신호SCLK에 동기하여 데이터 버스(DB)로부터 전달되는 데이터를 제 1래치회로군(12) 및 제 2래치회로군(10)에 있어서 소정의 타이밍에서 래치하는 제어신호를 출력한다. The
D/A변환 회로군(8)은, 제 2래치회로군(10)에 있어서 래치된 데이터인 디지털 신호를 아날로그 신호로 변환한다. 그리고, 아날로그 앰프군(6)에 있어서 증폭하고, 디멀티플렉서군(4)에 출력한다. The D / A
디멀티플렉서군(4)은, 증폭된 아날로그 신호 즉 표시 데이터에 대응하는 표시 전압을 받아서 선택된 게이트 선의 각 표시 단위에 대하여 액정 셀(R), 액정 셀(G) 및 액정 셀(B)에 대응하는 표시 전압을 대응하는 각 소스 선에 그 받은 표시 전압을 시분할하여 출력한다. The
도 2를 이용하여, 도 1에 도시한 액정 표시부(5)에 대해 설명한다. 또 도 2에서는 도시한 관계 상 액정 표시부(5)의 일부만이 도시되고 있다. The liquid
도 2을 참조하여, 액정 표시부(5)는, 다수의 액정 셀PX과, 다수의 게이트 선GL과, 다수의 소스 선SL을 포함한다. 다수의 액정 셀PX의 각각은, N채널 박막 트랜지스터(102)와, 커패시터(104)와, 액정 표시소자(106)로 이루어진다. 또 이하에 있어서는 박막 트랜지스터를 「TFT(Thin Film Transistor)」라고도 칭한다. Referring to FIG. 2, the liquid
다수의 액정 셀PX은 행렬 모양으로 배치되어, 그 행에 따라 다수의 게이트 선GL이 배치되고, 열에 따라 다수의 소스 선SL이 배치된다. 그리고, 다수의 액정 셀PX의 각각은, 대응하는 소스 선SL 및 게이트 선GL에 접속된다. 또한 다수의 액정 셀PX의 각각은, 대향 전극전압VCOM을 공통으로 받는다. The plurality of liquid crystal cells PX are arranged in a matrix shape, a plurality of gate lines GL are arranged along the rows, and a plurality of source lines SL are arranged along the columns. Each of the plurality of liquid crystal cells PX is connected to the corresponding source line SL and gate line GL. Each of the plurality of liquid crystal cells PX receives the opposite electrode voltage VCOM in common.
일 예로서 i행 j열째의 액정 셀PX(i, j) (i, j ; 2이상의 정수)에 있어서의 N채널TFT(1O2)은, 소스 선SL(j)과 노드(108) 사이에 접속되고, 수직주사 회로에 접속되는 게이트 선GL(i)에 게이트가 접속된다. 액정 표시소자(106)는, 노드(108)에 접속되는 액정 셀 전극과, 대향 전극전압VCOM이 인가되는 대향전극을 갖고 있다. 커패시터(104)는, 한 쪽이 노드(108)에 접속되고, 다른 쪽은 대향 전극전압VCOM에 고정된다. As an example, the N-
액정 셀PX(i.j)에 있어서는, 액정 셀 전극과 대향 전극 사이의 전위차에 따라 액정 표시소자(106)에 있어서의 액정의 배향성이 변화함으로써 액정 표시소자(106)의 휘도(반사율)가 변화된다. 이것에 의해, 소스 선SL(j) 및 N채널TFT(1O2)을 통해 인가되는 표시 전압에 따른 휘도(반사율)를 액정 표시소자(106)에 표시 할 수 있다. In liquid crystal cell PX (i.j), the luminance (reflectivity) of liquid
그리고, 수직주사 회로(2)에 의해 게이트 선GL(i)이 활성화되어 소스 선SL(j)에서 액정 표시소자(106)에 표시 전압이 인가된 후, 게이트 선GL(i)은 비활성화되고, N채널TFT(1O2)은 오프하지만, N채널TFT(1O2)의 오프 기간에 있어서도 커패시터(104)가 액정 셀 전극의 전위를 유지 할 수 있으므로, 액정 표시소자(106)는, 인가된 표시 전압에 따른 휘도(반사율)를 유지 할 수 있다. 또, 그 밖의 액정 셀PX에 대해서도 동일한 구성이므로 그 상세한 설명은 반복하지 않는다. After the gate line GL (i) is activated by the
도 3을 이용하여, 본 발명의 실시예 1에 따른 수평주사 회로(3)를 설명한다.3, the
도 3을 참조하여, 본 발명의 실시예 1에 따른 수평주사 회로(3)는, 다수의 1:8디멀티플렉서DM로 구성되는 디멀티플렉서군(4)과, 다수의 아날로그 앰프AM로 구성되는 아날로그 앰프군(6)과, 다수의 D/A변환 회로DAC로 구성되는 D/A변환 회로군(8)과, 다수의 제 1래치회로로 구성되는 제 1래치회로군(12), 다수의 제 2래치회로로 구성되는 제 2래치회로군(10)과, 데이터 버스 DB1∼DB22과, 데이터 단자DQ1∼DQ22를 포함한다. Referring to Fig. 3, the
또한 도시되지 않은 시프트 레지스터(14)로부터 출력된 제 1래치회로를 제어하는 제어신호LATA1∼LATA18를 전달하는 신호 선 및 제 2래치회로를 제어하는 제어신호LATB를 전달하는 신호선이 배치되고 있다.Further, signal lines for transmitting the control signals LATA1 to LATA18 for controlling the first latch circuits output from the shift register 14 (not shown) and signal lines for transmitting the control signal LATB for controlling the second latch circuits are disposed.
본 구성에 있어서는, 화소수가 수평 방향으로 176화소 설정되는 액정 표시부(5)에 대해 설명한다. 즉, 수평 방향으로 176 ×3=528개의 액정 셀이 배치된 구성이다. 또한, 액정 표시부(5)가 수평 방향을 따라 다수의 블록으로 분할되어 있다. 구체적으로는, 본 예에 있어서는, 열에 대응하여 S001∼S528의 528개의 소스 선이 배치되어 있으며, 24개씩 마다 소스 선을 갖는 블록으로 분할되어 있다. 그리고, 다수의 블록에 각각 대응하여 다수의 데이터 버스DB가 배치된다. 소스 선S001∼SOO24을 갖는 블록에 대응하여 데이터 버스DB1가 배치된다. 또한 소스 선SO25∼SO48을 갖는 블록에 대응하여 데이터 버스DB2가 배치된다. 마찬가지로 하여 S505∼S528을 갖는 블록에 대응하여 데이터 버스DB22가 배치된다. 각 데이터 버스DB는, 데이터 단자DQ로부터의 화상 데이터의 입력을 받는다. 즉, 본 구성에 있어서는, 각 블록이 하나의 데이터 버스DB로부터 화상 데이터의 공급을 받는 구성이며, 데이터 버스DB 서로는 각각 서로 교차하지 않는 배치 구성으로 되어있다. In this configuration, the liquid
또한 시프트 레지스터(14)로부터 출력되는 제어신호LATA1∼LATA18 및 LATB에 대해서도 데이터 버스DB와 교차하지 않도록 배치되어 있다. The control signals LATA1 to LATA18 and LATB output from the
도 4를 이용하여, 본 발명의 실시예 1에 따른 제 1래치회로군(12) 및 제 2래치회로군(10)의 일부를 상세하게 설명한다.4, a part of the first
본 예에 있어서는, 데이터 버스DBk 및 DBk+1에 대응하는 제 1 및 제 2래치회로가 도시되고 있다. In this example, first and second latch circuits corresponding to the data buses DBk and DBk + 1 are shown.
도 4를 참조하여, 18개의 제 1래치회로LA는, 제어신호LATA1∼LATA18의 각각의 입력에 응답하여 데이터 버스DBk로부터 전달되는 화상 데이터를 래치한다. 그리고, 제 2래치회로LB는, 제어신호LATB의 입력에 응답하여 18개의 래치회로LA로 래치된 화상 데이터를 래치한다. 데이터 버스DBk+1에 대해서도 동일한 구성이므로 그 상세한 설명은 반복하지 않는다. Referring to Fig. 4, eighteen first latch circuits LA latch image data transferred from data bus DBk in response to respective inputs of control signals LATA1 to LATA18. The second latch circuit LB latches the image data latched by the 18 latch circuits LA in response to the input of the control signal LATB. Since the same configuration also applies to the data
도 5를 참조하여, 본 발명의 실시예 1에 따른 래치회로LA는, 트랜스퍼 게이트(201)(204)와, 인버터(202)(203)(205)(206)를 포함한다. Referring to Fig. 5, the latch circuit LA according to
입력 데이터DTA는, 트랜스퍼 게이트(201)를 통해 노드NO에 전달된다. 노드NO에 전달된 데이터DTA는, 인버터(205)를 통해 반전되어 출력 노드N1에 전달된다. 출력 노드N1에 전달된 신호는, 인버터(206) 및 트랜스퍼 게이트(204)를 통해 노드NO에 전달된다. 이 인버터(205) 및 (206)에 의해 래치가 형성된다. 트랜스퍼 게이트(201)는, 인버터(202)를 사이에 두는 제어신호LATA의 반전 신호의 입력과 인버터(202) 및 (203)를 사이에 두는 제어신호LATA의 입력을 받아 입력 데이터DTA를 노 드NO에 전달한다. The input data DTA is transferred to the node NO through the
구체적으로는, 트랜스퍼 게이트(201)는, 제어신호LATA (「H」레벨)의 입력에 응답하여 입력 데이터DTA를 노드NO에 전달한다. 제어신호LATA (「L」레벨)의 경우에는 오프 상태이다. 트랜스퍼 게이트(204)는, 인버터(202)를 사이에 두는 제어신호LATA의 반전 신호의 입력과 인버터(202) 및 (203)를 사이에 두는 제어신호LATA의 입력을 받아서 노드N1에 전달된 신호를 노드NO에 전달한다. 구체적으로는, 트랜스퍼 게이트(204)은, 제어신호LATA (「L」레벨)의 입력에 응답하여 노드N1에 전달된 신호를 노드NO에 전달한다. 제어신호LATA(「H」레벨)의 경우에는 오프 상태다. 본원 구성의 래치회로LA는, 제어신호LATA의 논리 레벨 및 그 반전 신호에 응답하여 래치부를 구성하는 트랜스퍼 게이트(201)(204) 및 인버터(205)(206)로 입력 데이터DTA를 래치한다. 또, 본 구성에 있어서는, 입력되는 제어신호LATA는 단일이고, 내부의 인버터(202)(203)를 이용하여 그 반전 제어신호를 생성하고 있다. 따라서, 제어신호LATA를 전달하는 신호 선의 개수를 삭감하는 것이 가능하게 된다. 또, 래치회로LB의 구성은, 입력되는 제어신호LATB만이 다르고, 상기한 래치회로LA와 동일한 구성이다. Specifically, the
도 6을 이용하여, 본 발명의 실시예 1에 따른 데이터 버스에 입력되는 입력 데이터DTA1∼DTA22의 입력 형식을 설명한다.6, the input format of the input data DTA1 to DTA22 input to the data bus according to the first embodiment of the present invention will be described.
도 6과 같이, 제 1스캔에 있어서, 각 데이터 단자DQ에 화상 데이터DTA1∼DTA22가 순차적으로 입력된다. 본 구성에 있어서는, 직렬로 화상 데이터가 각 데이터 단자DQ에 입력된다. 구체적으로는, 데이터 단자DQ1∼DQ22에 데이터DTA1∼ DTA22가 각각 부여되고, 일 예로서 데이터 단자DQ1에 착안하면, 최초의 시각t1에 있어서, 소스 선S1에 대응하는 S001(1)의 화상 데이터가 입력된다. 그리고, 이 시각t1에 제어신호LATA1 (「H」레벨)이 입력되고, 화상 비트 데이터S001(1)가 제 1래치회로LA에 래치된다. 그리고, 순차적으로 시각t2‥·에 있어서, S001(2), S001(3)‥·S001(6)의 6비트의 화상 비트 데이터가 직렬로 입력되고, 제어신호LATA2∼LATA6 (「H」레벨)가 입력되며, 제 1래치회로LA에 순차적으로 래치된다. 여기에서 기호(Ⅹ)는, 소스 선S001에 대응하는 출력 전압을 규정하기 위한 비트 데이터를 도시하는 것으로 한다. 구체적으로는, (1)은 일 예로서 1비트째, (6)은, 6비트째를 지시하는 것으로 한다. 이 6비트의 화상 비트 데이터에 의해 하나의 화소 셀의 화상 데이터가 구성된다. 같은 방법으로 하여, 그 후 소스 선SOO9의 6비트의 화상 데이터, SO17의 6비트의 화상 데이터가 입력되고, 제어신호LATA7∼LATA18의 입력에 응답하여 래치된다. 이 18비트의 화상 데이터의 입력 기간 후, 제어신호LATB (「H」레벨)이 입력되고, 18개의 래치회로LA에 래치된 화상 비트 데이터가 제 2래치회로에 있어서 래치된다. 이 일련의 처리가 제 1스캔에 상당한다. As shown in FIG. 6, in the first scan, image data DTA1 to DTA22 are sequentially input to each data terminal DQ. In this configuration, image data is input to each data terminal DQ in series. Specifically, when data DTA1 to DTA22 are respectively provided to the data terminals DQ1 to DQ22, and focuses on the data terminal DQ1 as an example, at the first time t1, the image data of S001 (1) corresponding to the source line S1 is generated. Is entered. At this time t1, the control signal LATA1 ("H" level) is input, and the image bit data S001 (1) is latched in the first latch circuit LA. Subsequently, at time t2 ..., 6-bit image bit data of S001 (2) and S001 (3) ... S001 (6) is input in series, and control signals LATA2 to LATA6 ("H" level). Is input and sequentially latched to the first latch circuit LA. Here, symbols denote bit data for defining an output voltage corresponding to the source line S001. Specifically, (1) is an example of the first bit, and (6) is the sixth bit. The image data of one pixel cell is formed by this 6-bit image bit data. In the same manner, the 6-bit image data of the source line SOO9 and the 6-bit image data of SO17 are then input and latched in response to the input of the control signals LATA7 to LATA18. After the input period of the 18-bit image data, the control signal LATB ("H" level) is input, and the image bit data latched in the 18 latch circuits LA is latched in the second latch circuit. This series of processes corresponds to the first scan.
제 2래치회로에 래치된 화상 비트 데이터는, D/A변환 회로DAC 및 아날로그 앰프AM 및 1:8디멀티플렉서DM에 의해 대응하는 소스 선에 대해 소정의 전압이 구동된다. 구체적으로는, 소스 선S001, SOO9, SO17에 대하여 6비트 씩의 화상 비트 데이터에 대응하는 소정 전압을 구동한다. The image bit data latched in the second latch circuit is driven with a predetermined voltage to the corresponding source line by the D / A conversion circuit DAC and the analog amplifier AM and the 1: 8 demultiplexer DM. Specifically, a predetermined voltage corresponding to image bit data of six bits is driven to the source lines S001, SOO9, and SO17.
상기에 있어서 D/A변환 회로DAC 및 아날로그 앰프AM 및 1:8디멀티플렉서DM에 의해 대응하는 소스 선을 구동하고 있는 기간 중에 제 2스캔을 개시한다. 구체적 으로는, 소스 선SOO2, SO10, SO18의 소스 선에 대응하는 화상 비트 데이터가 직렬로 입력된다. 동일한 처리가 반복된다. 각 데이터 단자DQ2∼DQ22에 대해서도 같은 처리가 병렬로 실행된다. 또, 1:8디멀티플렉서DM는 8상이며, 제 8스캔의 처리에 의해 모든 화상 데이터가 액정 표시부(5)에 있어서 표시된다. In the above, the second scan is started during the period in which the corresponding source line is driven by the D / A conversion circuit DAC, the analog amplifier AM, and the 1: 8 demultiplexer DM. Specifically, image bit data corresponding to the source lines of the source lines SOO2, SO10, and SO18 are input in series. The same process is repeated. The same processing is performed in parallel for each data terminal DQ2 to DQ22. The 1: 8 demultiplexer DM is eight-phase, and all image data are displayed on the liquid
본 구성에 있어서는, 도 3으로 도시한 것과 같이 각 블록 마다 데이터 버스DB를 배치함과 동시에, 데이터 버스(DB)사이 끼리가 교차하지 않도록 배치한 구성이다. 따라서, 데이터 버스 간의 교차 영역에 생기는 부유 용량을 감소하고, 고속한 처리 및 저소비 전력화를 도모할 수 있다.In this structure, as shown in FIG. 3, a data bus DB is arrange | positioned for each block, and it arrange | positions so that the data bus DB may not mutually cross. Therefore, the stray capacitance generated in the intersection area between the data buses can be reduced, and high speed processing and low power consumption can be achieved.
또한, 제 1래치회로 및 제 2래치회로에 입력되는 제어신호LATA1∼LATA18 및 LATB에 대해서도 데이터 버스(DB)와 교차하지 않도록 배치한다. 이에 따라 데이터 버스(DB)와 제어신호LATA 및 LATB를 전달하는 신호선이 교차하는 부유 용량도 감소 할 수 있으며, 고속한 처리 및 저소비 전력화를 도모할 수 있다. 또, 본 구성에 있어서는, 일 예로서 176화소 즉 528개의 소스 선SOO1∼S528을 갖는 액정 표시부를 구동하는 구동회로의 구성에 대하여 설명했지만, 구동회로의 구성은, 상기에 한정되지 않으며 예를 들면, 데이터 단자DQ의 수를 22개, 각 단자DQ에 대응하는 제 1, 제 2래치회로의 개수를 24개, 디멀티플렉서수를 6상으로 한 구성이나, 데이터 단자DQ의 수를 33개, 제 1, 제 2래치회로의 개수를 12개, 디멀티플렉서수를 8상으로 한 구성으로 할 수도 있다.The control signals LATA1 to LATA18 and LATB input to the first latch circuit and the second latch circuit are also arranged so as not to intersect with the data bus DB. As a result, the stray capacitance at which the data bus DB and the signal lines carrying the control signals LATA and LATB cross each other can be reduced, and high speed processing and low power consumption can be achieved. In addition, in this structure, although the structure of the drive circuit which drives the liquid crystal display part which has 176 pixels, ie, 528 source lines SOO1-S528 as an example was demonstrated, the structure of a drive circuit is not limited to the above, for example, A configuration in which the number of data terminal DQs is 22, the number of first and second latch circuits corresponding to each terminal DQ is 24, and the number of demultiplexers is 6, or the number of data terminal DQs is 33, first The number of second latch circuits may be 12 and the number of demultiplexers may be 8 phases.
(실시예 2)(Example 2)
도 7을 이용하여, 본 발명의 실시예 2에 따른 제 1 및 제 2래치회로군의 일 부를 상세하게 설명한다. 여기에서는, 데이터 단자DQk 및 DQk+1에 대응하는 제 1 및 제 2래치회로가 도시되고 있다. 7, a part of the first and second latch circuit groups according to the second embodiment of the present invention will be described in detail. Here, the first and second latch circuits corresponding to the data terminals DQk and DQk + 1 are shown.
본 예에 있어서는, 제 1래치회로군(12)을 제 1래치회로군(12#)으로 치환한 점이 다르다. In this example, the point which replaced the 1st
제 1래치회로군(12#)은, 데이터 버스(DB)에 대응하여 레벨 시프터LSF를 배치한 점이 다르다. 일반적으로 화소를 구성하는 TFT의 동작 전압은 TFT의 한계값이 높기 때문에 5V(볼트)이상의 전압을 공급할 필요가 있다. The first
따라서, 종래에 있어서는 데이터 버스(DB)의 구동 전압 레벨로서 데이터 신호의 진폭을 레벨 시프트한 상태 즉 5V이상의 구동 전압에서 화상 비트 데이터가 부여되고 있었다.Therefore, in the related art, image bit data has been applied in a state where the amplitude of the data signal is level shifted as a driving voltage level of the data bus DB, that is, a driving voltage of 5 V or more.
본 구성에 있어서는 데이터 버스(DB)로부터 제 1래치회로LA에 데이터가 입력되기 직전에 레벨 시프터LSF를 배치한 구성이다. In this configuration, the level shifter LSF is disposed just before data is input to the first latch circuit LA from the data bus DB.
즉, 본 구성에 의해, 데이터 버스(DB)를 전달하는 데이터 신호를 예를 들면 3V정도의 구동 전압에서 구동하고, 레벨 시프터LSF에 의해 5V정도의 진폭 레벨로 증폭함으로써, 데이터 버스(DB)의 데이터 신호의 진폭 레벨을 낮게 할 수 있으며, 데이터 버스에 있어서 소비되는 소비 전력을 더욱 억제 할 수 있다. That is, according to this structure, the data signal which transfers the data bus DB is driven by the drive voltage of about 3V, for example, and amplified to the amplitude level of about 5V by the level shifter LSF, The amplitude level of the data signal can be lowered and the power consumption consumed in the data bus can be further suppressed.
(실시예 2의 변형예)(Modification of Example 2)
도 8을 이용하여, 본 발명의 실시예 2의 변형예에 따른 제 1 및 제 2래치회로군의 일부를 상세하게 설명한다.8, a part of the 1st and 2nd latch circuit group which concerns on the modification of
도 8을 참조하여, 본 발명의 실시예 2의 변형예에 따른 구성은, 제 1래치회 로군(12#)을 제 1래치회로군(12#a)으로 치환한 점이 다르다. 그 외의 점은 동일하므로 그 상세한 설명은 반복하지 않는다. With reference to FIG. 8, the structure which concerns on the modification of Example 2 of this invention differs by having replaced the 1st
본 발명의 실시예 2의 변형예에 따른 제 1래치회로군(12#a)은, 래치회로LA를 래치회로LA#로 치환한 점이 다르다. The first
도 9를 참조하여, 본 발명의 실시예 2의 변형예에 따른 래치회로LA#는, 도 5에서 설명한 래치회로LA와 비교하여, 레벨 시프터(210)를 배치한 점이 다르다. Referring to FIG. 9, the latch circuit LA # according to the modification of
레벨 시프터(210)는, 버퍼 기능을 갖는 인버터(207)(208)와 레벨 시프터 유닛(209)을 포함한다. 본 구성에 있어서는, 데이터 버스(DB)로부터 전달되는 데이터 신호의 진폭이 예를 들면 전술한 0∼3볼트로 한다. 즉, 제 1래치회로LA#에는 0∼3V의 데이터 신호가 입력된다. The
데이터 버스(DB)의 충 방전에 의한 소비 전력은, 전술한 버스 배선 간의 교차 용량 이외에 대향전극과의 기생 용량에 의한 소비 전력도 존재한다. 데이터 버스 배선 길이는 패널 단자로부터 소스 드라이버까지 인회하므로 수 십 밀리미터정도로 길고, 대향전극과의 기생 용량도 큰 값이 된다. 이 때문에, 데이터 신호를 레벨 시프트 시키지 않고 제 1래치회로LA#에 입력시키는 것은 저소비 전력화에 유효한 방식이다. The power consumption due to the charge and discharge of the data bus DB also includes power consumption due to parasitic capacitance with the counter electrode in addition to the cross capacitance between the above-described bus wirings. Since the data bus wiring length is rounded from the panel terminal to the source driver, it is about tens of millimeters long, and the parasitic capacitance with the counter electrode is also large. For this reason, inputting the data signal into the first latch circuit LA # without level shifting is an effective method for lowering power consumption.
제 1래치회로LA#에 있어서, 데이터의 래치 부분은, 입력된 데이터 신호의 진폭과 같은 3볼트 전압에서 구동되고, 래치한 직후에 레벨 시프터(210)를 배치함으로써 0∼5V의 신호로 레벨 시프트 한다. 또, 이 레벨 시프터(210)에 의한 5V로의 레벨 시프트는, 제 2래치회로 직전에 행하는 것도 가능하지만, 제 1래치회로의 출 력은, 제어신호LATA와의 크로스 용량이나 대향 전극용량에 의해 부하가 크고, 또 3V구동을 위해 충분한 구동능력을 확보하기 위해서는 레벨 시프터(210)가 갖는 버퍼 사이즈 즉 인버터(207)를 상당히 크게 할 필요가 있지만, 레이아웃 면적적으로 효율이 좋지 않고 또 이 버퍼 부분의 소비 전력도 향상되게 된다.In the first latch circuit LA #, the latch portion of the data is driven at a voltage of 3 volts equal to the amplitude of the input data signal, and level shifted to a signal of 0 to 5 V by placing the
따라서, 본 실시예 2의 변형예에 따른 래치회로의 구성에 있어서는 제 1래치회로LA#에 있어서, 래치 직후에 레벨 시프트를 행함으로써 버퍼를 5V구동하고, 레이아웃 면적의 축소를 도모하고 있다.Therefore, in the configuration of the latch circuit according to the modification of the second embodiment, in the first latch circuit LA #, the level shift is performed immediately after the latch to drive the buffer by 5V to reduce the layout area.
또한, 제 1래치회로LA#를 3V구동에 하는 것에 의한 래치에 요하는 시간의 증대를 이하의 방식으로 억제하는 것이 가능하다. 구체적으로는 제 1래치회로LA#의 인버터(205)를 구성하는 출력 트랜지스터의 게이트 폭/게이트 길이 (W/L)비에 비해, 인버터(207)를 구성하는 입력 트랜지스터의 게이트 폭/게이트 길이가 작아지도록 설계되어 있다. In addition, it is possible to suppress the increase in time required for the latch by driving the first latch circuit LA # to 3V driving in the following manner. Specifically, compared with the gate width / gate length (W / L) ratio of the output transistors constituting the
이와 같이 제 1래치회로LA#에 있어서, 레벨 시프터(210)의 입력 트랜지스터의 W/L비를 작게 함에 의해 래치에 필요로 하는 시간의 증대를 억제 할 수 있다. In this manner, in the first latch circuit LA #, the increase in the time required for the latch can be suppressed by reducing the W / L ratio of the input transistor of the
도 10(a)을 참조하여, 화상 표시장치가 탑재되는 휴대전화(1300)에는, 다수의 조작 버튼(1302)과 함께, 액정 표시부(1005)가 표시된다. Referring to Fig. 10A, the
도 10(b)를 참조하여, 휴대전화(1300) 내부의 표시정보 출력원(1000), 표시정보 처리회로(1002), 전원회로(1004), 화상 표시장치(1006) 및 타이밍 제너레이터(200)가 도시된다. 이 중, 표시정보 출력원(1000)은, 전술한 프레임 메모리 등, ROM(Read Only Memory)이나, RAM(Random Access Memory) 등의 메모리, 각종 디스크 등의 스토리지 유닛, 화상신호를 동조 출력하는 동조 회로 등, 조작 버튼(1302)의 입력 조작에 응답하여 표시 정보를 출력하기 위한 소정의 입력 처리를 실행하는 인터페이스 회로 등을 구비한다. 또한 타이밍 제너레이터(200)에 의해 생성되는 각종의 클록 신호에 의거하여 소정 포맷의 화상 데이터 신호 등의 표시 정보를 표시정보 처리회로(1002)에 공급한다. 다음에 표시정보 처리회로(1002)는, 로테이션 회로, 감마 보정회로 등의 주지한 각종 회로를 구비하고, 입력한 표시 정보의 처리를 실행하며, 그 화상 데이터DTA를 각종의 클록 신호 예를 들면 전술한GCLK, SSLK이나 스타트 신호GST, SST등의 제어신호와 함께, 화상 표시장치(1006)에 공급한다. 또한 전원회로(1004)는, 각 구성요소에 소정의 전원을 공급하는 것이다. Referring to FIG. 10B, the display
또, 전자 기기로서는, 특히 휴대 기기에 한정되지 않고 액정 텔레비젼이나, 비디오 테이프 레코더, 카 네비게이션 장치 등의 정보를 표시하는 여러가지의 표시장치에도 적용가능하다. In addition, the electronic device is not particularly limited to a portable device, and is applicable to various display devices for displaying information such as a liquid crystal television, a video tape recorder, a car navigation device, and the like.
본 발명을 상세하게 설명하여 도시했지만 이는 예시를 위한 것에 불과하므로 한정되지 않으며, 발명의 정신과 범위는 첨부한 청구범위에 의해서만 한정되는 것을 명백하게 이해할 수 있을 것이다.Although the present invention has been shown and described in detail, it is not intended to be limiting, because it is merely for the purpose of illustration, and the spirit and scope of the invention will be apparently limited only by the appended claims.
본 발명에 관한 구동회로, 화상 표시장치 및 휴대 기기는, 다수의 화상 데이터 공급 선의 각각이 서로 교차하지 않도록 배치되는 구성이기 때문에 화상 데이터 공급 선 끼리에 있어서의 교차 영역에 있어서 생기는 부유 용량을 저감하고, 고속 한 처리 및 저소비 전력화를 도모할 수 있다.The driving circuit, the image display apparatus, and the portable apparatus according to the present invention are arranged so that each of the plurality of image data supply lines do not cross each other, so as to reduce the stray capacitance generated in the cross region of the image data supply lines. Therefore, high speed processing and low power consumption can be achieved.
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