KR100714571B1 - Thin film capacitor embedded printed circuit board, and methods of manufacturing the same - Google Patents

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KR100714571B1 KR20050110398A KR20050110398A KR100714571B1 KR 100714571 B1 KR100714571 B1 KR 100714571B1 KR 20050110398 A KR20050110398 A KR 20050110398A KR 20050110398 A KR20050110398 A KR 20050110398A KR 100714571 B1 KR100714571 B1 KR 100714571B1
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문진석
손승현
이승은
정율교
정형미
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삼성전기주식회사
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Abstract

박막 커패시터 내장된 인쇄회로기판 및 그 제조방법이 제공된다. The thin-film capacitor built-in printed circuit board and a manufacturing method thereof are provided.
본 발명은, 그 양면에 소정의 패턴을 갖는 동박이 부착된 CCL(copper clad laminate); The present invention, the CCL (copper clad laminate) having a copper foil is attached to a predetermined pattern on both sides thereof; 상기 패턴화된 동박부착된 CCL의 적어도 일면에 형성된 상유전체막; Paraelectric total film formed on at least one surface of the patterned copper foil attached CCL; 및 상기 상유전체막상에 형성된 상부전극;을 포함하고, 상기 CCL은 상기 패턴화된 동박을 상호 연결하기 위해 도금된 관통홀(TH)을 가지며, 그리고 상기 패턴화된 동박과 상부전극은 각각 전원패드와 접지패드와 연결되도록 구성된 박막 커패시터 내장된 인쇄회로기판과, 상기 인쇄회로기판의 제조방법에 관한 것이다. And an upper electrode formed on the whole film the paraelectric; The CCL is a has a through hole (TH), and the patterned, each power supply pad foil and the upper electrode plated to interconnect the copper foil of the patterning, and including and a printed circuit board built in a thin film capacitor configured to be connected to the ground pad, the present invention relates to a method of manufacturing the printed circuit board.
박막 커페시터, 인쇄회로기판, 상유전체막, CCL Thin film capacitors, printed circuit board, a paraelectric entire film, CCL

Description

박막 커패시터 내장된 인쇄회로기판 및 그 제조방법{Thin film capacitor embedded Printed Circuit Board, and Methods of manufacturing the same} A thin film capacitor built-in printed circuit board and a method of manufacturing {Thin film capacitor embedded Printed Circuit Board, and Methods of manufacturing the same}

도 1은 종래의 커패시커 내장된 인쇄회로기판의 단면도이다. 1 is a cross-sectional view of a printed circuit board built in the conventional capacitor seeker.

도 2는 종래의 박막 커패시터의 단면도이다. Figure 2 is a cross-sectional view of a conventional thin-film capacitor.

도 3은 본 발명의 일실시예에 따른 박막커패시터 내장된 인쇄회로기판의 단면도이다. 3 is a cross-sectional view of a thin film printed circuit boards embedded capacitors in accordance with one embodiment of the present invention.

도 4는 본 발명의 다른 실시예에 따른 박막커패시터 내장된 인쇄회로기판의 단면도이다. 4 is a cross-sectional view of a thin film printed circuit substrate embedded capacitor according to another embodiment of the present invention.

도 5(ai)는 본 발명의 일실시예에 따른 박막커패시터 내장된 인쇄회로기판의 제조공정도이다. Figure 5 (ai) is a manufacturing process chart of a printed circuit board built in a thin film capacitor according to one embodiment of the present invention.

도 6(al)은 본 발명의 다른 실시예에 따른 박막커패시터 내장된 인쇄회로기판의 제조공정도이다. Figure 6 (al) is a manufacturing process chart of a thin film printed circuit substrate embedded capacitor according to another embodiment of the present invention.

도 7은 본 발명에 따라 제조된 박막 커패시터의 주파수에 대한 유전계수등과의 관계를 나타내는 그림이다. 7 is a figure showing a relationship between the dielectric constant etc. of the frequency of the thin-film capacitor made according to the present invention.

도 8은 본 발명에 따라 제조된 박막 커패시터의 DC bias에 대한 커패시턴스등관의 관계를 보여주는 그림이다. 8 is an illustration showing the relationship between the capacitance, such as tubes for the DC bias of the thin film capacitors manufactured in accordance with the present invention.

본 발명은 박막 커패시터 내장된 인쇄회로기판 및 그 제조방법에 관한 것으로, 보다 상세하게는 통상의 Build-up PCB 제조공정을 통하여 저온 상유전체막을 갖는 박막 커패시터 내장된 인쇄회로기판 및 그 제조방법에 관한 것이다. The present invention circuit thin-film capacitor built-in printed substrate, and relates to a method of manufacturing the same, more particularly, to a conventional Build-up PCB manufacturing thin-film capacitor built-in printing having through a process the entire film is low-temperature paraelectric circuit board and a method for manufacturing the will be.

전자 제품의 소형화 및 고기능화, 고주파화에 따라 최근 PCB에 실장되는 수동 소자를 PCB 내로 삽입하는 기술(Embedded Passive Device Technology)이 도입되고 있다. The electronics miniaturization and high function, a technique (Embedded Passive Device Technology) that inserts a passive element mounted on the PCB into a PCB in accordance with the recent high frequency have been introduced. 이러한 기술은 기판 표면적의 50%이상을 차지하는 수동소자(이중 50%이상이 커패시터임)를 Embedding함으로써 제품의 소형화, Design 자유도의 증대, 및 solder joint의 감소등을 통하여 제품의 신뢰성 향상과 noise 감소를 도모할 수 있으며, 아울러, 연결 경로가 짧아짐에 따라 inductance 감소효과등을 얻을 수 있다. This technique is the miniaturization of the product by Embedding a passive element (double being 50% or more, the capacitor), which accounts for more than 50% of the substrate surface area, Design increase in the degree of freedom, and improved reliability of the product through such reduction of the solder joint and the noise reducing It can be achieved, and, as well, as the connecting path shortened can be obtained, such as inductance reduction effect.

특히 decoupling capacitor의 경우, IC부근에 배치하여 전원공급 및 Switching에 의한 노이즈를 제거를 위해 사용되어 지고 있으며, 점차 IC chip의 고속화로 인해 더욱 높은 capacitance와 낮은 ESL(Equivalent series Inductance)를 요구하고 있다. In particular, the decoupling capacitor, and disposed in the vicinity of the IC and being used for removing the noise from the power supply and Switching, and because of the gradually to higher speed of the IC chip requires a higher capacitance and a lower ESL (Equivalent series Inductance).

SMD(Surface Mount Devices)의 경우 Inductance를 감소시킨 LICC(Low Inductance Chip Capacitor)등의 개발을 통해 ~300pH 정도로 인덕턴스를 낮추고 있다. For SMD (Surface Mount Devices) may lower the inductance so ~ 300pH through the development of such LICC (Low Inductance Chip Capacitor) with reduced Inductance.

따라서 Thin film embedded capacitor(EDC)에 대한 연구가 계속되고 있으며, 이러한 EDC의 얇은 막 두께로 인하여 높은 Capacitance와 낮은 ESL특성의 구현이 모색되고 있다. Therefore, there are studies on Thin film embedded capacitor (EDC) it continues, due to thin film thickness of the EDC has been sought to implement a high Capacitance and low ESL characteristics.

이러한 Embedded Decoupling Capacitor(이하 EDC)를 제조하는 방법의 일예로서 미국특허 US5,261,153에 기재된 발명을 들 수 있다. As an example of a method for manufacturing such an Embedded Decoupling Capacitor (hereinafter EDC) may be mentioned invention described in United States Patent US5,261,153. 이 방법에서는 도 1과 같이, 전도성 Cu foil 사이에 경화되지 않는 유전시트를 넣어 적층하여 Capacitive PCB를 제조함을 제시하고 있다. In this method, as shown in Figure 1, to put in stacking a dielectric sheet that is not cured between the conductive foil Cu it suggests the production of a Capacitive PCB. 그러나 이 경우 Capacitance Density는 0.077nF/cm 2 (0.5nF/in 2 )정도로 낮기 때문에 그 사용에 제약이 있다. However, in this case Capacitance Density it is limited in its use because 0.077nF / cm 2 (0.5nF / in 2) is low enough.

또다른 방법으로 강유전체를 이용하여 고온박막 embedded capacitor를 제조하는 미국 특허 US6,541,137에 기재된 발명을 들 수 있다. In addition to producing a high temperature embedded thin film capacitor using a ferroelectric in other ways there may be mentioned invention described in United States Patent US6,541,137. 상기 방법에서는 도 2와 같이, 고온열처리(400~800℃)로 인한 전도성층의 산화를 막기 위하여 Ni-P, Ni-Cr과 같은 barrier층을 이용함을 제시하고 있다 . The method, also presents a, utilizing a barrier layer, such as Ni-P, Ni-Cr in order to prevent oxidation of the conductive layer due to the high temperature heat treatment (400 ~ 800 ℃), such as 2.

또다른 방법으로는 Al, Ta, Nb등로 이루어진 하부금속층의 일부를 anodizing 방법을 통해 산화시켜 유전체층으로 사용하고, 그 유전체층 위에 전도성 폴리머 또는 유기 반도성 재료등으로 중간층을 형성하고, 그 위에 다시 전극금속을 형성하여 제조되는 Built-in embedded capacitor를 제시하고 있다. Alternatively, to form an intermediate layer with Al, Ta, Nb, etc. a portion of the lower metal layer made of oxidized through anodizing method using a dielectric layer, and a conductive polymer or an organic semiconductive over the dielectric material or the like, the electrodes again thereon It suggests a Built-in embedded capacitor is produced by forming a metal.

그러나 상술한 바와 같은, 박막 Embedded Capacitor의 경우 RCC 형태로 전극 위에 박막을 형성하고 열처리를 통해 결정화함으로써 유전율을 발현시킨 자재를 제 조한후, 이를 PCB 공정에 넣는 기술이 일반적이었다. However, the technique put them on the PCB after the process has been common for the above-mentioned, the thin film Embedded Capacitor viscous material that forms a thin film on the electrode to form RCC expressing dielectric constant, by crystallization through heat treatment claim. 그러나 이와 같은 자재들은 400~800℃정도의 고온에서 열처리함으로 인해 Resin을 포함한 PCB 상에 구현할 수 없을 뿐만 아니라, 전극부분의 산화, 수축/팽창으로 인한 정렬도의 문제, 별도 제조로 인한 관리 및 작업성 등 많은 문제점을 안고 있다. However, these materials are the 400 and by heat treatment at a high temperature of about 800 ℃ not only can not be implemented on a PCB, including Resin result, the problem of alignment is also caused by oxidation, shrinkage / expansion of the electrode portion, the management and operation due to the additional manufacturing It has many problems, such as sex. 아울러, 하부전극과의 접합 문제 등 공정성에 있어서도 해결해야 할 기술적인 문제점이 있다. In addition, there is also a technical problem to be solved in the joint problems fairness of the lower electrode.

따라서 본 발명은 상기 종래기술의 문제점을 해결하기 위하여 안출된 것으로서, 통상적인 PCB in-line 공정을 통하여 제조될 수 있는 상유전체막을 갖는 박막커패시터 내장된 인쇄회로기판을 제공함을 그 목적으로 한다. The invention therefore in a such, its purpose to provide a thin-film capacitor built-in printed circuit board having full paraelectric film, which may be prepared through a conventional in-line PCB process made in view of solving the problems of the prior art.

또한 본 발명은 상기 박막 커패시터 내장된 인쇄회로기판의 제조방법을 제공함을 그 목적으로 한다. In another aspect, the present invention provides a method of manufacturing the printed circuit board built in the thin-film capacitor as its object.

상기 목적을 달성하기 위한 본 발명은, The present invention for achieving the above object,

그 양면에 소정의 패턴을 갖는 동박이 부착된 CCL(copper clad laminate); (Copper clad laminate) CCL of the copper foil having a predetermined pattern on both sides thereof;

상기 패턴화된 동박부착된 CCL의 적어도 일면에 형성된 상유전체막; Paraelectric total film formed on at least one surface of the patterned copper foil attached CCL; And

상기 상유전체막상에 형성된 상부전극;을 포함하고, It includes, an upper electrode formed on the entire film paraelectric

상기 CCL은 상기 패턴화된 동박을 상호 연결하기 위해 도금된 관통홀(TH)을 가지며, 그리고 The CCL has a through hole (TH) plated to interconnect the copper foil with the patterning, and

상기 패턴화된 동박과 상부전극은 각각 전원패드와 접지패드와 연결되도록 구성된 박막 커패시터 내장된 인쇄회로기판에 관한 것이다. The patterned copper foils and the upper electrode is related to a printed circuit board built in a thin film capacitor configured to be connected to each power supply pad and the ground pad.

또한 본 발명은, In another aspect, the present invention,

그 양면에 소정의 패턴을 갖는 동박이 부착된 CCL(copper clad laminate); (Copper clad laminate) CCL of the copper foil having a predetermined pattern on both sides thereof;

상기 패턴화된 동박부착된 CCL의 양면에 형성된 절연층; Insulating layers formed on both surfaces of the copper foil attached to the patterned CCL;

상기 절연층중 적어도 하나에 형성된 하부전극; A lower electrode formed on at least one of the insulating layer;

상기 하부전극상에 형성된 상유전체막; Total paraelectric is formed on the lower electrode film; And

상기 상유전체막상에 형성된 상부전극;을 포함하고, It includes, an upper electrode formed on the entire film paraelectric

상기 CCL은 그 패턴화된 동박을 상호 연결하기 위해 도금된 관통홀(TH)을 가지며, The CCL has a plated through hole (TH) to interconnect the patterned copper foil,

상기 절연층에는, 상기 CCL의 동박과 상기 하부전극을 연결하는 도금된 BVH이 형성되어 있으며, 그리고 The insulating layer, and the plated BVH connecting the CCL of the copper foil and the lower electrode is formed, and

상기 하부전극과 상부전극은 각각 전원패드와 접지패드와 연결되도록 구성된 박막 커패시터 내장된 인쇄회로기판에 관한 것이다. The lower electrode and the upper electrode is directed to a thin film printed circuit substrate embedded capacitor configured to be connected to each power supply pad and the ground pad.

또한 본 발명은, In another aspect, the present invention,

그 양면에 동박이 적층된 CCL(copper clad laminate)의 소정 위치에 관통홀을 형성한후, 상기 관통홀을 도금하는 공정; On both sides thereof after the formation of the through-hole at a predetermined position of CCL (copper clad laminate) with a copper foil are laminated, a step of plating the through-holes;

상기 관통홀이 형성된 CCL의 적어도 일면에 저온 성막공정을 통하여 상유전체막을 형성하는 공정; The step of forming the entire membrane paraelectric through the low-temperature film-forming step to at least one surface of the CCL the through holes are formed;

상기 상유전체막이 형성된 적층체의 양면에 감광성 건식 필름(photo resist dry film)을 부착한후, 통상의 사진식각공정으로 상기 유전체막과 동박을 식각함으 로써 동일한 패턴을 갖는 하부전극 동박과 상유전체막을 형성하는 공정; The paraelectric after whole film is attached to the photosensitive dry film (photo resist dry film) on both sides of the formed laminate, a normal photolithography process to the dielectric film and the copper foil to the bottom with the same pattern as hameu etched electrode foil and the total film paraelectric a step of forming; And

상기 상유전체막상에 상부전극을 형성하는 공정;을 포함하는 박막커패시터 내장된 인쇄회로기판의 제조방법에 관한 것이다. A method of manufacturing a thin film printed circuit board including a built-in capacitor; paraelectric the step of forming an upper electrode on the entire film.

또한 본 발명은, In another aspect, the present invention,

그 양면에 동박이 적층된 CCL(copper clad laminate)의 소정 위치에 관통홀을 형성한후, 상기 관통홀을 도금하는 공정; On both sides thereof after the formation of the through-hole at a predetermined position of CCL (copper clad laminate) with a copper foil are laminated, a step of plating the through-holes;

상기 관통홀이 형성된 CCL의 양면에 감광성 건식 필름을 부착한후, 통상의 사진식각공정을 이용하여 상기 동박을 식각함으로써 소정 패턴을 갖는 동박을 형성하는 공정; A step of forming a copper foil having a predetermined pattern and then by attaching a photosensitive dry film on both surfaces of the CCL is the through-hole is formed, using conventional photolithography etching the copper foils;

상기 패턴화된 동박을 갖는 CCL의 양면에 절연층을 적층한후, 그 절연층 소정위치에 BVH를 형성하는 공정; After stacking the insulating layer on both surfaces of the CCL having the patterned copper foil, a step of forming the BVH in the insulating layer a predetermined position;

상기 BVH가 형성된 적층체의 양면을 무전해 및 전해동도금함으로써 금속전도층을 형성하는 공정; A step of forming a metal conductive layer by copper plating on both sides of the laminate is the BVH formed by electroless and electrolytic;

상기 형성된 금속전도층중 적어도 하나상에 저온 성막공정을 통하여 상유전체막을 형성하는 공정; The step of forming the entire membrane paraelectric through the low-temperature film-forming step, on at least one of the metal conductive layer is formed;

상기 상유전체막상에 감광성 건식 필름(photo resist dry film)을 부착하고, 이어, 통상의 사진식각공정을 이용하여 상기 유전체막 및 금속전도층을 식각함으로써 동일한 패턴을 갖는 금속전도층과 상유전체막을 형성하는 공정; The paraelectric attaching a photosensitive dry film (photo resist dry film) on the entire film and, after, a normal photolithography process to form all the metal conductive layer having the same pattern as that of the paraelectric film by etching the dielectric film and the metal conductive layer using a step of; And

상기 상유전체막상에 상부전극을 형성하는 공정;을 포함하는 박막커패시터 내장된 인쇄회로기판의 제조방법에 관한 것이다. A method of manufacturing a thin film printed circuit board including a built-in capacitor; paraelectric the step of forming an upper electrode on the entire film.

이하, 첨부도면을 참조하여 본 발명을 상세히 설명한다. With reference to the accompanying drawings the present invention will be described in detail.

도 3은 본 발명의 일실시예에 따른 박막커페시터 내장된 인쇄회로기판의 단면도이다. 3 is a cross-sectional view of a thin film printed circuit boards embedded capacitors in accordance with one embodiment of the present invention.

도 3에 나타난 바와 같이, 본 발명의 인쇄회로기판(100)은, 그 양면에 소정의 패턴을 갖는 동박(113a, 113b)이 부착된 CCL(copper clad laminate:110); As shown in Figure 3, the printed circuit board 100 of the present invention, copper foil having a predetermined pattern on both surfaces (113a, 113b) it is attached to a CCL (copper clad laminate: 110); 상기 동박부착된 CCL(110)의 적어도 일면상에 형성된 상유전체막(130); Total film 130 paraelectric formed on at least one side of the copper foil attached CCL (110); 및 상기 상유전체막(130)상에 형성된 상부전극(150);을 포함하여 구성되어 있다. And an upper electrode 150 formed over the entire film 130. The paraelectric; consists including.

또한 상기 CCL(110)은 상기 패턴화된 동박(113a, 113b)을 상호 연결하기 위한 도금된 관통홀(111a, 111b)을 가진다. Also have the CCL (110) is plated through hole (111a, 111b) for interconnecting a foil (113a, 113b) of the patterning.

그리고 상기 동박(111a)과 상부전극(150)은 각각 IC칩의 전원패드(190b)와 접지패드(190a)와 연결되도록 구성되어 있다. And it is configured to be connected to the copper foil (111a) and the upper electrode 150 is the power supply pad (190b) and the ground pad (190a) of the IC chip, respectively. 이와 같은 연결은 BVH나 TH등의 형성을 통하여 가능하며, 본 발명은 그 구체적인 방법에 제한되는 것은 아니다. This connection is possible through the formation of such BVH or TH, the invention is not limited to the specific method. 예컨대, 본 발명에서는 도 3과 같이, 상기 상부전극(150)상에 ABF 필름과 같은 고분자절연층(160a)을 적층한후 그 소정위치에 BVH(161a, 161b)를 형성한다. For example, one in the present invention as shown in Figure 3, the multilayer polymeric insulation layer (160a), such as ABF film on the upper electrode 150 after forming the BVH (161a, 161b) in the predetermined position. 이후, 무전해동도금, 건식필름 부착후 패턴형성, 전해동도금, 및 Flash etching의 순차적인 공정을 이용하여 상기 BVH를 도금하고 금속 전도층 패턴(170a)이 형성될 수 있다. Then, the electroless plating may be copper plating, using a sequential step after the dry film attached to the pattern formed, the electrolytic copper plating, etching and plating Flash and the metal conductive layer pattern (170a) forming the BVH. 또한 상기 전도층 패턴(170a)이 형성된 적층체의 양면에 다시 고분자 절연층(180a) 적층, BVH홀(181a, 181b)형성, 무전해동도금, 건식필름 부착후 패턴형성, 전해동도 금 및 flash etching등의 잘 알려진 연속적인 공정을 통하여 각 층간을 연결할 수 있다. In addition, the conductive layer pattern (170a) is isolated again the polymer on both sides of layer (180a) laminated, BVH-hole of the formed laminate (181a, 181b) formed on electroless copper plating, and then the dry film attached to the pattern formed, electrolytic copper plating and flash etching through a well-known continuous process such as may be connected to each layer.

즉, 본 발명에서는 상기 하부전극인 동박(113a)은 상기 순차적으로 도금된 BVH(161b)와 BVH(181b)를 통하여 상기 전원패드(190b)와 연결될 수 있으며, 상기 상부전극(150)은 각각 상기 순차적으로 도금된 BVH(161a)와 BVH(181a)를 통하여 상기 접지패드(190a)와 연결되도록 할 수 있다. That is, in the present invention, the lower electrode or a copper foil (113a) may be connected to the power supply pad (190b) through a BVH (161b) and BVH (181b), the plating with the sequence, the upper electrode 150 is the respective may be such that through a sequentially plated BVH (161a) and BVH (181a) connected to the ground pad (190a).

또한, 도 3과 같이, 상기 상유전체막(150)이 형성되지 않은 CCL(110)의 패턴화된 동박(113b)상에도, 고분자 절연층(160b) 적층, BVH(163) 형성, 전도성 패턴(170b)형성, 고분자 절연층(180b)적층, BVH(183)형성, 무전해도금, 전해도금등의 공정을 순차적으로 진행하여 상기 하부전극 동박을 IC칩의 입력전원패드(195)와 연결되도록 구성할 수 있다. In addition, as shown in Figure 3, the paraelectric entire film 150 also on the patterned copper foil (113b) of CCL (110) is not formed, the polymer insulation layer (160b) laminated, BVH (163) forming a conductive pattern ( 170b) configured to be connected to the forming, polymer insulating layer (180b) laminated, BVH (183) forming, electroless plating, electrolytic plating, etc. of the input power supply pad 195 of the lower electrode foil proceeds to step sequentially IC chip can do.

도 4는 본 발명의 다른 실시예에 따른 박막커페시터 내장된 인쇄회로기판의 단면도이다. 4 is a cross-sectional view of a printed circuit board built in the thin film capacitors according to another embodiment of the present invention. 도 4에 나타난 바와 같이, 본 발명의 인쇄회로기판(200)은, 그 양면에 소정의 패턴을 갖는 동박(211a, 211b)이 부착된 CCL(copper clad laminate:210); As shown in Figure 4, the printed circuit board 200 of the invention, a copper foil having a predetermined pattern on both surfaces (211a, 211b) is attached to a CCL (copper clad laminate: 210); 상기 동박부착된 CCL(210)의 양면에 형성된 절연층(230a, 230b); Insulating layers formed on both surfaces of the CCL (210) attached to the copper (230a, 230b); 상기 절연층(230a,230b)중 적어도 하나에 형성된 하부전극(250); The lower electrode 250 is formed on at least one of said insulating layer (230a, 230b); 상기 하부전극(250)상에 형성된 상유전체막(260); Total membrane 260 paraelectric is formed on the lower electrode 250; 및 상기 상유전체막(260)상에 형성된 상부전극(270);을 포함하여 구성된다. And an upper electrode 270 formed over the entire film 260. The paraelectric; is configured to include a.

또한 상기 CCL(210)은 상기 패턴화된 동박(211a, 211b)을 상호 연결하기 위 한 도금된 관통홀(211a, 211b)을 가진다. Also have the CCL (210) is a plated through hole (211a, 211b) in order to interconnect the copper (211a, 211b) of the patterning. 아울러, 상기 절연층(230a, 230b)에는, 상기 CCL(210)의 동박(213a, 213b)을 각각 상기 하부전극(250)이나 금속전도층(250")에 연결하는 도금된 BVH(231a, 231b)가 형성되어 있다. In addition, the insulating layer (230a, 230b), the said CCL (210), copper (213a, 213b) each plated BVH (231a, 231b connecting to the lower electrode 250 and the metal conductive layer (250 ") of the ) it is formed.

그리고 상기 하부전극(250)과 상부전극(270)은 각각 IC칩의 전원패드(290b)와 접지패드(290a)와 연결되도록 구성되어 있다. And the lower electrode 250 and upper electrode 270 are configured to be connected to the power supply pad (290b) and the ground pad (290a) of the IC chip, respectively. 이와 같은 연결은 BVH나 TH등의 형성을 통하여 가능하며, 본 발명은 그 구체적인 방법에 제한되는 것은 아니다. This connection is possible through the formation of such BVH or TH, the invention is not limited to the specific method. 예컨대, 본 발명에서는 도 4와 같이, 상기 상부전극(270)이 형성된 적층체의 양면에ABF 필름과 같은 고분자 절연층(280)을 적층한후 그 소정위치에 BVH(281a, 281b)를 형성한다. For example, the present as shown in FIG. 4, in the invention, the upper electrode was 270 stacked a polymer insulation layer 280, such as ABF film on both surfaces of the laminate is formed to form a BVH (281a, 281b) in the predetermined position . 이후, 무전해동도금, 건식필름 부착후 패턴형성, 전해동도금 및 flash etching등의 잘 알려진 연속적인 공정을 통하여 BVH를 도금하고 각 층간을 연결할 수 있다. Then, electroless plating of copper, BVH through a well-known continuous process after the dry film attached to the pattern formation, such as the electrolytic copper plating and flash etching, and can be connected to each of the interlayer.

즉, 본 발명에서는 상기 하부전극(250)은 상기 도금된 BVH(281b)를 통하여 전원패드(290b)와 연결될 수 있으며, 상기 상부전극(270)은 상기 도금된 BVH(281a)를 통하여 접지패드(290a)와 연결되도록 할 수 있다. That is, the ground pad in the present invention, the lower electrode 250 may be connected to the power supply pad (290b) through the BVH (281b) of the plating, the upper electrode 270 via the BVH (281a) of the plating ( It may be connected with 290a).

또한, 도 4와 같이, 전도성 패턴(250")이 형성된 CCL의 하방에도, 다시 고분자 절연층(280b)적층, BVH(283)형성, 무전해도금, D/F 부착후 패턴형성, 전해도금공정, 및 flash etching등을 순차적으로 진행하여 상기 하부전극 동박을 IC칩의 입력전원패드(295)와 연결되도록 구성할 수 있다. In addition, as shown in FIG. 4, the conductive pattern (250 ") in the lower part of the CCL is formed, again, the polymer insulation layer (280b) laminated, BVH (283) forming, electroless plating, D / F adhesion after pattern formation, the electrolytic plating process, the lower electrode foil proceeds to, and flash etching, etc. in sequence can be configured to be coupled to the input power supply pad 295 of the IC chip.

한편, 상술한 본 발명의 실시예에서, 상기 상유전체막(130,260)은 PVD(Physical Vapor Deposition)법으로 형성가능하며, 300℃이하(일반적으로는 200℃이하)의 저온에서 유전율을 갖는BiZnNb계 비정질 금속산화물로 조성됨이 바람직하며, 보다 바람직하게는 1.3<x<2.0, 0.8<y<1.5, 및 z< 1.6을 만족하는 Bi x Zn y Nb z O 7 금속산화물로 조성되는 것이다. On the other hand, in the embodiments of the present invention it described above, the paraelectric entire film (130 260) is BiZnNb system having a dielectric constant at a low temperature, and can be formed by PVD (Physical Vapor Deposition) method, the below 300 ℃ (generally not more than 200 ℃) and joseongdoem is preferably an amorphous metal oxide, and more preferably 1.3 <x <2.0, 0.8 < y <1.5, and z <Bi Zn x Nb y O z satisfying 1.6 7 will be the composition of a metal oxide. 또한 Bi 2 O 3 , ZnO, Nb 2 O 5 , PbO, CuO, TiO 2 등을 포함한 저온 유전체박막이나 ALD(Atomic Layer Deposition) 법에 의해 형성 가능한 Al 2 O 3 등의 박막도 사용가능하다. It is also possible to use also a thin film, such as Bi 2 O 3, ZnO, Nb 2 O 5, PbO, CuO, TiO 2 , such as a low temperature dielectric film or ALD (Atomic Layer Deposition) method on the available Al 2 O 3 formed by including.

보다 바람직하게는, 상기 상유전체막(130,260) 두께를 1㎛이하, 보다 바람직하게는 500nm이하로 제한하는 것이다. More preferably, and more preferably the entire paraelectric film (130 260) or less 1㎛ the thickness is limited to less than 500nm.

또한 상기 상부전극(150,270)은 Cu, Ni, Al, Pt, Ta 및 Ag로 이루어진 그룹중 선택된 1종이상의 금속으로 조성됨이 바람직하다. In addition, the upper electrode (150 270) is a metal joseongdoem on one selected from the group consisting of Cu, Ni, Al, Pt, Ta, and Ag are preferred.

다음으로, 본 발명의 박막 커패시터 내장된 인쇄회로기판의 제조공정을 설명한다. Next, the manufacturing process of a printed circuit board built in a thin film capacitor of the present invention.

도 5은 본 발명의 일실시예에 따른 박막 커패시터 내장된 인쇄회로기판의 제조공정도이다. 5 is a manufacturing process chart of a thin film printed circuit boards embedded capacitors in accordance with one embodiment of the present invention.

도 5(a)에 나타난 바와 같이, 본 발명에서는 먼저, 그 양면에 동박이 적층된 CCL(copper clad laminate:310)의 소정 위치에 관통홀(311a, 311b)을 형성한후, 상기 관통홀을 도금한다. As shown in Fig. 5 (a), in the present invention, first, CCL with copper foil is laminated on both surfaces: After forming a through hole (311a, 311b) at a predetermined position of the (copper clad laminate 310), the through-hole The plating. 이러한 관통홀을 통상의 기계적인 가공으로 가능하며 특정한 방법에 제한되는 것은 아니다. This allows for the through-holes by conventional machining, and not intended to be limited to a particular method. 이후, 상기 가공으로 형성된 관통홀(311a, 311b) 은 무전해동도금 및 전해동도금처리함으로써 도통될 수 있다. Then, the through-holes formed by the above processing (311a, 311b) it may be conductive by electroless copper plating and electrolytic copper plating treatment.

이어, 본 발명에서는 도 5(b)와 같이, 상기 관통홀(311a,311b)이 형성된 CCL(310)의 적어도 일면에 저온 성막공정을 통하여 상유전체막(330)을 형성한다. Then, in the present invention, as shown in Figure 5 (b), to form a total film 330 paraelectric through a low temperature deposition process on at least one surface of the CCL (310) is formed, the through holes (311a, 311b).

상기 상유전체막(330)은 sputtering등과 같은 PVD(Physical Vapor Deposition)법으로 형성가능하며, 300℃이하(일반적으로는 200℃이하)의 저온에서 유전율을 갖는BiZnNb계 비정질 금속산화물로 조성됨이 바람직하다. The paraelectric whole film 330 is joseongdoem preferably in PVD BiZnNb based amorphous metal oxide having a dielectric constant at a low temperature (Physical Vapor Deposition), and can be formed by law, below 300 ℃ (generally not more than 200 ℃) such as sputtering . 보다 바람직하게는 1.3<x<2.0, 0.8<y<1.5, 및 z< 1.6을 만족하는 Bi x Zn y Nb z O 7 금속산화물로 조성되는 것이다. More preferably 1.3 <x <2.0, 0.8 < y <1.5, and z <Bi Zn x Nb y O z satisfying 1.6 7 will be the composition of a metal oxide. 또한 본 발명에서는 Bi 2 O 3 , ZnO, Nb 2 O 5 , PbO, CuO, TiO 2 등을 포함한 저온 유전체박막이나 ALD(Atomic Layer Deposition) 법에 의해 형성 가능한 Al 2 O 3 등을 유전체막으로 이용할 수도 있다. In addition, in the present invention, used, and Bi 2 O 3, ZnO, Nb 2 O 5, PbO, CuO, the low-temperature dielectric thin film, including TiO 2, etc. or ALD (Atomic Layer Deposition) Available Al formed by the method 2 O 3 as a dielectric film may.

보다 바람직하게는, 상기 상유전체막(330) 두께를 1㎛이하, 보다 바람직하게는 500nm이하로 제한하는 것이다. More preferably, and more preferably the entire paraelectric film 330 below 1㎛ the thickness is limited to less than 500nm.

이어, 본 발명에서는 도 5(c)와 같이, 상기 상유전체막(330)이 형성된 적층체의 양면에 감광성 건식 필름(photo resist dry film:335)을 부착한후, 통상의 사진식각공정을 이용하여 상기 유전체막(330)과 동박을 식각함으로써 동일한 패턴을 갖는 하부전극 동박(313a)과 상유전체막(330)을 형성한다. Then, in the present invention, Fig. 5 (c) and the like, the paraelectric photosensitive dry film on both sides of the film 330 is formed laminate: After attaching the (photo resist dry film 335), using an ordinary photolithography process to form a lower electrode foil (313a) and paraelectric entire film 330 having the same pattern by etching the dielectric film 330 and the copper foil.

이때, CCL(310)의 하방에도 건식필름(335)를 부착한후, 노광, 현상하고, 에 칭함으로써 소정 패턴을 갖는 동박(313b)을 형성할 수 있다. At this time, it is then attached to the lower side of CCL (310), the dry film 335, referred to by the exposure and development, and capable of forming a copper foil (313b) having a predetermined pattern.

그리고 소정의 패턴을 갖는 상유전체막 및/또는 동박을 형성한후 상기 미식각된 부분의 건식필름(335)을 제거한다. And after forming the paraelectric total film and / or a copper foil having a predetermined pattern to remove the dry film 335 of the American the parts.

다음으로, 본 발명에서는 상기 상유전체막(330)상에 상부전극(350)을 형성한다. Next, in the present invention, forming the upper electrode 350 over the entire film 330. The paraelectric.

바람직하게는, 먼저, 도 5(d)와 같이, 상기 상유전체막(330)이 형성된 적층체의 표면에 건식필름을 재부착한후, 상기 상유전체막(330)이 식각된 부분(A) 및 이에 인접하는 상유전체막상의 일부에 건식필름 패턴(340)이 형성되도록 상기 재적층된 건식필름을 노광, 현상한다. Preferably, the first, Fig. 5 (d) and the like, the paraelectric the whole film 330 is then reattached to a dry film, the total film 330. The paraelectric etching the surface of the formed laminate portion (A) and thus it is exposed, developing the register roll the dry film layer such that the dry film pattern portion 340 on the paraelectric film is formed adjacent whole. 이와 같이, 상기 상유전체막(330)이 식각된 부분(A) 뿐만 아니라 이에 인접하는 상유전체막(330)의 일부에 까지 건식필름 패턴(340)을 형성하는 이유는 상기 형성된 하부전극인 동박(313a)보다 이후 형성되는 상부전극(350)의 크기를 보다 작게 하기 위함이다. In this way, the paraelectric the lower electrode or a copper foil formed in the entire film 330. The reason for forming the part of the dry film pattern 340 to the paraelectric entire film (330) adjacent thereto as well as the part (A) of the etching ( 313a) it is to be smaller than the size of the upper electrode 350 to be formed later than. 이렇게 상부전극(350)의 크기를 작게 함으로써, 후속하는 공정에서 BVH을 형성할 수 있는 공간이 주어질 뿐만 아니라 leak current특성을 개선시킬 수 있다. This can be by reducing the size of the upper electrode 350, not only is capable of forming a BVH in the subsequent process, the space is given to improve the leak current characteristics.

이어, 도 5(e)와 같이, 상기 건식필름 패턴(337)이 형성되지 않은 상유전체막(330)상에 상부전극(350)을 형성한후, 상기 건식 필름을 제거함으로써 소정의 패턴을 갖는 상부전극(50)을 형성할 수 있다. Next, FIG. 5, such as (e), the dry film pattern 337 is after the formation of the upper electrode 350 on the entire film 330 paraelectric not formed, by removing the dry film having a predetermined pattern it is possible to form the upper electrode 50.

이때, 본 발명에서는 상기 상부전극(350)을 형성하는 구체적인 방법에 제한되는 것은 아니다. At this time, in the present invention it is not limited to a specific method of forming the upper electrode 350. 예컨대, 건식필름 패턴이 형성된 상유전체막(330)에 sputtering 법, 증발법과 같은 통상의 PVD법이나 프린팅법등을 이용하여 상부전극을 형성할 수 있다. For example, it is possible to form the upper electrode by using a sputtering method, a conventional PVD method or a printing method and the evaporation of beopdeung paraelectric whole film 330 is dry film pattern is formed. 또한 무전해도금후 전해도금하는 방식을 이용할 수도 있으며, 무전해도금후 PVD법등을 적용하여 상부전극을 형성할 수 있다. In addition, electroless plating can also be used the way that electrolytic plating Hereafter, electroless plating can form an upper electrode by applying a PVD beopdeung henceforth.

본 발명에서 상기 상부전극(350)은 Cu, Ni, Al, Pt, Ta 및 Ag로 이루어진 그룹중 선택된 1종이상의 금속으로 조성됨이 바람직하다. The upper electrode 350 in the present invention is joseongdoem are preferred as the metal on one selected from the group consisting of Cu, Ni, Al, Pt, Ta, and Ag.

다음으로, 본 발명에서는 도 5(f)와 같이, 상기와 같이 마련된 적층체의 양면에 ABF 필름과 같은 고분자 절연층(360a, 360b))을 적층한후 그 소정위치에 BVH(361a, 361b 및 363)를 형성할 수 있다. Next, as in the Figure 5, the invention (f), and then laminating a polymer dielectric layer (360a, 360b)), such as ABF film on both surfaces of the laminate prepared as described above to the predetermined position BVH (361a, 361b, and 363) can be formed. 이러한 BVH는 통상의 CO 2 레이저를 이용하여 가공할 수 있다. The BVH may be processed using a conventional CO 2 laser.

이후, 도 5(g)와 같이, 상기 BVH을 갖는 절연층이 적층된 적층체의 양면을 무전해동도금, 건식필름 부착후 패턴형성, 전해동도금 및 Flash etching공정을 통하여 상기 절연층(360a, 360b)상에 금속전도층 패턴(370a, 370b)를 형성할 수 있다. Next, FIG. 5 (g) and the like, the BVH plating the both surfaces of the laminate insulating layer is laminated with a copper plating, and then the dry film attached to the pattern formed, the electrolytic insulating through copper plating, and Flash etching process layer (360a, 360b ) it can be formed on the metal conductive layer pattern (370a, 370b). 한편 상기 BVH는 이러한 무전해 및 전해도금으로 도통된다. In the BVH is conductive to plating to such an electroless and electrolytic.

그리고, 도 5(h)와 같이, 다시 상기 금속전도층 패턴(370a, 370b)이 형성된 적층체의 양면에 고분자 절연층(380a, 380b) 적층, BVH(381a, 381b 및 383) 형성, 무전해동도금, D/F 부착후 패턴형성, 전해동도금 및 flash etching등의 공정을 통하여 도 5(i)와 같은 인쇄회로기판(300)이 제조할 수 있다. And, Fig. 5 (h) and as, again, the metal conductive layer pattern (370a, 370b) the polymer insulation on both sides of the formed laminate layer (380a, 380b) stacked, BVH (381a, 381b, and 383) formed in electroless copper, a 5 printed circuit board 300, such as (i) can be produced through a process such as D / F adhesion after pattern formation, the electrolytic copper plating and flash etching. 한편, 도 5(i)에서 도 면부호 390a는 접지패드, 390b는 전원패드를 나타내며, 395는 입력전원패드를 나타낸다. On the other hand, if the reference numeral 390a in FIG. FIG. 5 (i) is a ground pad, 390b represents a power supply pad, 395 denotes the input power supply pad.

한편, 도 6은 본 발명의 다른 실시예에 따른 박막 커패시터 내장된 인쇄회로기판의 제조공정도이다. On the other hand, Figure 6 is a manufacturing process chart of a thin film printed circuit substrate embedded capacitor according to another embodiment of the present invention.

도 6(a)에 나타난 바와 같이, 본 발명에서는 먼저, 그 양면에 동박이 적층된 CCL(copper clad laminate:410)의 소정 위치에 관통홀(411a, 411b)를 형성한후, 상기 관통홀을 도금한다. As shown in Fig. 6 (a), in the present invention, first, CCL with copper foil is laminated on both surfaces: After forming a through-hole (411a, 411b) at a predetermined position of the (copper clad laminate 410), the through-hole The plating. 이러한 관통홀을 통상의 기계적인 가공으로 가능하며 특정한 방법에 제한되는 것은 아니다. This allows for the through-holes by conventional machining, and not intended to be limited to a particular method. 이후, 상기 가공으로 형성된 관통홀(411a, 411b)은 통상 무전해동도금 및 전해동도금을 통하여 도통될 수 있다. Then, the through-holes (411a, 411b) formed in the process may be conduction through the conventional electroless copper plating and electrolytic copper plating.

이어, 도 6(b)와 같이, 상기 관통홀이 형성된 CCL(410)의 양면에 감광성 건식 필름(420)을 부착한후, 통상의 사진식각공정을 이용하여 상기 동박을 식각함으로써 도 6(c)와 같이, 소정 패턴을 갖는 동박(413a, 413b)을 형성한다. Next, FIG. 6 (b) as described above, after attaching a photosensitive dry film 420 on both surfaces of the CCL (410), wherein the through hole is formed, FIG. 6, by using a conventional photo etching process etching the copper foil (c ) and the like, to form a copper (413a, 413b) having a predetermined pattern.

그리고 도 6(d)와 같이, 상기 패턴화된 동박(413a, 413b)을 갖는 CCL(410)의 양면에 ABF 필름과 같은 고분자절연필름과 같은 고분자 절연층(430a, 430b)을 적층한후, 그 절연층 소정위치에 BVH(431a,431b)를 형성한다. And after laminating, as shown in FIG. 6 (d), the patterned copper foil (413a, 413b) on both sides to a polymer insulation layer (430a, 430b), such as the polymer insulating film, such as ABF film of CCL (410) having, in that the insulating layer a predetermined position to form the BVH (431a, 431b). 이러한 BVH는 통상의 CO 2 레이저를 이용하여 가공할 수 있다. The BVH may be processed using a conventional CO 2 laser.

다음으로, 도 6(e)와 같이, 상기 절연층(430a,430b)이 적층된 CCL(410)의 양면을 예컨대 무전해동도금한후, 전해동도금함으로써 상기 절연층상에 금속전도층(450, 450")을 형성할 수 있다. 한편 이러한 도금으로 상기 형성된 BVH(431a,431b)는 도통된다. Next, Fig. 6 (e) and the like, the insulating layer (430a, 430b) is one example, electroless copper plating on both sides of the laminated CCL (410) and then, delivered by copper plating to the insulating layer and the metal conductive layer (450, 450 ") can be formed. the BVH (431a, 431b) formed by the plating of these are conductive.

본 발명에서는 상기 형성된 금속전도층중 적어도 하나를 박막 커패시터의 하부전극(450)으로 이용한다. In the present invention utilizes at least one of a metal conductive layer formed above the lower electrode 450 of the thin-film capacitor.

이어, 본 발명에서는 도 6(f)와 같이, 상기 하부전극상(450)에 저온 성막공정을 통하여 상유전체막(460)을 형성한다. Next, the present as shown in Fig. 6 (f) invention, to form a total film 460 paraelectric through the low-temperature film-forming step on the lower electrode a 450.

상기 상유전체막(460)은 sputtering등과 같은 PVD(Physical Vapor Deposition)법으로 형성가능하며, 300℃이하(일반적으로는 200℃이하)의 저온에서 유전율을 갖는BiZnNb계 비정질 금속산화물로 조성됨이 바람직하다. The paraelectric whole film 460 is joseongdoem preferably in PVD BiZnNb based amorphous metal oxide having a dielectric constant at a low temperature (Physical Vapor Deposition), and can be formed by law, below 300 ℃ (generally not more than 200 ℃) such as sputtering . 보다 바람직하게는 1.3<x<2.0, 0.8<y<1.5, 및 z< 1.6을 만족하는 Bi x Zn y Nb z O 7 금속산화물로 조성되는 것이다. More preferably 1.3 <x <2.0, 0.8 < y <1.5, and z <Bi Zn x Nb y O z satisfying 1.6 7 will be the composition of a metal oxide. 또한 본 발명에서는 Bi 2 O 3 , ZnO, Nb 2 O 5 , PbO, CuO, TiO 2 등을 포함한 저온 유전체박막이나 ALD(Atomic Layer Deposition) 법에 의해 형성 가능한 Al 2 O 3 등을 유전체막으로 이용할 수도 있다. In addition, in the present invention, used, and Bi 2 O 3, ZnO, Nb 2 O 5, PbO, CuO, the low-temperature dielectric thin film, including TiO 2, etc. or ALD (Atomic Layer Deposition) Available Al formed by the method 2 O 3 as a dielectric film may.

보다 바람직하게는, 상기 상유전체막(460)의 두께를 1㎛이하, 보다 바람직하게는 500nm이하로 제한하는 것이다. More preferably, more preferably less than the paraelectric 1㎛ the thickness of the film 460, is limited to less than 500nm.

다음으로, 도 6(g)와 같이, 상기 상유전체막(460)이 형성된 적층체의 양면에 감광성 건식 필름(photo resist dry film:462)을 부착한후, 통상의 사진식각공정을 이용하여 상기 유전체막(460)과 하부전극(450)을 식각한후, 그 미시각된 부분의 건식필름(462)을 제거한다. Next, as shown in Fig. 6 (g), the paraelectric photosensitive dry film on both sides of the film 460 is formed laminate: After attaching the (photo resist dry film 462), using conventional photolithography process wherein after etching the dielectric film 460 and the lower electrode 450, removes the non-visual dry film 462 of the part. 이에 따라, 도 6(h)와 같이, 동일한 패턴을 갖는 하부전극(450)과 상유전체막(460)을 형성할 수 있다. Accordingly, it is possible to form the Fig. 6 (h) and the like, the lower electrode having the same pattern (450) and the entire film paraelectric 460.

이후, 본 발명에서는 상기 상유전체막(460)상에 무전해도금으로 상부전극(470)을 형성한다. Since, in the present invention, electroless plating on the entire film 460. The paraelectric to form an upper electrode 470 of gold.

바람직하게는, 먼저,상기 상유전체막(460)이 형성된 적층체의 표면에 건식필름를 재부착하고, 이어, 도 6(i)와 같이, 상기 상유전체막(460)이 식각된 부분(A) 및 이에 인접하는 상유전체막상의 일부에 건식필름 패턴(465)이 형성되도록 상기 재적층된 건식필름을 노광, 현상한다. Preferably, the first, the paraelectric entire film 460. The reattachment dry pilreumreul the surface, followed by, as shown in Fig. 6 (i), the paraelectric whole film 460 is etched portion of the laminate is formed, (A) and thus it is exposed, developing the register roll the dry film layer such that a portion of the total paraelectric film adjacent a dry film pattern 465 is formed. 이와 같이, 상기 상유전체막(460)이 식각된 부분(A) 뿐만 아니라 이에 인접하는 상유전체막(460)의 일부에 까지 건식필름 패턴(465)을 형성하는 이유는 상술한 바와 같다. Thus, the reason for forming the dry film pattern portion 465 to the entire of the paraelectric film 460 in which the paraelectric film as well as the entire 460 is etched portion (A) adjacent thereto are as defined above.

이어, 도 6(j)와 같이, 상기 건식필름 패턴(465)이 형성되지 않은 상유전체막(460)상에 상부전극(470)을 형성한다. Next, to form the upper electrode 470 in the Figure 6 as shown in (j), the dry film pattern 465 is not full paraelectric film 460 is formed.

이때, 본 발명에서는 상기 상부전극(470)을 형성하는 구체적인 방법에 제한되는 것은 아니다. At this time, in the present invention it is not limited to a specific method of forming the upper electrode 470. 예컨대, 건식필름 패턴이 형성된 상유전체막(460)에 sputtering법, 증발법과 같은 통상의 PVD법이나 프린팅법등을 이용하여 상부전극을 형성할 수 있다. For example, it is possible to form the upper electrode by using a sputtering method, a conventional PVD method or a printing method and the evaporation of beopdeung paraelectric entire film 460. The dry film pattern is formed. 또한 무전해도금후 전해도금하는 방식을 이용할 수도 있으며, 무전해도금후 PVD법등을 적용하여 상부전극을 형성할 수 있다. In addition, electroless plating can also be used the way that electrolytic plating Hereafter, electroless plating can form an upper electrode by applying a PVD beopdeung henceforth.

본 발명에서 상기 상부전극(470)은 Cu, Ni, Al, Pt, Ta 및 Ag로 이루어진 그룹중 선택된 1종이상의 금속으로 조성됨이 바람직하다. The upper electrode 470 in the present invention is joseongdoem are preferred as the metal on one selected from the group consisting of Cu, Ni, Al, Pt, Ta, and Ag.

후속하여, 본 발명에서는 도 6(k)와 같이, 상기와 같이 마련된 적층체의 양면에 ABF 필름과 같은 고분자 절연층(480a, 480b)을 적층한후 그 소정위치에 BVH(481a, 481b 및 483)를 형성할 수 있다. Subsequently, in the present invention, Fig. 6 (k) and the like, insulating polymer, such as ABF film on both surfaces of the laminate prepared as described above, layer (480a, 480b) for a laminated after BVH (481a, 481b, and 483 in the predetermined position ) it can be formed. 이러한 BVH는 통상의 CO 2 레이저를 이용하여 가공할 수 있다. The BVH may be processed using a conventional CO 2 laser.

이후, 도 6(l)와 같이, 상기 적층체의 양면을 무전해동도금, D/F부착후 패턴형성, 전해동도금 및 flash etching등의 공정을 통하여 최종 인쇄회로기판(400)을 제조할 수 있다. Then, the can be produced also 6 (l) and the like, both sides of electroless copper plating, D / F adhesion after pattern formation of the laminate, electrolytic copper plating, and the final printed circuit board 400 through a process such as a flash etching . 이러한 순차적인 공정을 통하여, 상기 BVH는 도통되며, 상기 절연층(480a,480b)상에 금속전도층 패턴이 형성된다. Through these sequential processes, the BVH-conductive and is, on the insulating layer (480a, 480b) of metal conductive layer pattern it is formed. 한편, 도 6(k)에서 도면부호 490a는 접지패드, 490b는 전원패드를 나타내며, 495는 입력전원패드를 나타낸다. On the other hand, the reference numeral 490a in Fig. 6 (k) is a ground pad, 490b represents a power supply pad, 495 denotes the input power supply pad.

상술한 제조공정을 통하여, 본 발명의 박막 커패시터를 구성하는 하부전극과 상부전극 각각은 일실시예를 통하여 제시된 BVH의 형성을 통하여 각종 IC칩에 부착되는 전원패드와 접지패드에 효과적으로 연결 구성될 수 있으므로, decoupling특성이 우수한 박막 커패시터의 구현이 가능하다. Through the manufacturing process described above, each lower electrode and the upper electrode constituting the thin-film capacitor of the present invention is one embodiment a through set forth can be through the formation of BVH operatively connected configuration to the power pad and the ground pad to be attached to various types of IC chips since, the decoupling features can be of excellent thin-film capacitor implementation.

이하, 본 발명을 실시예를 통하여 상세히 설명하나, 이는 단순한 일실시예로서 본 발명은 이에 제한되는 것은 아니다. Hereinafter, a description in detail of the present invention through the embodiments, this is not the present invention By way of a simple example is limited.

(실시예 ) (Example)

CCL 기판상에 mechanical drill을 통하여 관통 비아를 형성한후, 이를 무전해 및 전해동도금하여 Cu 2㎛ 금속 전극층을 형성하였다. After forming a through via through a mechanical drill in the CCL substrate by electroless plating and electrolytic copper plating them to form a metal electrode layer 2㎛ Cu. 이어, 상기 금속 전극층이 형성된 CCL 상에 도 5(a)와 같이, Bi 1 .5 Zn 1 .0 Nb 1 .5 O 7 조성의 두께 300nm의 상유전체막을 sputtering법으로 형성하였다. Was then formed in such as 5 (a) even in the CCL the metal electrode layer, Bi Zn 1 .5 1 .5 1 .0 Nb O 7 composition sputtering method Full paraelectric film having a thickness of 300nm. 이 때 그 증착온도는 25℃였으며, 분위기가스조성은 Ar:O 2 의 비를 4:1로 하였다. This time was that the deposition temperature is 25 ℃, the atmospheric gas composition is Ar: was set to 1: the ratio of the O 2 4.

이어, 도 5(b)와 같이, 유전막 증착 후 일반적인 PCB 공정에 따라 D/F(건식필름)을 붙이고 사진 식각 공정을 통해 패턴닝하였다. Next, as shown in Figure 5 (b), after the dielectric layer deposition denoted D / F (dry film) according to the general PCB process was patterning through a photolithography process. 그리고 도 5(c)와 같이 패턴닝한 후 D/F를 제거한 후 다시 D/F를 형성한 후 1㎛두께의 상부전극을 형성하였다. And after forming the FIG. 5 (c) a patterned, such as after remove the D / F D / F again to form an upper electrode of 1㎛ thickness. 이후, 도 5(e)와 같이 일반적인 Flip chip BGA 공정에 따라 절연 필름(ABF)을 적층하고 Laser를 이용하여 BVH(Blind Via hole)을 형성하였다. Then, the BVH (Blind Via hole) was formed by laminating an insulating film and using a Laser (ABF) in accordance with the general Flip chip BGA process as shown in Fig. 5 (e). 이 때 전극 및 유전막이 얇기 때문에 바람직하게는 CO 2 Laser를 사용하였다. Preferably this time the thin electrode and the dielectric film was used as a CO 2 Laser. CO 2 Laser는 파장이 길어 금속에 미치는 영향이 작기 때문에 가공하기가 용이하다. CO 2 Laser is easy to process is smaller the longer the wavelength Effects of metal.

그리고 도 5(g)와 같이 일반적인 Flip chip BGA 공정에 따라 무전해 도금 후 D/F을 적층하고 사진 식각 공정을 통해 패터닝한 후 전해도금을 실시하였다. And it was subjected to electrolytic plating and then laminating the D / F and then electroless plating according to the general Flip chip BGA process as shown in Fig. 5 (g), and is patterned through a photolithography process. 전해도금후 D/F을 제거한 후 Flash etching을 통해 무전해도금 층을 제거함으로써 완성 된 전극 패턴을 형성하였다. Electroplating solution to form the electrode patterns completed by removing the electroless plating layer by etching after removing the Flash henceforth D / F. 이 후 공정은 일반적인 Flip chip BGA 공정에 준한다. After this process is subject to the general Flip chip BGA process.

위와 같은 방법으로 유전막을 제조한 후 Impedance Analyzer를 이용하여 전기적 특성을 평가한 결과를 도 7과 도 8에 나타내었다. After producing a dielectric film in the same manner as above was shown in Figure 7 and Figure 8, the results of evaluation of the electric characteristics by using the Impedance Analyzer. 도 7은 CCL 기판상에 Bi 1.5 Zn 1 Nb 1.5 유전 박막을 형성한 후, sputtering 을 통하여 상부 전극을 형성하여 측정한 전기적 특성을 나타내는 그래프이다. Figure 7 is a graph showing the electrical properties measured by forming the upper electrode through, sputtering after the formation of the Bi 1 1.5 Zn 1.5 Nb dielectric thin film on the CCL substrate. BZN의 성막은 상온에서 이루어졌으므로 결정화되지 않은 비정질 상태로 분석되었다. BZN film formation of the amorphous state was analyzed by non-crystallization was placed at room temperature. 이러한 비정질 상태에서 유전율 50이상, 손실이 0.01이하의 우수한 특성을 구현하는 것을 확인할 수 있으며, 따라서 이러한 BZN 재료를 이용함으로써 상온에서 유전막 형성 공정이 가능하게 되고 PCB in-line 공정 적용이 가능하게 됨을 알 수 있다. The dielectric constant in such an amorphous state 50% or more, and loss is found that the implementation of the excellent properties of 0.01 or less, and thus by using such BZN material and enables the dielectric film formation step at room temperature seen that enables the PCB in-line process applications can.

한편 도 8은 DC-bias 변화에 따른 BZN 의 유전율 변화를 나타내는 것이며 이는 일반적으로 이용하는 강유전체와 다르게, 상유전체 재료로서 전류변화에 따른 유전율 변화가 나타나지 않음을 확인할 수 있다. In Figure 8 would represent the dielectric constant BZN changes in accordance with the DC-bias, which change differently with a ferroelectric generally used, it is possible to check a paraelectric material as a whole, the dielectric constant changes according to the change in current does not appear.

상술한 바와 같이, 본 발명은 바람직한 실시예를 통하여 상세히 설명되었지만, 본 발명은 이러한 실시예의 내용에 제한되는 것은 아니다. As described above, the present invention has been described in detail through the preferred embodiments, the invention is not limited to such an example information. 본원이 속하는 기술분야에서 통상의 지식을 가진 자라면, 비록 실시예에 제시되지 않았지만 첨부된 청구항의 기재범위내에서 다양한 본원발명에 대한 모조나 개량이 가능하며, 이들 모두 본원발명의 기술적 범위에 속함은 너무나 자명하다 할 것이다. Those of skilled in the art of the present application, although embodiments have not been shown in Examples can be artificial or improved for a variety of the present invention in the described range of the appended claims, and all of them belong to the technical scope of the present invention It would be too obvious.

상술한 바와 같이, 본 발명은 저온 상유전체막을 갖는 박막 커패시터를 통상의 PCB in-line공정을 통하여 형성함으로써 decoupling특성이 우수한 박막 커패시터 내장된 인쇄회로기판의 제조함에 유용한 효과가 있다. As described above, the present invention has the beneficial effects of the production of thin films by forming a capacitor through a conventional PCB in-line process is excellent in thin film properties decoupling a printed circuit board having embedded capacitors entire film is a low temperature paraelectric. 또한 종래 고온열처리를 요하는 공정 대비 우수한 생산성을 확보할 수 있다. Also it can ensure good productivity compared to conventional processes that require high temperature heat treatment.

Claims (37)

  1. 그 양면에 소정의 패턴을 갖는 동박이 부착된 CCL(copper clad laminate); (Copper clad laminate) CCL of the copper foil having a predetermined pattern on both sides thereof;
    상기 패턴화된 동박부착된 CCL의 적어도 일면에 형성된 저온 상유전체막; Low temperature paraelectric entire film formed on at least one side of the copper foil attached to the patterned CCL; And
    상기 저온 상유전체막상에 형성된 상부전극;을 포함하고, It includes, an upper electrode formed on the whole film the low temperature paraelectric
    상기 CCL은 상기 패턴화된 동박을 상호 연결하기 위해 도금된 관통홀(TH)을 가지며, 그리고 The CCL has a through hole (TH) plated to interconnect the copper foil with the patterning, and
    상기 패턴화된 동박과 상부전극은 각각 전원패드와 접지패드와 연결되도록 구성된 박막 커패시터 내장된 인쇄회로기판. The patterned copper foils and the upper electrode is a printed circuit board built in a thin film capacitor configured to be connected to each power supply pad and the ground pad.
  2. 제 1항에 있어서, 상기 저온 상유전체막은 BiZnNb계 비정질 금속산화물로 조성됨을 특징으로 하는 박막 커패시터 내장된 인쇄회로기판. The method of claim 1, wherein the low-temperature paraelectric entire film BiZnNb based amorphous thin film printed circuit substrate embedded capacitor, characterized by joseongdoem a metal oxide.
  3. 제 1항 또는 2항에 있어서, 상기 저온 상유전체막은, 1.3<x<2.0, 0.8<y<1.5, 및 z< 1.6을 만족하는 Bi x Zn y Nb z O 7 금속산화물로 조성됨을 특징으로 하는 박막 커패시터 내장된 인쇄회로기판. According to claim 1 or 2, wherein the low-temperature paraelectric entire film, 1.3 <x <2.0, 0.8 <y <1.5, and z <featuring joseongdoem by Bi x Zn y Nb z O 7 metal oxide satisfying 1.6 a thin film printed circuit substrate embedded capacitor.
  4. 제 1항에 있어서, 상기 저온 상유전체막은 ALD(Atomic Layer Deposition)법으로 형성된 Al 2 O 3 박막임을 특징으로 하는 박막 커패시터 내장된 인쇄회로기판. The method of claim 1, wherein the low-temperature paraelectric entire film ALD (Atomic Layer Deposition) method Al 2 O 3 thin films printed circuit board characterized in that the built-in capacitor is formed by.
  5. 제 1항에 있어서, 상기 저온 상유전체막의 두께가 1㎛이하임을 특징으로 하는 박막 커패시터 내장된 인쇄회로기판. The method of claim 1, wherein the thin film printed circuit substrate embedded capacitor, characterized in that the total film thickness of the low-temperature paraelectric 1㎛ below.
  6. 제 1항에 있어서, 상기 관통홀은 Cu 무전해 및 전해도금된 것임을 특징으로 하는 박막 커패시터 내장된 인쇄회로기판. The method of claim 1 wherein the printed circuit board built in a thin film capacitor according to claim wherein the through hole is Cu electroless and electrolytic plating that.
  7. 제 1항에 있어서, 상기 상부전극은 Cu, Ni, Al, Pt, Ta 및 Ag로 이루어진 그룹중 선택된 1종이상의 금속으로 조성됨을 특징으로 하는 박막 커패시터 내장된 인쇄회로기판. The method, the upper electrode is Cu, Ni, Al, Pt, Ta, and a thin film printed circuit boards embedded capacitors which is characterized by the metal on the joseongdoem one member selected from the group consisting of Ag to one of the preceding claims.
  8. 제 1항에 있어서, 상기 인쇄회로기판은, The method of claim 1, wherein the printed circuit board,
    상기 상부전극이 형성된 적층체의 양면에 형성된 고분자 절연층; Polymeric insulating layer formed on both surfaces of the laminated body is the upper electrode is formed;
    상기 고분자 절연층상에 형성된 금속전도층 패턴; The polymer insulated metal layer formed on the conductive layer pattern; And
    상기 전도층 패턴상에 형성된 고분자 절연층을 추가로 포함하고, Further comprising a polymeric insulating layer formed on the conductive layer pattern
    상기 패턴화된 동박과 상부전극을 각각 전원패드와 접지패드와 연결하도록 상기 고분자 절연층 소정의 위치에 무전해 및 전해동도금된 BVH가 형성되어 있음을 특징으로 하는 박막 커패시터 내장된 인쇄회로기판. The patterned copper foils and electroless plating in a predetermined position of the polymer insulating layer so as to connect the upper electrode and the respective power supply pads and the ground pads and delivered a thin film of a printed circuit board built in the capacitor, characterized in that the copper plating is formed BVH.
  9. 그 양면에 소정의 패턴을 갖는 동박이 부착된 CCL(copper clad laminate); (Copper clad laminate) CCL of the copper foil having a predetermined pattern on both sides thereof;
    상기 동박부착된 CCL의 양면에 형성된 절연층; Insulating layers formed on both surfaces of the copper foil attached CCL;
    상기 절연층중 적어도 하나에 형성된 하부전극; A lower electrode formed on at least one of the insulating layer;
    상기 하부전극상에 형성된 저온 상유전체막; Total low temperature paraelectric is formed on the lower electrode film; And
    상기 저온 상유전체막상에 형성된 상부전극;을 포함하고, It includes, an upper electrode formed on the whole film the low temperature paraelectric
    상기 CCL은 그 패턴화된 동박을 상호 연결하기 위해 도금된 관통홀(TH)을 가지며, The CCL has a plated through hole (TH) to interconnect the patterned copper foil,
    상기 절연층에는, 상기 CCL의 동박과 상기 하부전극을 연결하는 도금된 BVH이 형성되어 있으며, 그리고 The insulating layer, and the plated BVH connecting the CCL of the copper foil and the lower electrode is formed, and
    상기 하부전극과 상부전극은 각각 전원패드와 접지패드와 연결되도록 구성된 박막 커패시터 내장된 인쇄회로기판. The lower electrode and the upper electrode is a printed circuit board built in a thin film capacitor configured to be connected to each power supply pad and the ground pad.
  10. 제 9항에 있어서, 상기 저온 상유전체막은 BiZnNb계 비정질 금속산화물로 조성됨을 특징으로 하는 박막 커패시터 내장된 인쇄회로기판. Claim 9 wherein the total cold paraelectric film BiZnNb based amorphous metal oxide thin printed circuit board embedded capacitors which is characterized by the joseongdoem on.
  11. 제 9항 또는 10항에 있어서, 상기 저온 상유전체막은, 1.3<x<2.0, 0.8<y<1.5, 및 z< 1.6을 만족하는 Bi x Zn y Nb z O 7 금속산화물로 조성됨을 특징으로 하는 박막 커패시터 내장된 인쇄회로기판. Claim 9 in the anti or 10, wherein the low-temperature paraelectric entire film, 1.3 <x <2.0, 0.8 <y <1.5, and z <featuring joseongdoem by Bi x Zn y Nb z O 7 metal oxide satisfying 1.6 a thin film printed circuit substrate embedded capacitor.
  12. 제 9항에 있어서, 상기 저온 상유전체막은 ALD(Atomic Layer Deposition)법으로 형성된 Al 2 O 3 박막임을 특징으로 하는 박막 커패시터 내장된 인쇄회로기판. 10. The method of claim 9, wherein the low-temperature paraelectric entire film ALD (Atomic Layer Deposition) method Al 2 O 3 thin films printed circuit board characterized in that the built-in capacitor is formed by.
  13. 제 9항에 있어서, 상기 저온 상유전체막의 두께가 1㎛이하임을 특징으로 하는 박막 커패시터 내장된 인쇄회로기판. The method of claim 9 wherein a printed circuit board built in a thin film capacitor, characterized in that the low-temperature paraelectric than the total thickness of the film 1㎛.
  14. 제 19항에 있어서, 상기 관통홀과 BVH는 Cu 무전해 및 전해도금된 것임을 특징으로 하는 박막 커패시터 내장된 인쇄회로기판. 20. The method of claim 19 wherein the through-hole and BVH is a printed circuit board built in a thin film capacitor, characterized in that the sun Cu electroless and electrolytic plating.
  15. 제 9항에 있어서, 상기 상부전극은 Cu, Ni, Al, Pt, Ta 및 Ag로 이루어진 그룹중 선택된 1종이상의 금속으로 조성됨을 특징으로 하는 박막 커패시터 내장된 인쇄회로기판. Claim 9 wherein, the upper electrode is a thin film printed circuit substrate embedded capacitor, characterized by a metal joseongdoem on one selected from the group consisting of Cu, Ni, Al, Pt, Ta and Ag on.
  16. 제 9항에 있어서, 상기 하부전극은 Cu 무전해 및 전해도금으로 형성됨을 특징으로 하는 박막 커패시터 내장된 인쇄회로기판. 10. The method of claim 9, wherein the lower electrode is a Cu electroless and electrolytic plating thin film capacitor built-in printed circuit board, characterized by a formed.
  17. 제 9항에 있어서, 상기 인쇄회로기판은, 10. The method of claim 9, wherein the printed circuit board,
    상기 상부전극이 형성된 적층체의 양면에 형성된 고분자 절연층을 추가로 포함하고, Further comprising a polymeric insulating layer formed on both surfaces of the laminated body is the upper electrodes,
    상기 하부전극과 상부전극을 각각 전원패드와 접지패드와 연결하도록 상기 고분자 절연층 소정의 위치에 무전해 및 전해동도금된 BVH가 형성되어 있음을 특징으로 하는 박막 커패시터 내장된 인쇄회로기판. A thin film printed circuit substrate embedded capacitor, it characterized in that the said lower electrode and the plating at a predetermined position of the polymer insulating layer so as to connect the upper electrode and the respective power supply pads and the ground pad, and the electrolytic copper plating is formed BVH.
  18. 그 양면에 동박이 적층된 CCL(copper clad laminate)의 소정 위치에 관통홀을 형성한후, 상기 관통홀을 도금하는 공정; On both sides thereof after the formation of the through-hole at a predetermined position of CCL (copper clad laminate) with a copper foil are laminated, a step of plating the through-holes;
    상기 관통홀이 형성된 CCL의 적어도 일면에 저온 성막공정을 통하여 저온 상유전체막을 형성하는 공정; A step of forming low-temperature paraelectric entire film through a low-temperature film-forming step to at least one surface of the CCL the through holes are formed;
    상기 상유전체막이 형성된 적층체의 양면에 감광성 건식 필름(photo resist dry film)을 부착한후, 통상의 사진식각공정으로 상기 유전체막과 동박을 식각함으로써 동일한 패턴을 갖는 하부전극 동박과 상유전체막을 형성하는 공정; The paraelectric after whole film is attached to the photosensitive dry film (photo resist dry film) on both sides of the formed laminate, a normal photolithography process to form the entire bottom electrode the copper foil having the same pattern as that of the paraelectric film by etching the dielectric film and the copper foil step of; And
    상기 상유전체막상에 상부전극을 형성하는 공정;을 포함하는 박막커패시터 내장된 인쇄회로기판의 제조방법. Method of producing a thin printed circuit board including a built-in capacitor; the step of forming the upper electrode on the entire film paraelectric.
  19. 제 18항에 있어서, 상기 저온 상유전체막은 PVD법으로 형성된 BiZnNb계 비정질 금속산화물임을 특징으로 하는 박막 커패시터 내장된 인쇄회로기판 제조방법. 19. The method of claim 18, wherein the low-temperature paraelectric entire film PVD method BiZnNb-based printed circuit board manufacturing method embedded thin film capacitor, characterized in that the amorphous metal oxide formed.
  20. 제 18항 또는 19항에 있어서, 상기 저온 상유전체막은, 1.3<x<2.0, 0.8<y<1.5, 및 z< 1.6을 만족하는 Bi x Zn y Nb z O 7 금속산화물로 조성됨을 특징으로 하는 박막 커패시터 내장된 인쇄회로기판 제조방법. 18 in the section or 19, wherein the low-temperature paraelectric entire film, 1.3 <x <2.0, 0.8 <y <1.5, and z <featuring joseongdoem by Bi x Zn y Nb z O 7 metal oxide satisfying 1.6 thin printed circuit board manufacturing method built-in capacitor.
  21. 제 18항에 있어서, 상기 저온 상유전체막은 ALD(Atomic Layer Deposition)법으로 형성된 Al 2 O 3 박막임을 특징으로 하는 박막 커패시터 내장된 인쇄회로기판 제조방법. 19. The method of claim 18, wherein the low-temperature paraelectric entire film ALD (Atomic Layer Deposition) method Al 2 O 3 thin film characterized in that the method for manufacturing the thin film capacitor built-in printed circuit board as formed.
  22. 제 18항에 있어서, 상기 관통홀은 Cu 무전해도금 및 전해도금처리됨을 특징으로 하는 박막 커패시터 내장된 인쇄회로기판 제조방법. 19. The method of claim 18, wherein the through holes are thin-film capacitor built-in printed circuit board manufacturing method characterized by the electrolytic plating of gold and treated electroless plating Cu.
  23. 제 18항에 있어서, 상기 상부전극은 Cu, Ni, Al, Pt, Ta 및 Ag로 이루어진 그룹중 선택된 1종이상의 금속으로 조성됨을 특징으로 하는 박막 커패시터 내장된 인쇄회로기판 제조방법. 19. The method of claim 18, wherein the upper electrode is Cu, Ni, Al, Pt, Ta, and a thin film capacitor built-in printed circuit board manufacturing method characterized by joseongdoem of a metal on one selected from the group consisting of Ag.
  24. 제 18항에 있어서, 나아가, 19. The method of claim 18, and further,
    상기 상부전극이 형성된 적층체의 양면에 고분자 절연층을 적층한후 그 소정위치에 BVH를 형성하는 공정; After laminating a polymer dielectric layer to both surfaces of the laminate is the step of forming an upper electrode formed on BVH the predetermined position;
    상기 BVH가 형성된 적층체의 양면을 무전해동도금, 건식필름 부착후 패턴형성, 및 전해동도금함으로써 금속전도층 패턴을 형성하는 공정; By a step of electroless plating is formed on both sides of the BVH laminate copper plating, copper plating dry film adhesion after pattern formation, and electrolytic metal conductive layer to form a pattern;
    상기 전도층 패턴이 형성된 적층체의 양면에 고분자 절연층을 적층한후, 그 소정 위치에 BVH를 형성하는 공정; After laminating a polymer insulation layer on the both surfaces of the laminate the conductive layer pattern is formed, the step of forming the BVH to the predetermined position; And
    상기 BVH가 형성된 적층체의 양면을 다시 무전해동도금, 건식필름 부착후 패 턴형성, 전해동도금함으로써 금속전도층 패턴을 형성하는 공정;을 추가로 포함하는 박막 커패시터 내장된 인쇄회로기판 제조방법. BVH is the electroless plating on both sides of the formed laminate back pattern formed copper plating, dry film after attachment, the electrolytic copper plating step of forming a pattern by the metal conductive layer, a thin film capacitor built-in printed circuit board manufacturing method further comprises a.
  25. 제 18항에 있어서, 상기 상부전극을 형성하는 공정은, The method of claim 18, wherein the step of forming the upper electrode,
    상기 저온 상유전체막이 형성된 적층체의 표면에 건식필름를 재부착하는 공정; A step of dry pilreumreul reattached to the surface of the low-temperature paraelectric laminated entire film formed body;
    상기 저온 상유전체막이 식각된 부분 및 이에 인접하는 저온 상유전체막의 일부상에 건식필름 패턴이 형성되도록 상기 재부착된 건식필름을 노광, 현상하는 공정; A step of exposing and developing the dry film attached to a material such that the dry film patterns on the entire low-temperature paraelectric film a portion formed adjacent to said low-temperature paraelectric entire film is etched portion and thereby; And
    상기 건식필름 패턴이 형성되지 않은 저온 상유전체막상에 상부전극을 형성하는 공정;을 포함하여 구성됨을 특징으로 하는 박막 커패시터 내장된 인쇄회로기판 제조방법. Thin printed circuit board manufacturing method characterized by the built-in capacitor configured including; the dry film pattern is a low temperature paraelectric whole film forming the upper electrode in not formed.
  26. 제 25항에 있어서, 상기 저온 상유전체막상에 PVD법으로 상부전극을 형성함을 특징으로 하는 박막 커패시터 내장된 인쇄회로기판 제조방법. 26. The method of claim 25, wherein the low-temperature paraelectric thin film capacitor built-in printed circuit board manufacturing method characterized in that the whole film forming the upper electrode by PVD method.
  27. 제 25항에 있어서, 상기 저온 상유전체막상에 무전해도금후, PVD법과 전해도금법중 선택된 하나의 방법을 이용하여 상부전극을 형성함을 특징으로 하는 박막 커패시터 내장된 인쇄회로기판 제조방법. In the low-temperature paraelectric entire electroless plating film Hereafter, PVD method and the electrolytic plating method, a method of manufacturing a printed circuit board built in a thin film capacitor, characterized in that the forming the upper electrode using a selected one of the according to claim 25.
  28. 그 양면에 동박이 적층된 CCL(copper clad laminate)의 소정 위치에 관통홀을 형성한후, 상기 관통홀을 도금하는 공정; On both sides thereof after the formation of the through-hole at a predetermined position of CCL (copper clad laminate) with a copper foil are laminated, a step of plating the through-holes;
    상기 관통홀이 형성된 CCL의 양면에 감광성 건식 필름을 부착한후, 통상의 사진식각공정을 이용하여 상기 동박을 식각함으로써 소정 패턴을 갖는 동박을 형성하는 공정; A step of forming a copper foil having a predetermined pattern and then by attaching a photosensitive dry film on both surfaces of the CCL is the through-hole is formed, using conventional photolithography etching the copper foils;
    상기 패턴화된 동박을 갖는 CCL의 양면에 절연층을 적층한후, 그 절연층 소정위치에 BVH를 형성하는 공정; After stacking the insulating layer on both surfaces of the CCL having the patterned copper foil, a step of forming the BVH in the insulating layer a predetermined position;
    상기 BVH가 형성된 적층체의 양면을 무전해 및 전해도금함으로써 금속전도층을 형성하는 공정; A step of forming a metal conductive layer by plating the both surfaces of the electroless and electrolytic BVH the formed laminate;
    상기 형성된 금속전도층중 적어도 하나에 저온 성막공정을 통하여 저온 상유전체막을 형성하는 공정; A step of forming low-temperature paraelectric entire film through a low-temperature film-forming step to at least one of the metal conductive layer is formed;
    상기 상유전체막상에 감광성 건식 필름(photo resist dry film)을 부착하고, 이어, 통상의 사진식각공정을 이용하여 상기 저온 유전체막 및 금속전도층을 식각함으로써 동일한 패턴을 갖는 금속전도층과 상유전체막을 형성하는 공정; Attaching a photosensitive dry film (photo resist dry film) on the entire film the paraelectric, and followed by using conventional photolithography etching the low temperature dielectric film and the metal conductive layer metal conductive layer having the same pattern as that of the paraelectric total film a step of forming; And
    상기 저온 상유전체막상에 상부전극을 형성하는 공정;을 포함하는 박막커패시터 내장된 인쇄회로기판의 제조방법. Method of producing a thin printed circuit board including a built-in capacitor; the step of forming the upper electrode on the entire film the low temperature paraelectric.
  29. 제 28항에 있어서, 상기 저온 상유전체막은 BiZnNb계 비정질 금속산화물로 조성됨을 특징으로 하는 박막 커패시터 내장된 인쇄회로기판 제조방법. Claim 28, wherein the low-temperature paraelectric entire film BiZnNb based thin film printed circuit board manufacturing method characterized by the built-in capacitor joseongdoem an amorphous metal oxide.
  30. 제 28항 또는 29항에 있어서, 상기 저온 상유전체막은, 1.3<x<2.0, 0.8<y<1.5, 및 z< 1.6을 만족하는 Bi x Zn y Nb z O 7 금속산화물로 조성됨을 특징으로 하는 박막 커패시터 내장된 인쇄회로기판 제조방법. 28 in the anti or 29, wherein the low-temperature paraelectric entire film, 1.3 <x <2.0, 0.8 <y <1.5, and z <featuring joseongdoem by Bi x Zn y Nb z O 7 metal oxide satisfying 1.6 thin printed circuit board manufacturing method built-in capacitor.
  31. 제 28항에 있어서, 상기 저온 상유전체막은 ALD(Atomic Layer Deposition)법으로 형성된 Al 2 O 3 박막임을 특징으로 하는 박막 커패시터 내장된 인쇄회로기판 제조방법. Claim 28, wherein the low-temperature paraelectric entire film ALD (Atomic Layer Deposition) method Al 2 O 3 thin films printed circuit board manufacturing method characterized in that the built-in capacitor is formed by the.
  32. 제 28항에 있어서, 상기 관통홀과 BVH는 Cu 무전해 및 전해도금된 것임을 특징으로 하는 박막 커패시터 내장된 인쇄회로기판 제조방법. 31. The method of claim 28, wherein the through-hole and BVH is Cu electroless and electrolytic method for producing a printed circuit board built in a thin film capacitor of the plating that feature.
  33. 제 28항에 있어서, 상기 상부전극은 Cu, Ni, Al, Pt, Ta 및 Ag로 이루어진 그룹중 선택된 1종이상의 금속으로 조성됨을 특징으로 하는 박막 커패시터 내장된 인쇄회로기판 제조방법. 29. The method of claim 28, wherein the upper electrode is Cu, Ni, Al, Pt, Ta, and a thin film capacitor built-in printed circuit board manufacturing method characterized by joseongdoem of a metal on one selected from the group consisting of Ag.
  34. 제 28항에 있어서, 나아가, 30. The method of claim 28, and further,
    상기 상부전극이 형성된 적층체의 양면에 고분자 절연층을 적층한후 그 소정위치에 BVH를 형성하는 공정; After laminating a polymer dielectric layer to both surfaces of the laminate is the step of forming an upper electrode formed on BVH the predetermined position; 그리고 And
    상기 BVH가 형성된 적층체의 양면에 무전해동도금, 건식필름 부착후 패턴형성 및 전해동도금을 행하여 금속전도층 패턴을 형성하는 공정;을 추가로 포함하는 박막 커패시터 내장된 인쇄회로기판 제조방법. Electroless copper plated on both sides, attached to a dry film after the pattern formation and subjected to electrolytic copper plating step of forming a metal conductive layer pattern on the BVH the formed laminate; thin printed circuit board manufacturing method further comprises a built-in capacitor.
  35. 제 28항에 있어서, 상기 상부전극을 형성하는 공정은, The method of claim 28 wherein the step of forming the upper electrode,
    상기 저온 상유전체막이 형성된 적층체의 표면에 건식필름를 재부착하는 공정; A step of dry pilreumreul reattached to the surface of the low-temperature paraelectric laminated entire film formed body;
    상기 저온 상유전체막이 식각된 부분 및 이에 인접하는 상유전체막의 일부상에 건식필름 패턴이 형성되도록 상기 재부착된 건식필름을 노광, 현상하는 공정; A step of exposing and developing the dry film attached to a material such that the dry film pattern is formed on the paraelectric entire film adjacent a portion of the low-temperature paraelectric entire film is etched portion and thereby; And
    상기 건식필름 패턴이 형성되지 않은 저온 상유전체막상에 상부전극을 형성하는 공정;을 포함하여 구성됨을 특징으로 하는 박막 커패시터 내장된 인쇄회로기판 제조방법. Thin printed circuit board manufacturing method characterized by the built-in capacitor configured including; the dry film pattern is a low temperature paraelectric whole film forming the upper electrode in not formed.
  36. 제 35항에 있어서, 상기 저온 상유전체막상에 PVD법으로 상부전극을 형성함을 특징으로 하는 박막 커패시터 내장된 인쇄회로기판 제조방법. 36. The method of claim 35, wherein the low-temperature paraelectric thin film capacitor built-in printed circuit board manufacturing method characterized in that the whole film forming the upper electrode by PVD method.
  37. 제 35항에 있어서, 상기 저온 상유전체막상에 무전해도금후, PVD법과 전해도금법중 선택된 하나의 방법을 이용하여 상부전극을 형성함을 특징으로 하는 박막 커패시터 내장된 인쇄회로기판 제조방법. In the low-temperature paraelectric entire electroless plating film Hereafter, PVD method and the electrolytic plating method, a method of manufacturing a printed circuit board built in a thin film capacitor, characterized in that the forming the upper electrode using a selected one of the according to claim 35.
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