KR100713926B1 - Method of manufacturing semiconductor device - Google Patents

Method of manufacturing semiconductor device Download PDF

Info

Publication number
KR100713926B1
KR100713926B1 KR1020050132203A KR20050132203A KR100713926B1 KR 100713926 B1 KR100713926 B1 KR 100713926B1 KR 1020050132203 A KR1020050132203 A KR 1020050132203A KR 20050132203 A KR20050132203 A KR 20050132203A KR 100713926 B1 KR100713926 B1 KR 100713926B1
Authority
KR
South Korea
Prior art keywords
forming
insulating film
gates
contact
interlayer insulating
Prior art date
Application number
KR1020050132203A
Other languages
Korean (ko)
Inventor
선우경
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020050132203A priority Critical patent/KR100713926B1/en
Application granted granted Critical
Publication of KR100713926B1 publication Critical patent/KR100713926B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts

Abstract

본 발명에 따른 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 액티브영역을 한정하는 소자분리막이 형성된 반도체 기판 상에 수 개의 게이트를 형성하는 단계와, 상기 게이트들을 덮도록 기판 전면 상에 스페이서용 절연막을 형성하는 단계와, 상기 스페이서용 절연막 상에 표면 평탄화가 이루어진 층간절연막을 형성하는 단계와, 상기 층간절연막 상에 콘택 지역 이외의 지역을 가리는 부분이 삼각형 형상을 갖는 랜딩플러그 콘택 형성용 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 식각마스크로 이용해서 노출된 층간절연막 부분 및 그 아래의 스페이서용 절연막을 식각하여 한 쌍의 게이트 및 게이트들 사이의 접합영역을 동시에 노출시키는 콘택홀을 형성하는 단계와, 상기 감광막 패턴을 제거하는 단계와, 상기 콘택홀을 매립하도록 층간절연막 상에 도전막을 형성하는 단계와, 상기 게이트 상의 스페이서용 절연막이 노출될 때까지 도전막을 전면 식각하여 게이트들 사이의 접합영역 상에 랜딩플러그 콘택을 형성하는 단계를 포함하는 것을 특징으로 한다.Disclosed is a method of manufacturing a semiconductor device according to the present invention. The disclosed method includes forming several gates on a semiconductor substrate on which a device isolation film defining an active region is formed, forming an insulating film for spacers on the entire surface of the substrate to cover the gates, and Forming an interlayer insulating film having a surface planarization on the insulating film, forming a photosensitive film pattern for forming a landing plug contact having a triangular shape on the interlayer insulating film and covering a region other than a contact region; Etching a portion of the interlayer insulating layer exposed through the etching layer and an insulating layer for spacers thereunder to form a contact hole for simultaneously exposing a pair of gates and a junction region between the gates, and removing the photoresist pattern And forming a conductive film on the interlayer insulating film to fill the contact hole. And forming a landing plug contact on the junction region between the gates by etching the conductive layer on the entire surface until the spacer insulating layer on the gate is exposed.

Description

반도체 소자의 제조방법{Method of manufacturing semiconductor device}Method of manufacturing semiconductor device

도 1a 내지 도 1c는 종래의 랜딩플러그 콘택 형성방법을 설명하기 위한 공정 평면도 및 단면도.1A to 1C are plan views and cross-sectional views illustrating a conventional landing plug contact forming method.

도 2는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 평면도.2 is a process plan view for explaining a method for manufacturing a semiconductor device according to the present invention.

도 3a 내지 도 3d 및 도 4a 내지 도 4d는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도. 3A to 3D and 4A to 4D are cross-sectional views of processes for explaining a method of manufacturing a semiconductor device according to the present invention.

도 5는 본 발명에 따른 랜딩플러그 콘택 형성용 감광막 패턴이 형성된 공정 평면도.5 is a process plan view of the photosensitive film pattern for forming a landing plug contact according to the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

10: 반도체 기판 20: 소자분리막10: semiconductor substrate 20: device isolation film

30: 게이트 30a: 게이트절연막30: gate 30a: gate insulating film

30b: 도전막 30c: 하드마스크막30b: conductive film 30c: hard mask film

40: 스페이서용 절연막 50: 층간절연막40: insulating film for spacer 50: interlayer insulating film

60: 콘택홀 70: 랜딩플러그 콘택60: contact hole 70: landing plug contact

본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 랜딩플러그 콘택 형성의 신뢰성을 향상시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device that can improve the reliability of the landing plug contact formation.

반도체 소자의 고집적화가 진행됨에 따라, 작은 셀 면적, 또는, 작은 칩 면적 내에 더 많은 패턴을 구현하기 위한 다양한 방법들이 제안되고 있다. 한 예로서, 짧은 파장의 광원을 이용함으로써, 패턴의 임계 치수를 감소시키고 있고, 이에 따라, 작은 셀 면적, 또는, 칩 면적 내에 더 많은 수의 패턴을 집적시키고 있다.As high integration of semiconductor devices proceeds, various methods for realizing more patterns within a small cell area or a small chip area have been proposed. As an example, the use of short wavelength light sources reduces the critical dimensions of the pattern, thereby integrating a larger number of patterns within a small cell area, or chip area.

한편, 고집적 반도체 소자를 구현함에 있어서는, 패턴의 임계 치수를 낮추는 것도 중요하지만, 상·하 패턴들간의 안정적인 콘택을 확보하는 것도 필수적이다. 이것은 패턴의 미세화가 달성되더라도, 하부 패턴과 상부 패턴간의 안정적인 콘택이 이루어지지 않거나, 또는, 그들간의 콘택 저항이 증가되면, 소자의 신뢰성 및 고속 구동을 얻지 못하기 때문이다.On the other hand, in the implementation of a highly integrated semiconductor device, it is important to lower the critical dimension of the pattern, but it is also essential to ensure a stable contact between the upper and lower patterns. This is because even if the miniaturization of the pattern is achieved, if a stable contact between the lower pattern and the upper pattern is not made, or if the contact resistance therebetween is increased, reliability and high speed driving of the device are not obtained.

이에 따라, 최근의 반도체 제조 공정에서는 하부 패턴과 상부 패턴간의 안정적인 콘택을 확보하기 위해서 자기정렬콘택(Self Aligned Contact; 이하, SAC) 공정을 통해 랜딩플러그 콘택(landing plug contact)를 형성함으로써, 이러한 랜딩플러그 콘택에 의해 상,하부 패턴들간의 안정적인 전기적 연결이 이루어지도록 하고 있다.Accordingly, in the recent semiconductor manufacturing process, a landing plug contact is formed through a Self Aligned Contact (SAC) process in order to secure a stable contact between the lower pattern and the upper pattern. The plug contact ensures stable electrical connection between the upper and lower patterns.

이하에서는 현재 수행하고 있는 SAC 공정을 따른 랜딩플러그 콘택 형성방법을 도 1a 내지 도 1c를 참조해서 간략하게 설명하도록 한다.Hereinafter, a method of forming a landing plug contact according to the SAC process currently performed will be briefly described with reference to FIGS. 1A to 1C.

도 1b는 도 1a의 X-X'선에 따른 단면도이며, 도 1c는 도 1a의 Y-Y'선에 따른 단면도이다. FIG. 1B is a cross-sectional view taken along the line X-X 'of FIG. 1A, and FIG. 1C is a cross-sectional view taken along the line Y-Y' of FIG. 1A.

도 1b 및 도 1c를 참조하면, 액티브영역을 한정하는 소자분리막(2)이 형성된 반도체 기판 상에 수 개의 게이트(3)를 형성한 후, 상기 기판(1) 상에 균일한 두께로 스페이서용 절연막(4)을 증착한다. 그런다음, 상기 스페이서용 절연막(4)을 포함한 게이트 양측의 기판 표면 내에 접합영역(미도시)을 형성한다. 다음으로, 상기 기판 결과물 상에 층간절연막(5)을 증착한 후, 그 표면을 CMP하여 평탄화시킨다. 1B and 1C, after several gates 3 are formed on a semiconductor substrate on which an isolation layer 2 defining an active region is formed, an insulating film for spacers having a uniform thickness on the substrate 1 is formed. (4) is deposited. Then, a junction region (not shown) is formed in the substrate surface on both sides of the gate including the spacer insulating film 4. Next, the interlayer insulating film 5 is deposited on the substrate resultant, and then the surface thereof is planarized by CMP.

이어서, 상기 층간절연막(5) 상에 콘택홀 예정 영역을 노출시키는 I형의 감광막 패턴(미도시)을 형성한 후, 상기 노출된 층간절연막(5)을 식각하여 게이트(3) 및 게이트 사이의 접합영역을 동시에 콘택홀(6)을 형성한다. 계속해서, 상기 감광막 패턴을 제거하고 나서,상기 콘택홀(6)이 매립하도록 층간절연막 상에 도전막을 증착한 후, 상기 스페이서용 절연막(4)이 노출될 때까지 도전막을 식각하여 게이트 사이의 접합영역 상에 랜딩플러그 콘택(7)을 형성한다.Subsequently, after forming an I-type photoresist pattern (not shown) exposing a contact hole predetermined region on the interlayer insulating film 5, the exposed interlayer insulating film 5 is etched to form a gap between the gate 3 and the gate. The contact hole 6 is formed at the same time in the junction region. Subsequently, after removing the photoresist pattern, a conductive film is deposited on the interlayer insulating film so that the contact hole 6 is filled, and then the conductive film is etched until the spacer insulating film 4 is exposed, thereby joining the gates. A landing plug contact 7 is formed on the area.

도 1b에서 미설명된 도면부호 3a는 게이트절연막, 3b는 도전막, 3c는 하드마스크막을 각각 나타낸다.Reference numeral 3a in FIG. 1B denotes a gate insulating film, 3b a conductive film, and 3c a hard mask film.

그러나, 전술한 바와 같은 종래의 SAC 공정에 따른 랜딩플러그 콘택 형성방법은 다음과 같은 문제점이 있다.However, the landing plug contact forming method according to the conventional SAC process as described above has the following problems.

종래의 SAC 공정에 따른 랜딩플러그 콘택이 적용된 고집적 반도체 소자는 하부 패턴과 상부 패턴간의 안정적인 콘택은 확보되지만, 소자의 크기가 점점 작아질수록 게이트 측벽에 형성하는 스페이서의 폭이 점점 얇아지게 되어, 워드라인(word line)과 비트라인(bite line) 사이의 기생 용량(parasitic Capacitance, 이하, Cb)가 커지게 되는 문제점이 발생한다. 이렇게 기생 용량이 증가하게 되면, 그에 비례하여 셀 용량(Cell capacitance, 이하, Cs)도 증가하여만 한다. 그러나, Cs를 증가시키지 못하는 상태에서 Cb가 증가하게 되면, sensing margin 미확보로 인하여 소자 성능 저하 및 수율 감소로 이어지게 된다.In the integrated semiconductor device to which the landing plug contact according to the conventional SAC process is applied, stable contact between the lower pattern and the upper pattern is secured, but as the size of the device becomes smaller, the width of the spacer formed on the gate sidewall becomes thinner. A problem arises in that a parasitic capacitance (Cb) between a word line and a bit line becomes large. When the parasitic capacitance is increased in this way, the cell capacity (hereinafter, referred to as Cs) should also increase in proportion to it. However, if Cb is increased while failing to increase Cs, deterioration of device performance and yield decrease due to insufficient sensing margin.

따라서, 본 발명은 상기와 같은 종래의 문제점을 안출하기 위한 것으로서, 기생 용량을 감소시킬 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다. Accordingly, an object of the present invention is to provide a method of manufacturing a semiconductor device capable of reducing the parasitic capacitance, which is intended to solve the conventional problems as described above.

상기와 같은 목적을 달성하기 위하여, 본 발명은, 액티브영역을 한정하는 소자분리막이 형성된 반도체 기판 상에 수 개의 게이트를 형성하는 단계; 상기 게이트들을 덮도록 기판 전면 상에 스페이서용 절연막을 형성하는 단계; 상기 스페이서용 절연막 상에 표면 평탄화가 이루어진 층간절연막을 형성하는 단계; 상기 층간절연막 상에 콘택 지역 이외의 지역을 가리는 부분이 삼각형 형상을 갖는 랜딩플러그 콘택 형성용 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 식각마스크로 이용해서 노출된 층간절연막 부분 및 그 아래의 스페이서용 절연막을 식각하여 한 쌍의 게이트 및 게이트들 사이의 접합영역을 동시에 노출시키는 콘택홀을 형성하는 단계; 상기 감광막 패턴을 제거하는 단계; 상기 콘택홀을 매립하도록 층간절연막 상에 도전막을 형성하는 단계; 상기 게이트 상의 스페이서용 절연막이 노출될 때까지 도전막을 전면 식각하여 게이트들 사이의 접합영역 상에 랜딩플러그 콘택을 형성하는 단계;를 포함하는 반도체 소자의 제조방법을 제공한다. In order to achieve the above object, the present invention comprises the steps of forming a plurality of gates on a semiconductor substrate formed with an isolation layer defining an active region; Forming an insulating film for a spacer on an entire surface of the substrate to cover the gates; Forming an interlayer insulating film having surface planarization on the insulating film for spacers; Forming a photoresist pattern for forming a landing plug contact having a triangle shape on a portion of the interlayer insulating layer, the area covering a region other than a contact region; Etching the exposed interlayer insulating film portion and the spacer insulating film below by using the photoresist pattern as an etching mask to form a contact hole for simultaneously exposing a pair of gates and a junction region between the gates; Removing the photoresist pattern; Forming a conductive film on the interlayer insulating film to fill the contact hole; Forming a landing plug contact on the junction region between the gates by etching the conductive layer on the entire surface until the spacer insulating layer on the gate is exposed.

(실시예)(Example)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

먼저, 본 발명의 기술적 원리를 설명하면, 본 발명은 비트라인 콘택 및 스토리지 콘택과 연결되는 랜딩플러그 콘택을 형성하기 위한 것으로써, 상기 랜딩플러그 콘택 형성용 감광막 패턴을 콘택 지역 이외의 지역을 가리는 부분이 삼각형 형상을 갖는 감광막 패턴으로 형성한다.First, the technical principle of the present invention, the present invention is to form a landing plug contact connected to the bit line contact and the storage contact, a portion that covers the area other than the contact region of the photoresist pattern for forming the landing plug contact It forms in the photosensitive film pattern which has this triangular shape.

이렇게 하면, 상기 비트라인 콘택과 연결되는 랜딩플러그 콘택은 종래의 랜딩플러그 콘택 폭 보다 좁은 폭을 갖는 랜딩플러그 콘택이 형성된다. In this way, a landing plug contact connected to the bit line contact may have a landing plug contact having a width narrower than that of a conventional landing plug contact.

즉, 비트라인 콘택과 연결되는 랜딩플러그 콘택의 폭이 감소됨에 따라, 워드라인과 비트라인간의 기생 용량(parasitic capacitance)을 감소시킬 수 있다.That is, as the width of the landing plug contact connected to the bit line contact is reduced, parasitic capacitance between the word line and the bit line may be reduced.

또한, 상기 스토리지노드 콘택과 연결되는 랜딩플러그 콘택의 폭은 종래의 랜딩플러그 콘택 폭 보다 넓은 폭을 갖는 랜딩플러그 콘택이 형성되어, 셀 트랜지스터의 콘택저항을 줄일 수 있다.In addition, the landing plug contact connected to the storage node contact has a landing plug contact having a width wider than that of the conventional landing plug contact, thereby reducing the contact resistance of the cell transistor.

자세하게, 도 3a 내지 도 3d와 도 4a 내지 도 4d 및 도 5는 본 발명에 반도체 소자의 제조방법을 설명하기 위한 도면들로서, 여기서, 도 3a 내지 도 3d는 도 2의 X-X'선에 따른 공정별 단면도이고, 도 4a 내지 도 4d는 도 2의 Y-Y'선에 따른 공정별 단면도이다. In detail, FIGS. 3A to 3D and FIGS. 4A to 4D and 5 are views for explaining a method of manufacturing a semiconductor device according to the present invention, where FIGS. 3A to 3D are taken along the line X-X 'of FIG. 2. 4 is a cross-sectional view of the process, and FIGS. 4A to 4D are cross-sectional views of the process according to the line Y-Y 'of FIG. 2.

도 3a 및 도 4a를 참조하면, 반도체 기판(10) 상에 액티브영역을 한정하는 소자분리막(20)을 STI(Shallow Trench Isolation) 공정에 따라 형성한 후, 상기 기판 상에 게이트절연막(30a)과 도전막(30b) 및 하드마스크막(30c)으로 이루어진 수 개의 게이트(30)를 형성한다.3A and 4A, after forming an isolation layer 20 defining an active region on a semiconductor substrate 10 according to a shallow trench isolation (STI) process, a gate insulating layer 30a may be formed on the substrate. Several gates 30 formed of the conductive film 30b and the hard mask film 30c are formed.

도 3b 및 도 4b를 참조하면, 상기 게이트(30)를 덮도록 기판 전면 상에 스페이서용 절연막(40)을 증착한다. 그런다음, 상기 스페이서용 절연막(40)을 포함한 게이트들 양측의 기판 표면 내에 접합 영역(미도시)을 형성한다. 다음으로, 상기 스페이서용 절연막(40) 상에 층간절연막(50)을 증착한 후, 후속 공정을 용이하게 하기 위해 이를 CMP하여 표면 평탄화를 이룬다.3B and 4B, an insulating film 40 for spacers is deposited on the entire surface of the substrate to cover the gate 30. A junction region (not shown) is then formed in the substrate surface on both sides of the gates including the spacer insulating film 40. Next, after the interlayer insulating film 50 is deposited on the spacer insulating film 40, the surface is planarized by CMP to facilitate a subsequent process.

도 3c와 도 4c 및 도 5를 참조하면, 상기 층간절연막(50) 상에 콘택 지역 이외의 지역을 가리는 부분이 삼각형 형상을 갖는 랜딩플러그 콘택 형성용 감광막 패턴(100)을 형성한다. 그런다음, 상기 감광막 패턴(100)을 식각마스크로 이용해서 노출된 층간절연막(50) 부분 및 그 아래의 스페이서용 절연막(40)을 식각하여 한 쌍의 게이트(30) 및 게이트(30)들 사이의 접합영역을 동시에 노출시키는 콘택홀(60)을 형성한다. Referring to FIGS. 3C, 4C, and 5, a landing plug contact forming photosensitive film pattern 100 having a triangle shape is formed on the interlayer insulating layer 50. Then, using the photoresist pattern 100 as an etch mask, the exposed portion of the interlayer insulating film 50 and the spacer insulating film 40 thereunder are etched between the pair of gates 30 and 30. A contact hole 60 is formed to simultaneously expose the junction region of the film.

여기서, 본 발명은 상기 랜딩플러그 콘택 형성용 감광막 패턴을 상기의 삼각형 형상을 갖는 감광막 패턴으로 형성하여 층간절연막을 식각함으로써, 후속 비트라인 콘택과 연결되는 콘택(도 4d 및 도 5의 B영역)의 폭, 즉, 후속 랜딩플러그 콘택이 형성하는 부분의 폭이 종래의 콘택의 폭 보다 좁게 형성된다. 따라서, 기생 용량을 감소시킬 수 있게 된다. Here, the present invention is formed by forming the landing plug contact photoresist pattern into a photoresist pattern having a triangular shape to etch the interlayer insulating layer, thereby contacting the subsequent bit line contact (region B of FIGS. 4D and 5). The width, that is, the width of the portion formed by the subsequent landing plug contact is formed to be narrower than the width of the conventional contact. Thus, parasitic doses can be reduced.

또한, 본 발명은 상기 삼각형 감광막 패턴으로 층간절연막을 식각함으로써, 스토리지노드 콘택(storage lode contact, SNC)과 연결되는 콘택(도 5의 C영역)의 폭, 즉, 후속 랜딩플러그 콘택이 형성하는 부분의 폭이 종래의 콘택의 폭 보다 넓게 형성되어 셀 트랜지스터의 콘택 저항을 감소시킬 수 있게 된다.In addition, according to the present invention, by etching the interlayer insulating layer using the triangular photoresist pattern, the width of the contact (region C of FIG. 5) that is connected to the storage node contact (SNC), that is, the portion formed by the subsequent landing plug contact The width of is wider than the width of the conventional contact can reduce the contact resistance of the cell transistor.

도 3d 및 도 4d를 참조하면, 상기 감광막 패턴이 제거된 상태에서 상기 콘택홀(60)을 매립하도록 층간절연막 상에 도전막을 형성한다. 그런다음, 상기 게이트 상의 스페이서용 절연막(40)이 노출될 때까지 도전막을 전면 식각하여 게이트들 사이의 접합영역 상에 랜딩플러그 콘택(70)을 형성한다.3D and 4D, a conductive film is formed on the interlayer insulating film so as to fill the contact hole 60 in a state where the photoresist pattern is removed. Thereafter, the conductive film is etched all the way until the spacer insulating film 40 on the gate is exposed to form a landing plug contact 70 on the junction region between the gates.

전술한 바와 같이, 본 발명은 랜딩플러그 콘택 형성용 감광막 패턴을 상기의 삼각형 형상을 갖는 감광막 패턴으로 형성하여 층간절연막을 식각함으로써, 도 1a 및 도 1c에 도시된 A영역에 비해 도 4d 및 도 5에 도시된 B영역이 좁게 형성함으로써, 워드라인과 비트라인 사이에 생성되는 기생 용량을 감소할 수 있다.As described above, the present invention forms the landing plug contact photosensitive film pattern as the photosensitive film pattern having the above triangular shape to etch the interlayer insulating film, thereby comparing the region A shown in FIGS. 1A and 1C with respect to FIGS. 4D and 5C. By narrowing the region B shown in Fig. 2, the parasitic capacitance generated between the word line and the bit line can be reduced.

또한, 도 5에 도시된 C영역의 폭이 증가하여 셀 트랜지스터의 콘택 저항을 감소시킬 수 있다.In addition, the width of the C region illustrated in FIG. 5 may be increased to reduce the contact resistance of the cell transistor.

이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 진행하여 본 발명에 따른 반도체 소자를 제조한다.Subsequently, although not shown, a series of successive known processes are sequentially performed to manufacture the semiconductor device according to the present invention.

이상에서와 같이, 본 발명은 랜딩플러그 형성용 감광막 패턴을 삼각형 형상으로 형성함으로써, 비트라인 콘택과 연결되는 랜딩플러그 콘택의 폭을 감소시킬 수 있어, 기생 용량을 감소시킬 수 있는 효과를 얻을 수 있다.As described above, according to the present invention, by forming the landing plug forming photosensitive film pattern in a triangular shape, the width of the landing plug contact connected to the bit line contact can be reduced, and thus the parasitic capacitance can be reduced. .

또한, 본 발명은 스토리지노드 콘택과 연결되는 랜딩플러그 콘택의 폭을 증가시킬 수 있어 셀 트랜지스터의 콘택 저항을 감소시킬 수 있는 효과를 얻을 수 있다. In addition, the present invention can increase the width of the landing plug contacts connected to the storage node contacts can be obtained to reduce the contact resistance of the cell transistor.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

Claims (1)

액티브영역을 한정하는 소자분리막이 형성된 반도체 기판 상에 수 개의 게이트를 형성하는 단계;Forming several gates on a semiconductor substrate on which a device isolation film defining an active region is formed; 상기 게이트들을 덮도록 기판 전면 상에 스페이서용 절연막을 형성하는 단계;Forming an insulating film for a spacer on an entire surface of the substrate to cover the gates; 상기 스페이서용 절연막 상에 표면 평탄화가 이루어진 층간절연막을 형성하는 단계; Forming an interlayer insulating film having surface planarization on the insulating film for spacers; 상기 층간절연막 상에 콘택 지역 이외의 지역을 가리는 부분이 삼각형 형상을 갖는 랜딩플러그 콘택 형성용 감광막 패턴을 형성하는 단계; Forming a photoresist pattern for forming a landing plug contact having a triangle shape on a portion of the interlayer insulating layer, the area covering a region other than a contact region; 상기 감광막 패턴을 식각마스크로 이용해서 노출된 층간절연막 부분 및 그 아래의 스페이서용 절연막을 식각하여 한 쌍의 게이트 및 게이트들 사이의 접합영역을 동시에 노출시키는 콘택홀을 형성하는 단계; Etching the exposed interlayer insulating film portion and the spacer insulating film below by using the photoresist pattern as an etching mask to form a contact hole for simultaneously exposing a pair of gates and a junction region between the gates; 상기 감광막 패턴을 제거하는 단계; Removing the photoresist pattern; 상기 콘택홀을 매립하도록 층간절연막 상에 도전막을 형성하는 단계; Forming a conductive film on the interlayer insulating film to fill the contact hole; 상기 게이트 상의 스페이서용 절연막이 노출될 때까지 도전막을 전면 식각하여 게이트들 사이의 접합영역 상에 랜딩플러그 콘택을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법. Forming a landing plug contact on the junction region between the gates by etching the conductive layer on the entire surface until the spacer insulating layer on the gate is exposed.
KR1020050132203A 2005-12-28 2005-12-28 Method of manufacturing semiconductor device KR100713926B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050132203A KR100713926B1 (en) 2005-12-28 2005-12-28 Method of manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050132203A KR100713926B1 (en) 2005-12-28 2005-12-28 Method of manufacturing semiconductor device

Publications (1)

Publication Number Publication Date
KR100713926B1 true KR100713926B1 (en) 2007-05-07

Family

ID=38269517

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050132203A KR100713926B1 (en) 2005-12-28 2005-12-28 Method of manufacturing semiconductor device

Country Status (1)

Country Link
KR (1) KR100713926B1 (en)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040067021A (en) * 2003-01-21 2004-07-30 주식회사 하이닉스반도체 Method for forming dual storage node contact plug of semiconductor device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040067021A (en) * 2003-01-21 2004-07-30 주식회사 하이닉스반도체 Method for forming dual storage node contact plug of semiconductor device

Similar Documents

Publication Publication Date Title
KR101102715B1 (en) Semiconductor device and method for forming it
KR101150552B1 (en) Semiconductor device and method for forming using the same
US7250335B2 (en) Methods of fabricating integrated circuit devices including self-aligned contacts with increased alignment margin
CN109326596B (en) Semiconductor structure with capacitance connecting pad and manufacturing method of capacitance connecting pad
KR101917605B1 (en) Semiconductor device and manufacturing method of the same
KR101692718B1 (en) Method of manufacturing a DRAM device
KR100713926B1 (en) Method of manufacturing semiconductor device
TW201301447A (en) Method of fabricating a cell contact and a digit line for a semiconductor device
KR20100111468A (en) Method of manufacturing semiconductor device
KR100356776B1 (en) Method of forming self-aligned contact structure in semiconductor device
US9349813B2 (en) Method for fabricating semiconductor device
KR100973266B1 (en) Method of manufacturing of semiconductor
KR100345067B1 (en) Manufacturing method of semiconductor device
KR101067875B1 (en) Method of manufacturing semiconductor device
KR20080088100A (en) Method of manufacturing semiconductor device
KR100744659B1 (en) Method for fabricating the same of semiconductor device in bit line pattern
KR100236047B1 (en) Process for fabricating semiconductor device
KR100929643B1 (en) Semiconductor element and manufacturing method thereof
KR930010082B1 (en) Making method of contact hole
KR20050025516A (en) A fabrication method 0f a semiconductor device having a storage node suppoting members
KR19990057892A (en) Contact formation method of semiconductor device
KR100844936B1 (en) Semicoductor device and Method for fabricating the same
KR100844939B1 (en) Method for manufacturing semiconductor device with gate line of fine line width
KR100997435B1 (en) Method for manufacturing semiconductor device with saddle type transistor
KR20070036979A (en) Method for forming landing plug of semiconductor

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110325

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee