KR100711927B1 - Fabrication method for semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 듀얼 다마신 패턴의 손상을 방지하여 소자 특성을 향상시킨 반도체 소자의 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of forming a semiconductor device in which damage to a dual damascene pattern is improved to improve device characteristics.

본 발명에 따르면, 반도체 소자에서 듀얼 다마신 패턴을 형성하는 공정에서 비아홀 내부에 손상을 방지하여 구리 금속 배선의 구리가 층간 절연막으로 확산되지 않아 소자의 수명을 연장시키고 소자 특성을 향상시키는 효과가 있다. 또한, 본 발명은 불량률을 저하시킴으로써 반도체 수율을 향상시키고 반도체 소자의 신뢰성을 향상시킬 수 있다.According to the present invention, in the process of forming a dual damascene pattern in the semiconductor device, the damage is prevented inside the via hole, so that copper of the copper metal wiring is not diffused into the interlayer insulating film, thereby extending the life of the device and improving device characteristics. . In addition, the present invention can improve the semiconductor yield and improve the reliability of the semiconductor device by lowering the defective rate.

듀얼 다마신, 구리 금속 배선, 절연막 Dual damascene, copper metal wiring, insulating film

Description

반도체 소자의 형성 방법{fabrication method for semiconductor device}Fabrication Method for Semiconductor Device

도 1a 내지 도 1c는 종래 기술에서 비아 퍼스트법에 따른 다마신 패턴을 형성하는 과정을 설명하기 위한 공정 순서도.1A to 1C are process flowcharts illustrating a process of forming a damascene pattern according to the via first method in the prior art.

도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 듀얼 다마신 패턴의 형성 방법을 보여주는 공정 순서도.2A to 2D are process flowcharts illustrating a method of forming a dual damascene pattern of a semiconductor device according to the present invention.

도 3은 본 발명에 따른 듀얼 다마신 패턴 형성 공정에서, 비아홀과 트렌치 형성시에 사용되는 불활성 기체와 그에 따른 식각 시간의 관계를 보여주는 그래프.3 is a graph showing a relationship between an inert gas used in forming via holes and trenches and an etching time according to the dual damascene pattern forming process according to the present invention.

<도면의 주요부분에 대한 부호 설명><Description of Signs of Major Parts of Drawings>

201 : 반도체 기판 207 : 식각 방지막201: semiconductor substrate 207: etching prevention film

209 : 층간 절연막 221 : 비아홀209: interlayer insulating film 221: via hole

222 : 트렌치 231 : 배리어 메탈층222 trench 231 barrier metal layer

235 : 금속 배선 251 : 제 1 포토 레지스트층235 metal wiring 251 first photoresist layer

252 : 제 2 포토 레지스트층252: second photoresist layer

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 듀얼 다마신 패턴 의 손상을 방지하여 소자 특성을 향상시킨 반도체 소자의 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming a semiconductor device in which damage to a dual damascene pattern is improved to improve device characteristics.

최근에는 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 상기 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력과 정보 처리 능력을 가질 것이 요구된다. 이러한 요구에 부응하여, 상기 반도체 장치는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 급발전되고 있다.In recent years, with the rapid spread of information media such as computers, semiconductor devices have also been developed rapidly. In terms of its function, the semiconductor device is required to operate at a high speed and to have a large storage capacity and information processing capability. In response to these demands, manufacturing techniques have been rapidly developed in the direction of improving integration, reliability, response speed, and the like.

이와 같이, 고집적화되는 반도체 소자의 제조 공정에서 다층 금속 배선의 알루미늄(Al)과 같은 금속막은 표면 반사율이 매우 높기 때문에 금속막을 패터닝하기 위한 포토 공정시 빛의 산란이 발생하여 금속막에 노칭(Notching) 및 씨닝(Thinning) 문제가 발생된다. As described above, since a metal film such as aluminum (Al) of a multi-layered metal wiring has a very high surface reflectivity in the manufacturing process of highly integrated semiconductor devices, light scattering occurs during the photo process for patterning the metal film, thereby notching the metal film. And thinning problems occur.

또한, 반도체 소자의 집적도가 증가함에 따라 금속배선의 폭 및 굵기가 감소하고 반도체와 연결되는 접촉점의 크기 역시 감소하게 된다. 이로 인하여, 증가된 저항값은 소자의 신호전달 속도를 감소시키는 결과를 초래하게 된다. 뿐만 아니라 작아진 배선의 단면적은 큰 전류 밀도를 야기시켜 사용된 배선의 전자이탈(EM : electromigration) 현상을 더욱 심화시키게 된다.In addition, as the degree of integration of the semiconductor device increases, the width and thickness of the metal interconnection decrease and the size of the contact point connected to the semiconductor also decreases. As a result, the increased resistance value results in a decrease in the signal transmission speed of the device. In addition, the smaller cross-sectional area of the wiring leads to a larger current density, which intensifies the electromigration phenomenon of the used wiring.

이와 같은 현상은 소자의 크기가 서브마이크론 이하로 되면 더욱 두드러지게 나타나서 알루미늄을 사용한 금속 배선은 성능과 신뢰도에 많은 문제점들을 나타내게 된다. 즉, 큰 배선 저항으로 인한 신호지연에 따른 동작속도의 한계, 전자이탈에 의한 단선등이 심각한 배선상의 문제로 발생되는 것들이다.This phenomenon becomes more prominent when the size of the device becomes less than the submicron, and the metal wiring using aluminum presents many problems in performance and reliability. That is, the limit of the operation speed due to the signal delay due to the large wiring resistance and the disconnection due to the electron departure are caused by serious wiring problems.

따라서 차세대 금속 배선 재료로서 구리가 고려되는데, 상기 구리를 이용한 금속 배선은 소자의 동작 속도나 저항, 금속 간의 기생 용량 등의 특성이 우수하나 식각 특성이 매우 열악하여 기존의 식각 공정 대신 다마신(damascene)공정을 주로 이용하고 있다.Therefore, copper is considered as a next-generation metal wiring material. The metal wiring using the copper has excellent characteristics such as device operation speed, resistance, and parasitic capacitance between metals, but its etching characteristics are very poor. The process is mainly used.

상기 다마신 공정을 이용한 반도체 제조 방법은 평평한 층간 절연막에 트렌치를 형성하는 우선 식각(first etching)에 의해 상호 연결선을 만들고, 그다음 생성된 트렌치에 구리 금속을 채우는 단계를 포함하는 제조 기술이다. The method of manufacturing a semiconductor using the damascene process is a manufacturing technique including forming interconnects by first etching forming trenches in a flat interlayer insulating film, and then filling copper metal in the resulting trenches.

이러한 다마신 공정을 이용한 제조 방법은 서브쿼터 미크론 상호 연결(subquarter microninterconnects)의 제조 산업에 있어서 가장 많이 선택되고 있는 방법이다.The manufacturing method using this damascene process is the method of choice in the manufacturing industry of subquarter microninterconnects.

상기 다마신 공정은 크게 비아 퍼스트법(Via first)과 트렌치 퍼스트법(Trench first)으로 구분되는데, 비아 퍼스트법은 층간 절연막을 사진 및 식각으로 식각하여 비아홀(via hole)을 먼저 형성한 후, 층간 절연막을 다시 식각하여 비아홀 상부에 트렌치(Trench)를 형성하는 방법이다.The damascene process is largely divided into a via first method and a trench first method. In the via first method, a via hole is first formed by etching an interlayer insulating layer by photo and etching, and then an interlayer is formed. The insulating layer is etched again to form a trench in the upper portion of the via hole.

그리고, 트렌치 퍼스트법은 반대로 트렌치를 먼저 형성한 후, 비아홀을 형성하는 방법이다. In addition, the trench first method is a method of forming a via hole after forming a trench first.

도 1a 내지 도 1c는 종래 기술에서 비아 퍼스트법에 따른 다마신 패턴을 형성하는 과정을 설명하기 위한 공정 순서도이다.1A to 1C are flowcharts illustrating a process of forming a damascene pattern according to the via first method in the prior art.

도 1a에 도시된 바와 같이, 반도체 기판(101)에 식각 방지막(107) 및 층간 절연막(109)을 형성하고, 비아홀(121)을 정의하기 위한 제 1 포토 레지스트 패턴 (151)을 형성한다.As illustrated in FIG. 1A, an etch stop layer 107 and an interlayer insulating layer 109 are formed on the semiconductor substrate 101, and a first photoresist pattern 151 for defining the via hole 121 is formed.

상기 반도체 기판(101)은 웰 및 접합부가 형성된 반도체 기판이거나, 다층 금속 배선 구조에서 하부 금속 배선(110)을 포함하는 절연막이거나, 기타 반도체 소자의 전극으로 사용되는 도전성 패턴을 포함하고 있다.The semiconductor substrate 101 may be a semiconductor substrate on which wells and junctions are formed, an insulating film including the lower metal wiring 110 in a multilayer metal wiring structure, or include a conductive pattern used as an electrode of another semiconductor device.

그리고, 상기 제 1 포토 레지스트 패턴(151)에 맞추어 층간 절연막(109)을 식각하여 식각 방지막(107)을 노출시키는 비아홀(121)을 형성한다.The interlayer insulating layer 109 is etched in accordance with the first photoresist pattern 151 to form a via hole 121 exposing the etch stop layer 107.

그리고, 도 1b에 도시된 바와 같이, 상기 비아홀(121)이 형성된 층간 절연막(109) 상에 트렌치 형성을 위한 제 2 포토 레지스트 패턴(152)을 형성한다.As illustrated in FIG. 1B, a second photoresist pattern 152 for forming trenches is formed on the interlayer insulating layer 109 on which the via holes 121 are formed.

도 1c에 도시된 바와 같이, 제 2 포토 레지스트 패턴(152)에 맞추어 식각 방지막(107)을 식각 장벽으로 하여 패터닝된 층간 절연막(109)을 식각한 후에 제 2 포토 레지스트 패턴(152)을 제거하여 트렌치(122)를 형성한다. As shown in FIG. 1C, after etching the patterned interlayer insulating layer 109 using the etch barrier layer 107 as an etch barrier in accordance with the second photoresist pattern 152, the second photoresist pattern 152 is removed. Trench 122 is formed.

그런데, 상기 비아홀(121)과 트렌치(122)를 형성하기 위하여 층간 절연막(109)을 식각하는 공정은 플라즈마 식각 공정을 주로 사용하게 되는데, 이때 식각 가스로 산소(O2), 아르곤(Ar)등의 불활성 가스를 이용하게 된다.However, the process of etching the interlayer insulating film 109 to form the via holes 121 and the trench 122 mainly uses a plasma etching process, in which oxygen (O 2 ), argon (Ar), etc. are used as etching gases. Inert gas of is used.

상기 트렌치(122)를 형성하기 위하여 층간 절연막(109)을 식각하는 공정에서 상기 비아홀(121)은 개방되어 있으므로, 상기 비아홀(121)에 의해 노출되어 있는 식각 방지막(107)과, 상기 비아홀(121)의 측벽(A)은 트렌치 형성을 위한 식각 가스에 의해 손상(damage)을 입게 된다.Since the via hole 121 is open in the process of etching the interlayer insulating layer 109 to form the trench 122, the etch stop layer 107 exposed by the via hole 121 and the via hole 121 are formed. The side wall A of) is damaged by the etching gas for forming the trench.

즉, 상기 비아홀(121)의 측벽(A)은 에너지가 큰 산소(O2), 아르곤(Ar)등의 불활성 가스에 의해 여기되어 활성화된 상태가 되며, 이는 후속 공정에서 구리 등의 금속으로 비아홀이 채워질때 상기 구리 금속이 층간 절연막 내부로 확산이 잘 일어나도록 한다. 따라서, 반도체 소자의 수명을 단축시키는 문제점을 발생시킨다.That is, the sidewall A of the via hole 121 is excited by an inert gas such as oxygen (O 2 ), argon (Ar), and the like, and is activated, which is a via hole with a metal such as copper in a subsequent process. When filled, the copper metal diffuses well into the interlayer insulating film. Thus, a problem of shortening the lifespan of the semiconductor device is generated.

또한, 상기 트렌치 형성을 위한 층간 절연막 식각시에 손상된 식각 방지막(B)은 추후 제거시에 공정을 제어하기가 어려운 단점이 있다.In addition, the etch barrier layer B damaged during the interlayer insulating layer etching to form the trench has a disadvantage in that it is difficult to control the process at the time of removal.

본 발명은 반도체 소자의 제조 공정에서 비아 퍼스트법 듀얼 다마신 패턴을 위한 비아홀과 트렌치 형성시에 바이홀 내부의 측벽과 식각 방지막의 손상을 방지할 수 있는 반도체 소자의 형성 방법을 제공하는 데 목적이 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a method of forming a semiconductor device capable of preventing damage to sidewalls and an etch barrier layer in a via hole when forming a via hole and a trench for a via first method dual damascene pattern in a semiconductor device manufacturing process. have.

상기한 목적을 달성하기 위하여 본 발명에 따른 반도체 소자의 형성 방법은, 반도체 기판 상에 식각 방지막을 형성하는 단계와; 상기 식각 방지막 상에 층간절연막을 적층하는 단계와; 상기 층간 절연막 상에 비아홀 형성 영역을 노출하는 제 1 포토레지스트층을 형성하는 단계와; 상기 층간 절연막을 라돈(Rn), 크레논(Xe), 크립톤(Kr)에서 선택된 불활성 기체를 이용하여 식각 제거하여 비아홀을 형성하는 단계와; 상기 층간 절연막 상에 트렌치 형성 영역을 노출하는 제 2 포토 레지스트층을 형성하는 단계와; 상기 층간 절연막을 헬륨(He), 네오듐(Ne)에서 선택된 불활성 기체를 이용하여 식각 제거하여 트렌치를 형성하는 단계와; 상기 비아홀과 트렌치에 배리어 메탈층과 금속 배선층을 형성하는 단계;를 포함하여 이루어지는 것을 특징으로 한다.In order to achieve the above object, a method of forming a semiconductor device according to the present invention comprises the steps of: forming an etch stop layer on a semiconductor substrate; Stacking an interlayer insulating film on the etch stop layer; Forming a first photoresist layer exposing a via hole formation region on the interlayer insulating film; Etching the interlayer insulating layer using an inert gas selected from radon (Rn), crenon (Xe), and krypton (Kr) to form via holes; Forming a second photoresist layer exposing a trench formation region on the interlayer insulating film; Etching the interlayer insulating layer using an inert gas selected from helium (He) and neodium (Ne) to form a trench; And forming a barrier metal layer and a metal wiring layer in the via hole and the trench.

상기 비아홀을 형성하는 단계에 있어서, 상기 식각 방지막은 복원되는 것을 특징으로 한다.In the forming of the via hole, the etch stop layer may be restored.

상기 트렌치를 형성하는 단계에 있어서, 상기 식각 방지막은 복원되는 것을 특징으로 한다.In the forming of the trench, the etch stop layer may be restored.

상기 층간 절연막을 식각하는 가스는 N2, NH3, CH4중에서 선택된 가스를 더 혼합하는 것을 특징으로 한다.The gas for etching the interlayer insulating film is characterized by further mixing a gas selected from N 2 , NH 3 , CH 4 .

상기 층간 절연막은 FSG 또는 SiOC인 것을 특징으로 한다.The interlayer insulating film is characterized in that the FSG or SiOC.

상기 식각 방지막은 SiNx 또는 SiC인 것을 특징으로 한다.The etch stop layer is characterized in that the SiNx or SiC.

이하, 첨부한 도면을 참조로 하여 본 발명에 따른 반도체 소자의 듀얼 다마신 패턴의 형성 방법을 구체적으로 설명한다.Hereinafter, a method of forming a dual damascene pattern of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 듀얼 다마신 패턴의 형성 방법을 보여주는 공정 순서도이다.2A to 2D are flowcharts illustrating a method of forming a dual damascene pattern of a semiconductor device according to the present invention.

도 2a에 도시된 바와 같이, 반도체 기판(201) 상에 식각 방지막(107) 및 층간 절연막(interlevel dielectric)(209)을 증착한다.As shown in FIG. 2A, an etch stop layer 107 and an interlevel dielectric 209 are deposited on the semiconductor substrate 201.

상기 반도체 기판(201)에는 다층 금속 배선 구조에서 하부 금속 배선(210)이 형성되어 있을 수도 있으며, 상기 층간 절연막(209)을 관통하여 상기 하부 금속 배선(210)과 이후 형성될 구리 금속 배선이 접속되는 구조로 형성될 수 있다.A lower metal wiring 210 may be formed in the semiconductor substrate 201 in a multilayer metal wiring structure, and the lower metal wiring 210 and a copper metal wiring to be formed later are connected through the interlayer insulating layer 209. It can be formed into a structure.

상기 층간 절연막(209)은 PECVD(plasma enhanced chemical vapor deposition)방법으로 플루오린 실리케이트 글래스막(fluorinated- silicate-glass; FSG) 등의 저 유전율을 갖는 물질을 증착하여 형성한다.The interlayer insulating layer 209 is formed by depositing a material having a low dielectric constant such as fluorinated silicate glass (FSG) by plasma enhanced chemical vapor deposition (PECVD).

상기 식각 방지막(207)은 실리콘 질화막(Nitride)으로 더 형성될 수 있다.The etch stop layer 207 may be further formed of a silicon nitride layer.

한편, 상기 층간 절연막(209)으로 SiOC가 사용될 수 있으며, 상기 SiOC 박막은 PTMSM(phenyltrimethoxy- silane:C6H5Si(OCH3)2, TMS(trimethylsilane: Si(CH3)4) 등을 아르곤(Ar), (He) 등의 기체를 캐리어 기체로 사용하여 산소 기체와 함께 반응시키며, PECVD (Plasma Enhanced Chemical Vapor Depo- sition) 등의 방법에 의해서 얻어질 수 있다.SiOC may be used as the interlayer insulating layer 209, and the SiOC thin film may include PTMSM (phenyltrimethoxy-silane: C 6 H 5 Si (OCH 3) 2, TMS (trimethylsilane: Si (CH 3) 4), and the like. Gas) and the like as the carrier gas to react with the oxygen gas, and may be obtained by a method such as PECVD (Plasma Enhanced Chemical Vapor Deposition).

상기 층간 절연막(209)으로 SiOC를 사용할 경우에 상기 식각 방지막(207)으로는 SiC로 형성할 수도 있다.When SiOC is used as the interlayer insulating film 209, the etch stop layer 207 may be formed of SiC.

이후, 도 2b에 도시한 바와 같이, 상기 층간 절연막(209) 상에 제 1 포토 레지스트층(251)을 형성한다.Thereafter, as illustrated in FIG. 2B, a first photoresist layer 251 is formed on the interlayer insulating layer 209.

상기 포토 레지스트(251)는 빛에 민감한 반응을 보이는 감응 물질과, 박막을 형성하는 합성 수지 물질(resin)과, 합성 수지 물질을 녹이는 용제(solvent) 등으로 이루어지며, 상기 감응 물질이 빛을 받으면 광자에 의해 중합체가 단위체로 절단되어 현상액에 용해되는 물질로 변화하는 양성 포토 레지스트(positive photoresist)와, 상기 감응 물질이 노출된 빛에 의해 현상액에 녹지 않는 불용성의 중합체로 변화하는 음성 포토 레지스트(negative photoresist)가 있다.The photoresist 251 is made of a sensitive material having a light sensitive reaction, a synthetic resin material (resin) to form a thin film, a solvent (melt) to dissolve the synthetic resin material, etc. Positive photoresist that changes the polymer into monomers by photons and dissolves in the developer, and negative photoresist that changes into an insoluble polymer that does not dissolve in the developer due to the light exposed. photoresist).

따라서, 상기와 같이 층간 절연막(209) 상에는 양성 포토 레지스트 또는 음성 포토 레지스트를 이용하여 비아홀 형성을 위한 제 1 포토 레지스트층(251)을 형성한다.Accordingly, as described above, the first photoresist layer 251 for forming via holes is formed on the interlayer insulating layer 209 by using a positive photoresist or a negative photoresist.

상기 제 1 포토 레지스트층(251)은 스핀코팅(spin coating) 등의 방법으로 도포를 하여 균일한 두께로 형성한다.The first photoresist layer 251 is coated to form a uniform thickness by a method such as spin coating.

이후, 상기 제 1 포토 레지스트층(251)을 마스크로 하여 상기 층간 절연막(209)을 식각하는데, 식각 공정에서 불활성 기체, 질화 가스(N2/NH3)를 혼합하여 사용한다.Thereafter, the interlayer insulating layer 209 is etched using the first photoresist layer 251 as a mask, and an inert gas and a nitride gas (N 2 / NH 3 ) are mixed and used in the etching process.

상기 불활성 기체는 라돈(Rn), 크세논(Xe), 크립톤(Kr) 등의 원자 반경이 크고 질량이 큰 기체를 사용한다.The inert gas is a gas having a large atomic radius and a large mass such as radon (Rn), xenon (Xe), and krypton (Kr).

따라서, 상기 질량이 큰 불활성 기체에 의해서 상기 층간 절연막(209)의 비아홀은 빠른 시간 내에 수직하게 식각되어 형성될 수 있다.Accordingly, the via hole of the interlayer insulating layer 209 may be vertically etched by a large amount of inert gas in a short time.

상기 질화 가스(N2 또는 NH3)는 상기 질량이 큰 불활성 기체에 의해서 비아홀이 형성될때 노출되는 식각 방지막(207)을 복원하는 역할을 한다.The nitriding gas (N 2 or NH 3 ) serves to restore the etch stop layer 207 exposed when the via hole is formed by the inert gas having a large mass.

그러므로, 상기 질량이 큰 불활성 기체에 의해서 상기 층간 절연막(209)에 비아홀이 빠른 시간내에 형성됨과 동시에 손상이 발생될 수 있는 식각 방지막(207)도 복원이 이루어진다.Therefore, via holes are formed in the interlayer insulating film 209 in a short time by the inert gas having a large mass, and at the same time, the etch stop layer 207, which may cause damage, is also restored.

한편, 상기 층간 절연막이(209) SiOC이고, 식각 방지막(207)이 SiC인 경우에는 상기 식각용 가스로 탄화가스(CH4)를 사용할 수 있다.On the other hand, when the interlayer insulating film is 209 SiOC and the etch stop layer 207 is SiC, carbon dioxide (CH 4 ) may be used as the etching gas.

이후, 상기 제 1 포토 레지스트층(251)은 제거된다.Thereafter, the first photoresist layer 251 is removed.

이어서, 도 2c에 도시된 바와 같이, 상기 층간 절연막(209) 상에 트렌치(232) 형성을 위한 제 2 포토 레지스트층(252)을 형성한다.Subsequently, as shown in FIG. 2C, a second photoresist layer 252 for forming the trench 232 is formed on the interlayer insulating layer 209.

상기 제 2 포토 레지스트층(252)을 마스크로 하여 노출된 층간 절연막(209)을 식각하는데, 식각 공정에서 불활성 기체, 질화 가스(N2 또는 NH3)를 혼합하여 사용한다.The exposed interlayer insulating film 209 is etched using the second photoresist layer 252 as a mask, and an inert gas and a nitride gas (N 2 or NH 3 ) are mixed and used in the etching process.

상기 불활성 기체는 헬륨(He), 네온(Ne) 등의 원자 반경이 작고 질량이 작은 기체를 사용한다.The inert gas uses a gas having a small atomic radius and a small mass such as helium (He) and neon (Ne).

따라서, 상기 질량이 작은 불활성 기체에 의해서 상기 층간 절연막(209)의 트렌치(222)가 식각되어 형성되며, 노출된 비아홀(221)과 식각 방지막(207)에도 손상을 최소화할 수 있다.Accordingly, the trench 222 of the interlayer insulating layer 209 is etched by the inert gas having a small mass, and damage to the exposed via hole 221 and the etch stop layer 207 can be minimized.

즉, 상기 질화 가스(N2또는 NH3)는 노출되는 식각 방지막(207)을 복원하는 역할을 한다. 또한, 상기 질량이 작은 불활성 기체는 기판에 인가되는 바이어스 전압과 소스 전압의 전위차에 의해 수직 배향성을 가지고 기판에 조사되어 식각이 이루어지므로 비아홀(221) 측벽의 손상을 최소화할 수 있다.That is, the nitride gas N 2 or NH 3 serves to restore the exposed etch stop layer 207. In addition, since the inert gas having a small mass is etched by being irradiated onto the substrate with a vertical alignment by a potential difference between a bias voltage and a source voltage applied to the substrate, damage to the sidewall of the via hole 221 may be minimized.

한편, 상기 층간 절연막(209)이 SiOC이고, 식각 방지막(207)이 SiC인 경우에는 상기 식각 방지막(207)의 복원을 위하여 식각용 가스에 탄화가스(CH4)를 혼합하여 사용할 수 있다.When the interlayer insulating layer 209 is SiOC and the etch stop layer 207 is SiC, carbon dioxide CH 4 may be mixed with the etching gas to restore the etch stop layer 207.

이후, 상기 비아홀(221)과 트렌치(222)가 형성된 층간 절연막(209) 상에는 제 2 포토 레지스트층(252)을 에슁(ashing) 공정으로 제거할 수 있다.Thereafter, the second photoresist layer 252 may be removed by an ashing process on the interlayer insulating layer 209 on which the via holes 221 and the trench 222 are formed.

다음으로, 상기 층간 절연막(209) 상에 배리어 메탈을 증착시켜 상기 비아홀(221)과 트렌치(222) 내부에도 배리어 메탈층(231)을 형성한다.Next, a barrier metal is deposited on the interlayer insulating layer 209 to form a barrier metal layer 231 inside the via hole 221 and the trench 222.

그리고, 상기 배리어 메탈층(231)을 확산 방지막으로 구리(Cu)를 증착시켜 구리 금속층을 형성하고, 상기 구리 금속층을 평탄화시켜 상기 비아홀(221)과 트렌치(222) 내에 구리 금속 배선(235)을 형성한다.Further, copper (Cu) is deposited on the barrier metal layer 231 as a diffusion barrier to form a copper metal layer, and the copper metal layer is planarized to form a copper metal wire 235 in the via hole 221 and the trench 222. Form.

이때, 상기 비아홀(221) 내부에 손상이 일어나지 않아 비활성 상태이므로 구리 금속 배선(235)이 층간 절연막(209)으로 확산되지 않아 소자의 수명을 연장시키고 소자 특성을 향상시키는 효과가 있다.At this time, since the damage is not generated inside the via hole 221, the copper metal wiring 235 is not diffused into the interlayer insulating layer 209, thereby extending the life of the device and improving device characteristics.

도 3은 본 발명에 따른 듀얼 다마신 패턴 형성 공정에서, 비아홀과 트렌치 형성시에 사용되는 불활성 기체와 그에 따른 식각 시간의 관계를 보여주는 그래프이다.FIG. 3 is a graph showing a relationship between an inert gas used in forming a via hole and a trench and an etching time according to the dual damascene pattern forming process according to the present invention.

도 3에 도시된 바와 같이, 본 발명에 따른 듀얼 다마신 패턴 형성 공정에서, 층간 절연막의 식각을 위하여 불활성 기체를 사용하는데, 상기 불활성 기체로는 질량에 따라 He, Ne, Ar, Kr, Xe, Rn 순이다.As shown in FIG. 3, in the dual damascene pattern forming process according to the present invention, an inert gas is used to etch the interlayer insulating film. The inert gas may be He, Ne, Ar, Kr, Xe, Rn order.

이때, 질량이 무거운 Rn, Xe, Kr 등은 비아홀 형성 식각 가스로 사용하며, 상기 비아홀 형성시에 사용되는 질량이 무거운 불활성 기체에 의해 빠른 시간내에 비아홀을 형성하고, 손상될 수 있는 식각 방지막은 상기 식각 가스에 질화 가스(N2 또는 NH3) 또는 탄화가스(CH4)를 혼합하여 사용함으로써 식각과 동시에 복원할 수 있다.In this case, Rn, Xe, Kr, etc., which are heavy, are used as a via hole forming gas, and via holes are formed by an inert gas having a heavy mass used for forming the via holes in a short time. By using a nitridation gas (N 2 or NH 3 ) or a carbonization gas (CH 4 ) to the etching gas can be restored at the same time as the etching.

이후, 상기 트렌치 형성용 식각 가스를 이용하여 층간 절연막에 트렌치를 형성하는데, 사용되는 트렌치 형성용 식각 가스는 질량이 상대적으로 가벼운 He, Ne 등을 사용하여 손상이 적도록 트렌치를 형성한다.Thereafter, a trench is formed in the interlayer insulating layer using the trench forming etching gas, and the trench forming etching gas uses a He, Ne, etc. having a relatively light mass to form a trench so that the damage is small.

이때, 손상될 수 있는 식각 방지막은 상기 식각 가스에 질화 가스(N2 또는 NH3) 또는 탄화가스(CH4)를 혼합하여 사용함으로써 식각과 동시에 복원할 수 있다.In this case, the etching prevention film that may be damaged may be restored at the same time as the etching gas by using a mixture of nitride gas (N 2 or NH 3 ) or carbonized gas (CH 4 ).

이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명에 따른 반도체 소자의 금속 배선 형성 방법은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.As mentioned above, the present invention has been described in detail through specific embodiments, which are intended to specifically describe the present invention, and the method for forming metal wirings of the semiconductor device according to the present invention is not limited thereto. It is apparent that modifications and improvements are possible by those skilled in the art.

본 발명은 반도체 소자에서 듀얼 다마신 패턴을 형성하는 공정에서 비아홀 내부에 손상을 방지하여 구리 금속 배선의 구리가 층간 절연막으로 확산되지 않아 소자의 수명을 연장시키고 소자 특성을 향상시키는 효과가 있다. 또한, 본 발명은 불량률을 저하시킴으로써 반도체 수율을 향상시키고 반도체 소자의 신뢰성을 향상시키는 효과가 있다.The present invention has the effect of preventing damage to the inside of the via hole in the process of forming a dual damascene pattern in the semiconductor device, so that copper of the copper metal wiring is not diffused into the interlayer insulating film, thereby extending the life of the device and improving device characteristics. In addition, the present invention has the effect of improving the semiconductor yield and the reliability of the semiconductor device by reducing the defective rate.

Claims (6)

반도체 기판 상에 식각 방지막을 형성하는 단계와;Forming an etch stop layer on the semiconductor substrate; 상기 식각 방지막 상에 층간절연막을 적층하는 단계와;Stacking an interlayer insulating film on the etch stop layer; 상기 층간 절연막 상에 비아홀 형성 영역을 노출하는 제 1 포토레지스트층을 형성하는 단계와;Forming a first photoresist layer exposing a via hole formation region on the interlayer insulating film; 상기 층간 절연막을 라돈(Rn), 크세논(Xe), 크립톤(Kr) 및 아르곤(Ar)으로 이루어진 군으로부터 선택된 적어도 하나와 N2, NH3 및 CH4로 이루어진 군으로부터 선택된 적어도 하나를 혼합한 가스를 이용하여 식각 제거하여 비아홀을 형성하는 단계와;A gas in which the interlayer insulating film is mixed with at least one selected from the group consisting of radon (Rn), xenon (Xe), krypton (Kr) and argon (Ar) and at least one selected from the group consisting of N 2 , NH 3 and CH 4 Etching to form a via hole by using; 상기 층간 절연막 상에 트렌치 형성 영역을 노출하는 제 2 포토 레지스트층을 형성하는 단계와;Forming a second photoresist layer exposing a trench formation region on the interlayer insulating film; 상기 층간 절연막을 헬륨(He), 네오듐(Ne) 및 아르곤(Ar)으로 이루어진 군으로부터 선택된 적어도 하나와 N2, NH3 및 CH4로 이루어진 군으로부터 선택된 적어도 하나를 혼합한 가스를 이용하여 식각 제거하여 트렌치를 형성하는 단계와;The interlayer insulating layer is etched using a gas in which at least one selected from the group consisting of helium (He), neodium (Ne), and argon (Ar) is mixed with at least one selected from the group consisting of N 2 , NH 3, and CH 4 . Removing to form a trench; 상기 비아홀과 트렌치에 배리어 메탈층과 금속 배선층을 형성하는 단계;를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 형성 방법.Forming a barrier metal layer and a metal wiring layer in the via hole and the trench. 제 1항에 있어서,The method of claim 1, 상기 비아홀을 형성하는 단계에 있어서,In the forming of the via hole, 상기 식각 방지막은 복원되는 것을 특징으로 하는 반도체 소자의 형성 방법.And the etch stop layer is restored. 제 1항에 있어서,The method of claim 1, 상기 트렌치를 형성하는 단계에 있어서,In the forming of the trench, 상기 식각 방지막은 복원되는 것을 특징으로 하는 반도체 소자의 형성 방법.And the etch stop layer is restored. 삭제delete 제 1항에 있어서,The method of claim 1, 상기 층간 절연막은 FSG 또는 SiOC인 것을 특징으로 하는 반도체 소자의 형성 방법.The interlayer insulating film is a method of forming a semiconductor device, characterized in that the FSG or SiOC. 제 1항에 있어서,The method of claim 1, 상기 식각 방지막은 SiNx 또는 SiC인 것을 특징으로 하는 반도체 소자의 형성 방법.The etching prevention film is a method of forming a semiconductor device, characterized in that the SiNx or SiC.
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KR20050045611A (en) * 2003-11-12 2005-05-17 동부아남반도체 주식회사 Method of forming metal plug of semiconductor device
KR20050114784A (en) * 2004-06-01 2005-12-07 동부아남반도체 주식회사 Method for forming cu interconnection of semiconductor device

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