KR100705400B1 - Method of performing electric wiring in semiconductor process - Google Patents
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Abstract
도전 물질이 확산되어 저지막과 반응함으로서 발생되는 공정 불량을 방지하는 반도체 장치의 배선 형성 방법이 개시되어 있다. 도전성 물질이 매립되어 있는 홀 또는 트랜치로 이루어지는 제1 도전체 패턴을 구비하는 제1 절연막을 형성한다. 상기 제1 절연막의 상부에 산소와 실리콘이 1: 1.7 이하로 조성되는 실리콘 산 질화막으로 이루어지는 저지막을 형성한다. 상기 저지막 상에 제2 절연막을 형성한다. 상기 제1 절연막 및 저지막의 소정 부위를 연속적으로 식각하여 상기 제1 도전체 패턴의 상부면의 일부를 노출시키는 콘택홀을 형성한다. 상기 콘택홀의 내부 및 상기 제2 절연막의 상부면에 연속적으로 금속 베리어막을 형성한다. 그리고 상기 금속 베리어 막이 형성된 콘택홀을 매몰하면서 도전성 물질을 증착시킨다. 이 때 상기 조성을 갖는 저지막은 도전성 물질과의 반응이 억제되기 때문에 상기 저지막이 도전체로 변성하는 것을 방지할 수 있고, 이에 따라 배선 형성 시의 공정 불량을 최소화 할 수 있다.A method of forming a wiring in a semiconductor device is disclosed, which prevents process defects caused by diffusion of a conductive material and reaction with a blocking film. A first insulating film having a first conductor pattern made of a hole or trench in which a conductive material is embedded is formed. A blocking film made of a silicon oxynitride film having oxygen and silicon of 1: 1.7 or less is formed on the first insulating film. A second insulating film is formed on the blocking film. Predetermined portions of the first insulating layer and the blocking layer are sequentially etched to form contact holes exposing a portion of the upper surface of the first conductor pattern. A metal barrier film is continuously formed in the contact hole and on an upper surface of the second insulating film. The conductive material is deposited while the contact hole in which the metal barrier film is formed is buried. At this time, since the blocking film having the composition is suppressed from reacting with the conductive material, it is possible to prevent the blocking film from being denatured into a conductor, thereby minimizing process defects in forming the wiring.
Description
도 1은 알루미늄과 저저막이 반응하여 발생되는 불량을 나타내는 단면도이다. 1 is a cross-sectional view showing a defect caused by the reaction between aluminum and the low film.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 반도체 장치의 배선 형성 방법을 설명하기 위한 단면도이다. 2A to 2F are cross-sectional views illustrating a wiring forming method of a semiconductor device in accordance with an embodiment of the present invention.
도 3은 알루미늄과의 반응이 억제되는 저지막을 형성하는 조건을 나타내는 그래프이다. 3 is a graph showing conditions for forming a blocking film in which reaction with aluminum is suppressed.
도 4는 도 3에서의 각 조건에 따라 형성된 SiON막에 대해 알루미늄과의 반응 여부를 확인하기 위한 방법을 나타내는 단면도이다. FIG. 4 is a cross-sectional view showing a method for confirming whether or not to react with aluminum with respect to a SiON film formed according to each condition of FIG. 3.
도 5는 도 4의 방법에 따라 수행된 결과인 전압 대 전류의 그래프도이다.FIG. 5 is a graphical representation of voltage versus current as a result of performing the method of FIG. 4.
도 6은 각 조건에 따라 형성된 SiON막의 조성(atomic %)을 나타내는 그래프도이다. 6 is a graph showing the composition (atomic%) of the SiON film formed according to each condition.
도 7은 반응 조건 및 미반응 조건으로 형성된 저지막을 포함하는 반도체 장치를 제조하고, 상기 반도체 장치를 테스트한 결과를 나타내는 그래프도이다. FIG. 7 is a graph showing a result of manufacturing a semiconductor device including a blocking film formed under reaction conditions and unreacted conditions and testing the semiconductor device. FIG.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
20 : 반도체 기판 22 : 제1 절연막
20
24 : 도전체 패턴 26, 26a : 저지막24:
28, 28a : 제2 절연막 29 : 콘택홀28, 28a: second insulating film 29: contact hole
30 : 금속 베리어막 32 : 금속막30: metal barrier film 32: metal film
본 발명은 반도체 장치의 배선 형성 방법에 관한 것으로, 보다 상세하게는 콘택홀을 형성하기 위한 저지막을 포함하는 반도체 장치의 배선 형성 방법에 관한 것이다. BACKGROUND OF THE
근래에 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 상기 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이러한 요구에 부응하여 반도체 장치는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 발전되고 있다. 상기 제조 기술들 중에서 전기적 배선을 형성하는 기술에 대한 요구도 엄격해지고 있다. In recent years, with the rapid spread of information media such as computers, semiconductor devices are also rapidly developing. In terms of its function, the semiconductor device is required to operate at a high speed and to have a large storage capacity. In response to such demands, manufacturing techniques have been developed for semiconductor devices to improve the degree of integration, reliability, and response speed. Among the manufacturing techniques, the demand for a technique for forming an electrical wiring is also becoming more stringent.
최근의 반도체 장치에서의 전기적 배선을 구성하기 위한 각 도전체 패턴의 넓이(width) 및 각 도전체 패턴들 간의 간격들도 점점 미세해 지고 있다. 이에 따라 상부 도전체 패턴과 하부 도전체 패턴을 연결하기 위한 콘택홀의 사이즈도 점차 감소되고 있으며, 그 깊이도 또한 깊어져서 정확한 위치에 콘택홀을 형성하기가 매우 어렵다. In recent years, the width of each conductor pattern and the distances between the conductor patterns for forming electrical wiring in semiconductor devices have become smaller. Accordingly, the size of the contact hole for connecting the upper conductor pattern and the lower conductor pattern is gradually reduced, and the depth thereof is also deepened, making it difficult to form the contact hole at the correct position.
상기 콘택홀을 구비하는 반도체 장치의 배선을 형성하는 방법을 간략하게 설명하고자 한다. A method of forming a wiring of a semiconductor device having the contact hole will be briefly described.
먼저, 도전성 물질이 매립되어 있는 홀 또는 트랜치로 이루어지는 다수개의 도전체 패턴을 구비하는 제1 절연막을 형성한다. 이어서 상기 제1 절연막의 상부에 실리콘 질화막 또는 실리콘 산질화막으로 이루어지는 저지막을 형성한다. 상기 저지막은 후속 공정에서 콘택홀을 형성할 때 정확한 위치까지 콘택이 이루어지도록 하기 위한 막이다. First, a first insulating film having a plurality of conductor patterns made of holes or trenches in which a conductive material is embedded is formed. Subsequently, a blocking film made of a silicon nitride film or a silicon oxynitride film is formed on the first insulating film. The blocking film is a film for making contact to an accurate position when forming a contact hole in a subsequent process.
상기 저지막 상에 제2 절연막을 형성한다. 이어서, 상기 제2 절연막 및 저지막의 소정 부위를 순차적으로 식각하여 상기 도전체 패턴의 상부면의 일부를 노출시키는 콘택홀을 형성한다. 상기 콘택홀은 상기 다수개의 도전체 패턴 중에서 설정된 몇 개의 도전체 패턴의 상부를 노출하도록 형성된다. A second insulating film is formed on the blocking film. Subsequently, predetermined portions of the second insulating layer and the blocking layer are sequentially etched to form a contact hole exposing a portion of the upper surface of the conductor pattern. The contact hole is formed to expose an upper portion of a plurality of conductor patterns set among the plurality of conductor patterns.
이어서, 상기 콘택홀 내부에 알루미늄과 같은 도전 물질을 매몰하여 반도체 장치의 배선을 형성한다. 상기 알루미늄은 콘택 저항이 낮으면서, 공정 진행이 용이하여 가장 널리 사용되는 반도체 장치의 배선에 널리 사용되는 도전 물질이다. Subsequently, a conductive material such as aluminum is embedded in the contact hole to form a wiring of the semiconductor device. The aluminum is a conductive material that is widely used for wiring of the semiconductor device which is most widely used because of low contact resistance and easy process progression.
그러나 상기 공정을 수행할 때, 상기 콘택홀의 측면 하부에 매몰되는 알루미늄이 상기 저지막으로 확산되어 실리콘과 반응함으로서 상기 저지막을 도전체로 변성시키는 불량이 빈번히 발생된다. However, when performing the above process, aluminum buried under the side of the contact hole diffuses into the blocking film and reacts with silicon, thereby frequently causing a defect of deforming the blocking film into a conductor.
도 1은 상기 설명한 불량이 발생된 것을 나타내는 단면도이다. 1 is a cross-sectional view showing that the failure described above has occurred.
도시된 바와 같이, 상기 저지막(10)이 도전체(10a)로 변성되면 절연되어야할 도전체 패턴(12)들과 브릿지(bridge)가 발생하므로 원치 않는 경로로 전류가 흐르 게된다. 이에 따라 반도체 장치의 대기 전류 불량(stand-by current fail) 및 동작 불량(function fail)등이 발생된다. As shown in the drawing, when the
이러한 알루미늄의 확산을 방지하기 위해 상기 알루미늄을 증착시키기 이전에 상기 콘택홀의 내부 및 제2 절연막 상에 금속 베리어(metal barrer)막을 먼저 형성한다. 그러나 상기 금속 베리어 막은 스탭 커버러지(step coverage)가 양호하지 못할 경우 상기 콘택홀 측면 하부에서 상기 금속 베리어 막의 두께가 얇아지고, 상기 금속 베리어 막의 계면을 타고 상기 알루미늄이 상기 저지막으로 확산되기 쉽다. 그러므로 상기 금속 베리어막이 형성되어 있더라도, 상기 불량을 완전히 방지할 수 없다. In order to prevent the diffusion of aluminum, a metal barrier layer is first formed on the inside of the contact hole and on the second insulating layer before depositing the aluminum. However, when the step coverage of the metal barrier film is not good, the thickness of the metal barrier film becomes thin at the lower side of the contact hole, and the aluminum is easily diffused through the interface of the metal barrier film. Therefore, even if the metal barrier film is formed, the defect cannot be completely prevented.
따라서, 본 발명의 목적은 도전 물질이 확산되어 저지막과 반응함으로서 발생되는 공정 불량을 방지하는 반도체 장치의 배선 형성 방법을 제공하는 데 있다. Accordingly, it is an object of the present invention to provide a method for forming a wiring in a semiconductor device which prevents process defects caused by diffusion of a conductive material and reaction with a blocking film.
상기한 목적을 달성하기 위하여 본 발명은, 도전성 물질이 매립되어 있는 홀 또는 트랜치로 이루어지는 제1 도전체 패턴을 구비하는 제1 절연막을 형성한다. 상기 제1 절연막의 상부에 산소와 실리콘이 1: 1.7 이하로 조성되는 실리콘 산 질화막으로 이루어지는 저지막을 형성한다. 상기 저지막 상에 제2 절연막을 형성한다. 상기 제1 절연막 및 저지막의 소정 부위를 연속적으로 식각하여 상기 제1 도전체 패턴의 상부면의 일부를 노출시키는 콘택홀을 형성한다. 상기 콘택홀의 내부 및 상기 제2 절연막의 상부면에 연속적으로 금속 베리어막을 형성한다. 그리고 상기 금 속 베리어 막이 형성된 콘택홀을 매몰하면서 도전성 물질을 증착시킨다. In order to achieve the above object, the present invention forms a first insulating film having a first conductor pattern made of a hole or a trench in which a conductive material is embedded. A blocking film made of a silicon oxynitride film having oxygen and silicon of 1: 1.7 or less is formed on the first insulating film. A second insulating film is formed on the blocking film. Predetermined portions of the first insulating layer and the blocking layer are sequentially etched to form contact holes exposing a portion of the upper surface of the first conductor pattern. A metal barrier film is continuously formed in the contact hole and on an upper surface of the second insulating film. The conductive material is deposited while the contact hole in which the metal barrier film is formed is buried.
상기 콘택홀에 매몰하면서 증착되는 도전성 물질은 알루미늄을 포함한다. The conductive material deposited while buried in the contact hole includes aluminum.
설명한 바와 같이, 상기 저지막이 산소와 실리콘이 1: 1.7 이하로 조성되는 실리콘 산 질화막으로 형성되면 후속 공정에서 알루미늄과 같은 도전성 물질이 상기 저지막으로 확산되더라도 상기 알루미늄과 상기 저지막과의 반응이 억제된다. 때문에 상기 저지막이 상기 알루미늄과 반응하여 상기 저지막이 도전체로 변성하는 것을 방지할 수 있고, 이에 따라 배선 형성 시의 공정 불량을 최소화 할 수 있다. As described above, when the blocking film is formed of a silicon oxynitride film having oxygen and silicon of 1: 1.7 or less, the reaction between the aluminum and the blocking film is suppressed even when a conductive material such as aluminum diffuses into the blocking film in a subsequent process. do. Therefore, the blocking film can be prevented from reacting with the aluminum to prevent the blocking film from being denatured into a conductor, thereby minimizing process defects during wiring formation.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 반도체 장치의 배선 형성 방법을 설명하기 위한 단면도이다. 2A to 2F are cross-sectional views illustrating a wiring forming method of a semiconductor device in accordance with an embodiment of the present invention.
도 2a를 참조하면, 반도체 기판(20)상에 도전성 물질이 매립되어 있는 홀 또는 트랜치로 이루어지는 다수개의 도전체 패턴(24)을 구비하는 제1 절연막(22)을 형성한다. 즉, 상기 제1 절연막(22)의 상부면의 소정 부위에는 상기 다수개의 도전체 패턴(24)의 상부면이 각각 노출되어 있다. Referring to FIG. 2A, a first
구체적으로 설명하면, 반도체 기판 상에 절연막을 형성한 다음, 상기 절연막 상에 상기 도전체 패턴(24)이 형성될 부위에 홀 또는 트랜치를 형성한다. 이어서, 상기 홀 또는 트랜치의 내부에 도전성 물질을 매립한다. 그리고, 상기 도전성 물질을 에치백(etch back) 또는 화학 기계적 연마(chemical mechanical polishing; CMP) 방법으로 식각하여, 상기 도전체 패턴(24)이 상부면에 노출되는 제1 절연막(22)을 형성한다.Specifically, an insulating film is formed on a semiconductor substrate, and then a hole or a trench is formed in a portion where the
다른 방법으로, 상기 절연막이 형성되어 있는 반도체 기판 상에 도전성 물질을 증착하고 패터닝하여 도전체 패턴(24)을 형성하고, 상기 도전체 패턴(24)상에 절연막을 형성한다. 그리고, 상기 절연막을 에치백(etch back) 또는 화학 기계적 연마(chemical mechanical polishing; CMP) 방법으로 식각하여, 상기 도전체 패턴(24)이 상부면에 노출되는 제1 절연막(22)을 형성할 수도 있다.Alternatively, a conductive material is deposited and patterned on a semiconductor substrate on which the insulating film is formed to form a
도 2b를 참조하면, 상기 제1 절연막(22)의 상부에 산소와 실리콘이 1: 1.7 이하로 조성되는 실리콘 산 질화막(이하 SiON막)으로 구비되는 저지막(26)을 형성한다. 상기 저지막(26)은 후속 공정에 의해 상기 도전체 패턴(24)을 일부 노출하는 콘택홀을 형성하기 위한 식각 공정 시에 식각 종말점을 알려주는 역할을 한다. 상기 저지막(26)을 형성함으로서, 후속의 콘택홀을 형성하는 포토 미스 얼라인(photo misalign)이 발생되었을 때 원치 않는 부위에 과도한 식각이 이루어지지 않는다. 때문에 포토 미스얼라인 마진이 증가하고, 작은 사이즈의 콘택홀을 용이하게 형성할 수 있다. Referring to FIG. 2B, a blocking
상기 산소와 실리콘이 1: 1.7 이하로 조성되는 SiON막으로 이루어지는 저지막(26)은 후속 공정의 수행 시에 금속 물질(예컨대 알루미늄)과 반응하지 않는다. 상기 저지막(26)은 SiH4, N2O 및 NH3가스를 반응 가스로 사용하여 PE-CVD 방식으로 형성된다. 그리고, 상기 반응 가스 중에서 상기 SiH4와 N2O가스의 유량을 조절함으로서 형성되는 SiON막 내의 산소와 실리콘의 비율을 조절할 수 있다. 이와 관련해 서는 후술하기로 한다. The
도 2c를 참조하면, 상기 저지막(26) 상에 산화물로 이루어지는 제2 절연막(28)을 형성한다. Referring to FIG. 2C, a second insulating
도 2d를 참조하면, 상기 제1 절연막(22) 및 저지막(26)의 소정 부위를 연속적으로 식각하여 상기 도전체 패턴(24)의 상부면의 일부를 노출시키는 콘택홀(29)을 형성한다. 상기 콘택홀(29)은 다수개의 도전체 패턴(24)중에서 설정된 몇 개의 도전체 패턴(24)의 상부를 노출하도록 형성한다. Referring to FIG. 2D, a predetermined portion of the first insulating
도 2e를 참조하면, 상기 콘택홀(29)의 내부 및 상기 제2 절연막(28a)의 상부면에 연속적으로 금속 베리어막(30)을 형성한다. 상기 금속 베리어막(30)은 후속 공정에서 증착되는 상기 도전 물질의 확산을 방지하기 위해 형성된다. 예컨데, 상기 금속 베리어막(30)은 Ti/TiN의 복합막으로 형성할 수 있다. Referring to FIG. 2E, the
도 2f를 참조하면, 상기 금속 베리어막(30)이 형성된 콘택홀(29)을 매몰하면서 도전성 물질을 증착시켜 금속막(32)을 형성한다. 상기 도전성 물질은 알루미늄을 포함한다. Referring to FIG. 2F, a conductive material is deposited while the
구체적으로, PVD(physical vapor deposition) 또는 CVD(chemical vapor deposition) 방식에 의해 알루미늄을 증착시킨다. 이후에 400 내지 600℃의 온도로 열처리하여 상기 알루미늄을 리플로우(reflow)시켜 금속막을 형성한다. 그런데, 상기 열처리를 수행하면, 상기 알루미늄은 상기 콘택홀(29)의 측면 하부의 스텝 커버러지가 양호하지 못한 금속 베리어막(30)의 계면을 타고 저지막(26a)인 SiON막으로 확산된다. 그러나, 상기 SiON막은 Si과 산소의 비율이 1: 1.7이하로 형성되므로 상 기 확산되는 알루미늄과 반응이 억제되고, 때문에 상기 SiON막은 도전체로 변성되지 않는다. Specifically, aluminum is deposited by physical vapor deposition (PVD) or chemical vapor deposition (CVD). Thereafter, heat treatment is performed at a temperature of 400 to 600 ° C. to reflow the aluminum to form a metal film. However, when the heat treatment is performed, the aluminum diffuses through the interface of the
이를 자세히 설명하면, 상기 알루미늄이 저지막(26)인 SiON막으로 확산되면서, 계속적으로 상기 SiON막 내의 Si과 반응이 수행되어 상기 SiON막이 도전체로 변성된다. 이를 방지하기 위한 하나의 방법으로, 상기 Si과 알루미늄과의 반응이 수행되기 이전에 먼저 상기 산소와 알루미늄이 반응하여 Al2O3막을 형성함으로서, 상기 Al2O3막에 의해 상기 알루미늄이 더 이상 확산되지 않도록 할 수 있다. 따라서 상기 알루미늄과 상기 산소가 먼저 반응할 수 있도록 상기 SiON막이 형성되어야 하는데, 이를 만족시키는 것이 상기에서 기술한 바와 같이 상기 산소와 실리콘이 1: 1.7 이하로 조성되는 SiON막이다. 상기의 조성을 갖는 SiON막은 상기 SiON막을 형성할 시에 제공되는 Si 및 산소의 비율을 적절히 조절함으로서 형성할 수 있다. In detail, as the aluminum diffuses into the SiON film, which is the blocking
상기의 결과를 수득한 방법 및 이를 입증하기 위한 각종 실험과 데이터들을 후술하기로 한다. The method of obtaining the above results and various experiments and data for demonstrating the same will be described below.
도 3은 알루미늄과의 반응이 억제되는 저지막을 형성하는 조건을 나타내는 그래프이다. 3 is a graph showing conditions for forming a blocking film in which reaction with aluminum is suppressed.
상기 저지막(26)으로 사용되는 SiON 막은 SiH4, N2O 및 NH3 가스를 포함하는 혼합 가스를 사용하여 PE-CVD(plasma-enhanced CVD)방식으로 형성된다. 이 때, 상기 SiON막을 형성하기 위한 각 가스의 유량 및 R.F파워의 조건을 바꾸어 가면서 상기 SiON을 형성한다. 이어서, 상기 각각의 SiON 막 상에 알루미늄을 증착하면, 상 기 SiON막을 형성하는 조건에 따라 알루미늄과 반응이 일어나기도 하고, 반응이 일어나지 않기도 한다. 이 때, 상기 알루미늄과 반응이 일어나는 지배적인 조건은 상기 SiH4 가스 및 N2O가스의 유량임을 알 수 있었다. The SiON film used as the blocking
따라서 상기 NH3 가스 및 R.F 파워를 고정하고, 상기 SiH4 및 N2O가스의 유량에 따라 알루미늄과의 반응 여부를 도시하였다. 구체적으로, RF 파워를 100W를 가하고, NH3 가스는 150sccm을 제공하였다. 그리고 상기 SiH4가스 및 N2O가스의 유량을 각각 증가시켰다. Therefore, the
도 3의 그래프는 상기 SiON막을 형성하는 상기 SiH4가스 및 N2O가스의 유량을 각각 증가하면서 몇 가지 조건으로 대표 실험을 수행한 후, 상기 실험 결과를 통계적으로 분석한 그래프이다. 그 결과, 알루미늄과 반응하지 않는 SiON막을 형성하기 위한 조건을 나타내는 영역(a)을 수득하였다. 또한 SiH4 가스의 유량을 증가시키고, N2O 가스를 감소시킬 때 알루미늄과 반응이 일어나기가 쉬웠다. 즉 화살표로 표시된 방향의 영역으로 갈수록 반응이 일어나기 쉽다. 3 is a graph of statistically analyzing the experimental results after performing representative experiments under several conditions while increasing the flow rates of the SiH 4 gas and the N 2 O gas forming the SiON film, respectively. As a result, a region (a) showing conditions for forming a SiON film that did not react with aluminum was obtained. It was also easy to react with aluminum when increasing the flow rate of SiH 4 gas and reducing the N 2 O gas. That is, the reaction tends to occur toward the area indicated by the arrow.
도 4는 도 3에서의 각 조건에 따라 형성된 SiON막에 대해 알루미늄과의 반응 여부를 확인하기 위한 방법을 나타내는 단면도이다. FIG. 4 is a cross-sectional view showing a method for confirming whether or not to react with aluminum with respect to a SiON film formed according to each condition of FIG. 3.
도 3은 몇 가지의 대표 실험을 통해 분석하여 나타낸 결과이므로, 상기 결과를 입증하기 위한 실험이 요구된다. 따라서 도 4의 실험에서는 도 3에서 나타난 반응 영역 및 미 반응 영역에 해당되는 각 조건으로 SiON 막을 형성한 후 알루미늄과 의 반응 여부를 확인하였다. 3 shows the results of analysis through several representative experiments, an experiment to verify the results is required. Therefore, in the experiment of FIG. 4, the SiON film was formed under the respective conditions corresponding to the reaction region and the unreaction region shown in FIG. 3, and then the reaction with aluminum was confirmed.
각 조건은 구체적으로 아래의 표 1과 같다. 표 1에서 #1, #2 및 #5는 알루미늄과 반응이 일어나는 조건이며, #3 및 #4는 알루미늄과의 반응이 일어나지 않는 조건이다. 상기 #1 내지 #5의 조건은 도 3에서 점으로 표시한 부분에 해당된다. Each condition is specifically shown in Table 1 below. In Table 1, # 1, # 2 and # 5 are the conditions under which the reaction occurs with aluminum, and # 3 and # 4 are the conditions under which the reaction with aluminum does not occur. The conditions of # 1 to # 5 correspond to portions indicated by dots in FIG. 3.
표 1에 기재된 조건에 의해 형성되는 SiON막과 상기 알루미늄과의 반응 여부를 확인하기 위해 패턴이 형성되어 있지 않은 반도체 기판(40)의 전면에 불순물을 도핑한다(40a).In order to confirm the reaction between the SiON film formed under the conditions shown in Table 1 and the aluminum, impurities are doped on the entire surface of the
이어서 상기 표 1에 표시된 조건대로 각각 SiON막 패턴(42)을 약 100Å 형성하고, 상기 SiON막 패턴(42) 상에 순차적으로 알루미늄으로 형성되는 금속막 패턴(44)을 형성하였다. 그리고 400 내지 600℃의 열처리를 수행하였다. 그런 다음, 상기 불순물이 도핑되어 있는 실리콘 기판 및 상기 금속막 패턴에 전압을 가하고(46), 양단 간에 흐르는 전류를 측정하기 위해 전류계(48)를 연결하였다. Subsequently, about 100 microseconds of
상기의 방법에 의해 전류를 측정하면, 상기 불순물이 도핑되어 있는 실리콘 기판(40)과 상기 금속막 패턴(44)간이 상기 SiON막(42)에 의해 절연되어 있으므로 전류가 거의 흐르지 않아야 한다. 그런데, 만일 양단간에 전류가 흐르게 되면, 상 기 SiON막(42)이 알루미늄과 반응되어 도전체로 변성되었음을 알 수 있다. When the current is measured by the above-described method, since the
도 5는 도 4의 방법에 따라 수행된 결과인 전압 대 전류의 그래프도이다. FIG. 5 is a graphical representation of voltage versus current as a result of performing the method of FIG. 4.
도시한 바와 같이, 전압을 0 에서 1V로 순차적으로 증가시키면서 각각 전류를 측정하여 그래프로 나타내었다. 이 때 도 3에서 반응 영역에 해당하는 #1, #2 및 #5의 조건에 의해 SiON막(42)을 형성한 경우는 미반응 영역에 해당하는 #3 및 #4의 조건에 의해 SiON막(42)을 형성한 경우에 비해 전류가 많이 흐름을 알 수 있다. 상기 결과는 상기 도 3에서의 반응 영역 및 미반응 영역들이 신뢰성을 갖는 것을 말해준다. As shown in the figure, the current was measured and graphed, respectively, while the voltage was sequentially increased from 0 to 1V. In this case, when the
도 6은 각 조건에 따라 형성된 SiON막의 조성(atomic %)을 나타내는 그래프도이다. 6 is a graph showing the composition (atomic%) of the SiON film formed according to each condition.
상기 SiON막(42)을 형성하기 위한 조건은 표 1에 나타난 것과 동일하며, 상기 조건에 의해 100Å의 막을 형성하였을 때의 각 SiON막(42)에서 실리콘(Si), 산소(O), 질소(N) 원자의 퍼센트를 막대 그래프로 나타내었다. 그리고, Si/O 값을 꺽은선 그래프로 나타내었다. The conditions for forming the
도 6을 참조하면, 상기 Si/O 값이 클수록 알루미늄과 반응이 잘 일어나며, 상기 Si/O의 값이 적어도 1.7 이하의 값을 갖도록 SiON막(42)을 형성하여야 반응이 발생하지 않음을 알 수 있다. Referring to FIG. 6, it can be seen that the reaction with aluminum occurs more preferably as the Si / O value increases, and the
도 7은 반응 조건 및 미반응 조건으로 형성된 저지막을 포함하는 반도체 장치를 제조하고, 상기 반도체 장치를 테스트한 결과를 나타내는 그래프도이다. FIG. 7 is a graph showing a result of manufacturing a semiconductor device including a blocking film formed under reaction conditions and unreacted conditions and testing the semiconductor device. FIG.
도 7을 참조하면, 알루미늄과 반응하는 조건으로 저지막을 형성하였을 경우 수율이 약 12%이고, 대기 전류 불량(stand-by current fail)이 약 70%로 발생되었다. 반면에, 알루미늄과 반응하지 않는 조건으로 저지막을 형성하였을 경우 수율이 약 65%로 증가하였고, 대기 전류 불량이 약 25%로 감소되었다. 즉, 상기 SiON막으로 이루어지는 저지막은 상기 저지막 내의 Si/O가 1.7 이하의 값을 갖도록 형성함으로서, 수율이 향상되고 대기 전류 불량이 감소되는 효과를 가져다 준다. Referring to FIG. 7, the yield was about 12% and the stand-by current fail was about 70% when the blocking film was formed under the reaction with aluminum. On the other hand, when the blocking film was formed under conditions that do not react with aluminum, the yield increased to about 65%, and the standby current defect was reduced to about 25%. That is, the blocking film made of the SiON film is formed so that the Si / O in the blocking film has a value of 1.7 or less, thereby improving the yield and reducing the standby current defect.
상술한 바와 같이 본 발명에 의하면, 전기적 배선을 형성할 시에 콘택홀 내에 매몰되는 금속 물질과 반응하지 않는 저지막을 형성함으로서, 반도체 장치의 수율을 향상시킬 수 있다. As described above, according to the present invention, the yield of the semiconductor device can be improved by forming a blocking film that does not react with the metal material buried in the contact hole when the electrical wiring is formed.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. As described above, although described with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified without departing from the spirit and scope of the invention described in the claims below. And can be changed.
Claims (5)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020010050718A KR100705400B1 (en) | 2001-08-22 | 2001-08-22 | Method of performing electric wiring in semiconductor process |
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Publications (2)
Publication Number | Publication Date |
---|---|
KR20030017731A KR20030017731A (en) | 2003-03-04 |
KR100705400B1 true KR100705400B1 (en) | 2007-04-10 |
Family
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Country Status (1)
Country | Link |
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KR (1) | KR100705400B1 (en) |
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Publication number | Priority date | Publication date | Assignee | Title |
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- 2001-08-22 KR KR1020010050718A patent/KR100705400B1/en not_active IP Right Cessation
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